專利名稱：對(duì)顯示位線耦合的非易失性存儲(chǔ)器進(jìn)行受控編程的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及對(duì)非易失性存儲(chǔ)器進(jìn)行編程。
背景技術(shù)：
半導(dǎo)體存儲(chǔ)器在各種電子裝置中使用已經(jīng)越來越流行。舉例來說，非易失性半導(dǎo)體 存儲(chǔ)器在蜂窩式電話、數(shù)碼相機(jī)、個(gè)人數(shù)字助理、移動(dòng)計(jì)算裝置、非移動(dòng)計(jì)算裝置和它 裝置中使用。電可擦除可編程只讀存儲(chǔ)器(EEPROM)和快閃存儲(chǔ)器在最流行的非易失 性半導(dǎo)體存儲(chǔ)器之中。與傳統(tǒng)的全功能型EEPROM對(duì)比，使用快閃存儲(chǔ)器(也是一種 EEPROM)，整個(gè)存儲(chǔ)器陣列或存儲(chǔ)器的一部分的內(nèi)容可在一個(gè)步驟中擦除。
傳統(tǒng)EEPROM和快閃存儲(chǔ)器兩者都利用定位在半導(dǎo)體襯底中的溝道區(qū)域上方且與 之絕緣的浮動(dòng)?xùn)艠O。所述浮動(dòng)?xùn)艠O定位在源極區(qū)域與漏極區(qū)域之間。控制柵極提供在浮 動(dòng)?xùn)艠O上方且與之絕緣。這樣形成的晶體管的閾值電壓受保留在浮動(dòng)?xùn)艠O上的電荷的量 控制。g卩，在晶體管接通以允許其源極與漏極之間的導(dǎo)電之前必須施加到控制柵極的最 小電壓量受浮動(dòng)?xùn)艠O上的電荷的電平控制。
一些EEPROM和快閃存儲(chǔ)器裝置具有用于存儲(chǔ)兩個(gè)范圍的電荷的浮動(dòng)?xùn)艠O，且因 此所述存儲(chǔ)器元件可在兩個(gè)狀態(tài)(例如擦除狀態(tài)與編程狀態(tài))之間進(jìn)行編程/擦除。因?yàn)?每個(gè)存儲(chǔ)器元件可存儲(chǔ)一個(gè)數(shù)據(jù)位，所以此類快閃存儲(chǔ)器裝置有時(shí)被稱為二進(jìn)制快閃存 儲(chǔ)器裝置。
通過識(shí)別多個(gè)不同的允許/有效編程閾值電壓范圍來實(shí)施多狀態(tài)(也稱為多電平)快 閃存儲(chǔ)器裝置。每個(gè)不同的閾值電壓范圍對(duì)應(yīng)于在存儲(chǔ)器裝置中編碼的一組數(shù)據(jù)位的預(yù) 定值。舉例來說，當(dāng)每個(gè)存儲(chǔ)器元件可放置在對(duì)應(yīng)于四個(gè)不同閾值電壓范圍的四個(gè)離散 電荷帶的一者中時(shí)，所述元件可存儲(chǔ)兩個(gè)數(shù)據(jù)位。
通常，在編程操作期間施加到控制柵極的編程電壓Vpgm是作為量值隨時(shí)間而增大的
一系列脈沖而施加的。在一種可能的方法中，脈沖的量值隨每個(gè)相繼脈沖而增大預(yù)定步 長(zhǎng)，例如0.2V到0.4V?？蓪pgm施加到快閃存儲(chǔ)器元件的控制柵極(或在某些情況 下，施加到導(dǎo)引柵極)。在編程脈沖之間的周期中，執(zhí)行檢驗(yàn)操作。即，在相繼的編程脈沖之間讀取正被并行編程的一組元件中的每個(gè)元件的編程電平，以確定其是否等于或 大于所述元件正被編程到的檢驗(yàn)電平。對(duì)于多狀態(tài)快閃存儲(chǔ)器元件的陣列來說，可對(duì)元 件的每個(gè)狀態(tài)執(zhí)行檢驗(yàn)步驟，以確定所述元件是否已達(dá)到其與數(shù)據(jù)相關(guān)聯(lián)的檢驗(yàn)電平。 舉例來說，能夠以四個(gè)狀態(tài)存儲(chǔ)數(shù)據(jù)的多狀態(tài)存儲(chǔ)器元件可能需要對(duì)三個(gè)比較點(diǎn)執(zhí)行檢 驗(yàn)操作。
此外，當(dāng)對(duì)EEPROM或快閃存儲(chǔ)器裝置(例如"與非"串中的"與非"快閃存儲(chǔ) 器裝置)進(jìn)行編程時(shí)，通常將Vpgm施加到控制柵極，且使位線接地，從而導(dǎo)致來自單元 或存儲(chǔ)器元件(例如存儲(chǔ)元件)的溝道的電子注入浮動(dòng)?xùn)艠O中。當(dāng)電子在浮動(dòng)?xùn)艠O中積 聚時(shí)，浮動(dòng)?xùn)艠O變成帶負(fù)電，且存儲(chǔ)器元件的闞值電壓升高，使得存儲(chǔ)器元件可被認(rèn)為 處于編程狀態(tài)?？稍陬}為"Source Side Self Boosting Technique For Non-Volatile Memory" 的第6,859,397號(hào)美國(guó)專利和2005年2月3日公開的題為"Detecting Over Programmed Memory"的第2005/0024939號(hào)美國(guó)專利申請(qǐng)公開案中找到關(guān)于所述編程的更多信息； 上述兩者的全文以引用的方式并入本文中。
然而，位線到位線的耦合可能在各種情況下中斷編程。位線通常是靠近行進(jìn)一起越 過存儲(chǔ)器陣列或芯片或其它非易失性存儲(chǔ)元件組的金屬線。需要一種方案來解決此類耦合。
發(fā)明內(nèi)容
本發(fā)明提供一種用于對(duì)非易失性存儲(chǔ)器元件進(jìn)行編程的方法，其中位線到位線耦合 的效應(yīng)被解決。
在一個(gè)實(shí)施例中， 一種用于對(duì)非易失性存儲(chǔ)器迸行編程的方法包含在編程電壓期 間，通過控制施加到第一位線的電壓來部分地抑制第一非易失性存儲(chǔ)元件的編程。舉例 來說，可在第一位線上提供抑制電壓，其抵消編程電壓的編程效應(yīng)。此外，在編程電壓 期間，第一位線的電壓可從抑制電平轉(zhuǎn)變到編程電平，在編程電平中，編程電壓的編程 效應(yīng)不被抵消，使得第一非易失性存儲(chǔ)元件可被編程。
第一位線上的電壓的轉(zhuǎn)變耦合到尚未被選擇用來編程且在編程電壓的持續(xù)時(shí)間內(nèi) 施加有抑制電壓的相鄰位線。舉例來說，第一位線上的電壓降將導(dǎo)致相鄰位線上的電壓 降。此耦合的電壓降如果未解決，那么可能足以導(dǎo)致相鄰位線的選擇柵極暫時(shí)打開，從 而允許被抑制的串放電，并潛在地導(dǎo)致被稱為編程干擾的過程中被抑制的串上的存儲(chǔ)元 件的無意編程。為了解決所述耦合電壓，可在施加到第一位線的電壓的轉(zhuǎn)變期間調(diào)節(jié)選 擇柵極電壓。舉例來說，當(dāng)被抑制的位線上的位線電壓由于耦合而下降時(shí)，可暫時(shí)使選
擇柵極電壓下降。此暫時(shí)下降確保了被抑制的位線上的選擇柵極的偏壓不足以打開選擇 柵極。
圖1是"與非"串的俯視圖。 圖2是圖1的"與非"串的等效電路圖。 圖3是圖1的"與非"串的橫截面圖。 圖4是描繪三個(gè)"與非"串的電路圖。 圖5是非易失性存儲(chǔ)器系統(tǒng)的框圖。 圖6說明存儲(chǔ)器陣列的組織的實(shí)例。
圖7描繪具有從擦除狀態(tài)到編程狀態(tài)的直接編程的多狀態(tài)裝置中的一組示范性閾值 電壓分布。
圖8描繪具有從擦除狀態(tài)到編程狀態(tài)的雙程編程的多狀態(tài)裝置中的一組示范性閾值 電壓分布。
圖9A到圖9C展示各種閾值電壓分布，并描述用于對(duì)非易失性存儲(chǔ)器進(jìn)行編程的過程。
圖IO描繪展示如何通過設(shè)置位線抑制抑制電壓來實(shí)現(xiàn)粗略和精細(xì)編程的時(shí)間線。 圖11描繪粗略編程模式的電壓與時(shí)間的關(guān)系。 圖12描繪精細(xì)編程模式的電壓與時(shí)間的關(guān)系。
圖13是用于對(duì)非易失性存儲(chǔ)元件進(jìn)行檢驗(yàn)和編程的組件的一個(gè)實(shí)施例的框圖。 圖14是位線電壓與用于讀出的時(shí)間的曲線圖。
圖15是描述用于對(duì)快閃存儲(chǔ)器進(jìn)行編程的過程的一個(gè)實(shí)施例的流程圖。
圖16是描述用于執(zhí)行檢驗(yàn)和粗略/精細(xì)模式確定的過程的一個(gè)實(shí)施例的流程圖。
具體實(shí)施例方式
適合實(shí)施本發(fā)明的非易失性存儲(chǔ)器系統(tǒng)的一個(gè)實(shí)例使用"與非"快閃存儲(chǔ)器結(jié)構(gòu)， 其中多個(gè)晶體管串聯(lián)布置在"與非"串中的兩個(gè)選擇柵極之間。圖l是展示一個(gè)"與非" 串的俯視圖。圖2是其等效電路。圖l和圖2中所描繪的"與非"串包含串聯(lián)并夾在第 一選擇柵極120與第二選擇柵極122之間的四個(gè)晶體管100, 102， 104和106。選擇 柵極120和122將"與非"串分別連接到位線接點(diǎn)126和源極線接點(diǎn)128。分別通過將 適當(dāng)?shù)碾妷菏┘拥娇刂茤艠O120CG和122CG來控制選擇柵極120和122。晶體管100，102， 104和106中的每一者都具有控制柵極和浮動(dòng)?xùn)艠O。晶體管100具有控制柵極100CG 和浮動(dòng)?xùn)艠OIOOFG。晶體管102包含控制柵極102CG和浮動(dòng)?xùn)艠O102FG。晶體管104 包含控制柵極104CG和浮動(dòng)?xùn)艠O104FG。晶體管106包含控制柵極106CG和浮動(dòng)?xùn)艠O 106FG?？刂茤艠OIOOCG， 102CG， 104CG和106CG分別連接到字線WL3， WL2， WL1 和WLO。在一種可能的設(shè)計(jì)中，晶體管100， 102， 104和106每一者都是存儲(chǔ)器單元或 存儲(chǔ)元件。在其它設(shè)計(jì)中，存儲(chǔ)器元件可包含多個(gè)晶體管，或可不同于圖1和圖2中所 描繪的那些存儲(chǔ)器元件。選擇柵極120連接到漏極選擇線SGD，而選擇柵極122連接到 源極選擇線SGS。
圖3提供上文所述的"與非"串的橫截面圖。所述"與非"串的晶體管形成于p阱 區(qū)域140中。每個(gè)晶體管包含堆疊柵極結(jié)構(gòu)，其包含控制柵極(IOOCG， 102CG, 104CG 和106CG)和浮動(dòng)?xùn)艠O(IOOFG， 102FG， 104FG和106FG)。所述浮動(dòng)?xùn)艠O形成于位于 氧化物或其它介電薄膜上的p阱的表面上。控制柵極位于浮動(dòng)?xùn)艠O上方，其中中間的多 晶硅介電層使控制柵極與浮動(dòng)?xùn)艠O隔開。存儲(chǔ)器元件(100， 102， 104和106)的控制 柵極形成字線。N+摻雜層130, 132， 134， 136和138在相鄰元件之間共享，借此元件 彼此串聯(lián)連接以形成"與非"串。這些N+摻雜層形成所述元件中的每一者的源極和漏 極。舉例來說，N+摻雜層130充當(dāng)晶體管122的漏極和晶體管106的源極，N+摻雜層 132充當(dāng)晶體管106的漏極和晶體管104的源極，N+摻雜層134充當(dāng)晶體管104的漏極 和晶體管102之源極，N+摻雜層136充當(dāng)晶體管102的漏極和晶體管100的源極，且 N+摻雜層138充當(dāng)晶體管100的漏極和晶體管120的源極。N+摻雜層126連接到所述 "與非"串的位線，而N+摻雜層128連接到多個(gè)"與非"串的共用源極線。
應(yīng)注意，盡管圖1到圖3展示"與非"串中的四個(gè)存儲(chǔ)器元件，但四個(gè)晶體管的使 用僅僅是作為實(shí)例而提供。與本文所描述的技術(shù)一起使用的"與非"串可具有少于四個(gè) 的存儲(chǔ)器元件或多于四個(gè)的存儲(chǔ)器元件。舉例來說， 一些"與非"串將包含八個(gè)，十六 個(gè)，三十二個(gè)，六十四個(gè)或更多的存儲(chǔ)器元件。本文的論述不限于"與非"串中的存儲(chǔ) 器元件的任何特定數(shù)目。
每個(gè)存儲(chǔ)器元件可存儲(chǔ)以模擬或數(shù)字形式表示的數(shù)據(jù)。在存儲(chǔ)一個(gè)數(shù)字?jǐn)?shù)據(jù)位時(shí)， 將存儲(chǔ)器元件的可能閾值電壓的范圍劃分成兩個(gè)范圍，它們被指配有邏輯數(shù)據(jù)"1"和 "0"。在"與非"型快閃存儲(chǔ)器的一個(gè)實(shí)例中，在可被定義為邏輯"1"狀態(tài)的狀態(tài)下， 在存儲(chǔ)器元件被擦除之后，電壓閾值為負(fù)。在可被定義為邏輯"0"狀態(tài)的狀態(tài)下，在 編程操作之后，閾值電壓為正。當(dāng)閥值電壓為負(fù)，且通過將OV施加到控制柵極來試圖 進(jìn)行讀取時(shí)，存儲(chǔ)器元件將接通以指示邏輯一正被存儲(chǔ)。當(dāng)閾值電壓為正，且通過將OV
施加到控制柵極而試圖進(jìn)行讀取操作時(shí)，存儲(chǔ)器元件不會(huì)接通，其指示邏輯零被存儲(chǔ)。
存儲(chǔ)器元件還可存儲(chǔ)多個(gè)狀態(tài)，從而存儲(chǔ)多個(gè)數(shù)字?jǐn)?shù)據(jù)位。在存儲(chǔ)多個(gè)狀態(tài)的數(shù)據(jù) 的情況下，將閾值電壓窗口劃分成狀態(tài)數(shù)目。舉例來說，如果使用四個(gè)狀態(tài)，那么將有 四個(gè)閾值電壓范圍被指配給數(shù)據(jù)值"11"， "10"， "01"和"00"。在"與非"型存儲(chǔ)器 的一個(gè)實(shí)例中，閾值電壓在擦除操作后為負(fù)且被定義為"11"。針對(duì)狀態(tài)"10", "01" 和"00"使用正的閾值電壓。在一些實(shí)施方案中，使用格雷碼(Gray code)指配來將數(shù) 據(jù)值(例如邏輯狀態(tài))指配給所述閾值范圍，使得如果浮動(dòng)?xùn)艠O的閾值電壓錯(cuò)誤地移位 到其相鄰物理狀態(tài)，那么將只影響一個(gè)位。被編程到存儲(chǔ)器元件中的數(shù)據(jù)與元件的閾值 電壓范圍之間的特定關(guān)系視存儲(chǔ)器元件所采用的數(shù)據(jù)編碼方案而定。舉例來說，第 6,222,762號(hào)美國(guó)專利和2003年6月13日申請(qǐng)，2004年12月16日作為第2004/0255090 號(hào)美國(guó)專利申請(qǐng)公開案公開的第10/461,244號(hào)美國(guó)專利申請(qǐng)案"Tracking Cells For A Memory System"描述了用于多狀態(tài)快閃存儲(chǔ)器元件的各種數(shù)據(jù)編碼方案，上述兩者的 全文以引用的方式并入本文中。
第5,386,422號(hào)、第5,570,315號(hào)、第5,774,397號(hào)、第6,046,935號(hào)、第6,456,528 號(hào)和第6,522,580號(hào)美國(guó)專利中提供"與非"型快閃存儲(chǔ)器及其操作的相關(guān)實(shí)例，上述 專利中的每一者的全文以引用的方式并入本文中。除"與非"型快閃存儲(chǔ)器之外，其它 類型的非易失性存儲(chǔ)器也可與本發(fā)明一起使用。
可用于快閃EEPROM系統(tǒng)的另一種存儲(chǔ)器元件是電荷捕獲元件，其利用非導(dǎo)電性 介電材料代替導(dǎo)電性浮動(dòng)?xùn)艠O來以非易失性方式存儲(chǔ)電荷。在Chan等人的文章"ATrue Single-Transistor Oxide-Nitride-Oxide EEPROM Device", (IEEE電子器件快報(bào)(IEEE Electron Device Letters) 1987年3月，第EDL-8巻，第3期，第93到95頁)中描述了 此類元件。由氧化硅、氮化硅和氧化硅("ONO")形成的三層電介質(zhì)夾在導(dǎo)電性控制柵 極與存儲(chǔ)器元件溝道上方的半導(dǎo)電性襯底的表面之間。通過將電子從元件溝道注入到氮 化物中來對(duì)所述元件進(jìn)行編程，在氮化物中，所述電子將被捕獲并存儲(chǔ)在受限區(qū)域內(nèi)。 此存儲(chǔ)的電荷接著以可檢測(cè)的方式改變?cè)臏系赖囊徊糠值拈撝惦妷?。通過將熱空穴 注入到氮化物中來擦除所述元件。還請(qǐng)參見Nozaki等人的"A 1-Mb EEPROM with MONOS Memory Cell for Semiconductor Disk Application" (IEEE固體電路雜志(IEEE Journal of Solid-State Circuits), 1991年4月，第26巻，第4期，第497到501頁)，其 描述分裂柵極配置中的類似元件，在所述分裂柵極配置中，摻雜多晶硅柵極在存儲(chǔ)器元 件溝道的一部分上延伸，以形成單獨(dú)的選擇晶體管。前述兩篇文章的全文以引用的方式 并入本文中。由威廉.D.布朗(William D. Brown)和喬.E.布魯爾(Joe E. Brewer)編輯
的"Nonvolatile Semiconductor Memory Technology" (IEEE出版社，1998)(以引用的方 式并入本文中)的第L2節(jié)中提及的編程技術(shù)在那節(jié)中也被描述為可應(yīng)用于介電電荷捕 獲裝置。此段中所描述的存儲(chǔ)器元件也可與本發(fā)明一起使用。
Eitan等人的"NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell" (IEEE電子器件快報(bào)，2000年11月，第21巻，第11期，第543到545頁)(其描述越 過源極與漏極擴(kuò)散之間的溝道而延伸的ONO介電層)已經(jīng)描述了在每個(gè)元件中存儲(chǔ)兩 個(gè)位的另一種方法。用于一個(gè)數(shù)據(jù)位的電荷局限在鄰近漏極的介電層中，且用于其它數(shù) 據(jù)位的電荷局限在鄰近源極的介電層中。通過單獨(dú)地讀取電介質(zhì)內(nèi)的空間上隔開的電荷 存儲(chǔ)區(qū)域的二進(jìn)制狀態(tài)來獲得多狀態(tài)數(shù)據(jù)存儲(chǔ)。此段中所描述的存儲(chǔ)器元件也可與本發(fā) 明一起使用。
圖4是描繪三個(gè)"與非"串的電路圖。使用"與非"結(jié)構(gòu)的快閃存儲(chǔ)器系統(tǒng)的典型 結(jié)構(gòu)將包含若干"與非"串。舉例來說，具有更多"與非"串的存儲(chǔ)器陣列中展示三個(gè) "與非"串201， 203和205。所述"與非"串中的每一者包含兩個(gè)選擇晶體管和四個(gè)存 儲(chǔ)器元件。舉例來說，"與非"串201包含選擇晶體管220和230,以及存儲(chǔ)器元件222， 224， 226和228。"與非"串203包含選擇晶體管240和250，以及存儲(chǔ)器元件242， 244， 246和248。"與非"串205包含選擇晶體管260和270，以及存儲(chǔ)器元件262, 264， 266 和268。每個(gè)"與非"串通過其選擇晶體管(例如選擇晶體管230， 250或270)連接到 源極線。選擇線SGS用于控制源極側(cè)選擇柵極。各個(gè)"與非"串201， 203和205通過 由漏極選擇線SGD控制的選擇晶體管220, 240， 260等連接到相應(yīng)的位線202， 204和 206。在其它實(shí)施例中，選擇線不一定需要是共用的。字線WL3連接到用于存儲(chǔ)器元件 222和存儲(chǔ)器元件242的控制柵極。字線WL2連接到用于存儲(chǔ)器元件224和存儲(chǔ)器元件 244的控制柵極。字線WL1連接到用于存儲(chǔ)器元件226和存儲(chǔ)器元件246的控制柵極。 字線WL0連接到用于存儲(chǔ)器元件228和存儲(chǔ)器元件248的控制柵極。如可看到，每個(gè) 位線和相應(yīng)的"與非"串都包括存儲(chǔ)器元件陣列或組的列。字線(WL3， WL2， WL1 和WLO)包括所述陣列或組的行。每個(gè)字線連接所述行中的每個(gè)存儲(chǔ)器元件的控制柵極。 舉例來說，字線WL2連接到存儲(chǔ)器元件224， 244和264的控制柵極。
每個(gè)存儲(chǔ)器元件可存儲(chǔ)數(shù)據(jù)(模擬或數(shù)字)。當(dāng)存儲(chǔ)一個(gè)數(shù)字?jǐn)?shù)據(jù)位時(shí)，將存儲(chǔ)器 元件的可能閾值電壓的范圍劃分成被指配有邏輯數(shù)據(jù)"1"和"0"的兩個(gè)范圍。在"與 非"型快閃存儲(chǔ)器的一個(gè)實(shí)例中，在存儲(chǔ)器元件被擦除之后，電壓閾值為負(fù)，且被定義 為邏輯"1"。在編程操作之后，閾值電壓為正，且被定義為邏輯"0"。當(dāng)閾值電壓為負(fù)， 且試圖進(jìn)行讀取時(shí)，存儲(chǔ)器元件將接通以指示邏輯一正被存儲(chǔ)。當(dāng)閾值電壓為正，且試
圖進(jìn)行讀取操作時(shí)，存儲(chǔ)器元件不會(huì)接通，其指示邏輯零被存儲(chǔ)。存儲(chǔ)器元件還可存儲(chǔ) 多個(gè)電平的信息，例如多個(gè)位的數(shù)字?jǐn)?shù)據(jù)。在此情況下，將可能的閾值電壓的范圍劃分 成數(shù)據(jù)電平的數(shù)目。舉例來說，如果存儲(chǔ)四個(gè)電平的信息，那么將有四個(gè)閾值電壓范圍 被指配給數(shù)據(jù)值"11"， "10"， "01"和"00"。在"與非"型存儲(chǔ)器的一個(gè)實(shí)例中，閾 值電壓在擦除操作之后為負(fù)，且被定義為"11"。針對(duì)狀態(tài)"10", "01"和"00"使用 正的閾值電壓。
第5,522,580號(hào)、第5,570,315號(hào)、第5774,397號(hào)、第6,046,935號(hào)和第6,456,528
號(hào)美國(guó)專利中提供"與非"型快閃存儲(chǔ)器及其操作的相關(guān)實(shí)例，所述美國(guó)專利中的每一 者以引用的方式并入本文中。
當(dāng)對(duì)快閃存儲(chǔ)器元件進(jìn)行編程時(shí)，將編程電壓施加到所述元件的控制柵極，且使與 所述元件相關(guān)聯(lián)的位線接地。來自溝道的電子注入到浮動(dòng)?xùn)艠O中。當(dāng)電子在浮動(dòng)?xùn)艠O中 積聚時(shí)，浮動(dòng)?xùn)艠O變成帶負(fù)電，且所述元件的閾值電壓升高。為了將編程電壓施加到正 被編程的元件的控制柵極，在適當(dāng)?shù)淖志€施加所述編程電壓。如上文所述，所述字線還 連接到共享所述同一字線的其它"與非"串的每一者中的一個(gè)元件。舉例來說，當(dāng)對(duì)圖 4的元件224進(jìn)行編程時(shí)，編程電壓還將被施加到元件244的控制柵極。當(dāng)需要對(duì)在線 上的一個(gè)元件進(jìn)行編程，而無需對(duì)連接到所述同一字線的其它元件進(jìn)行編程時(shí)(例如當(dāng) 需要對(duì)元件224進(jìn)行編程但不對(duì)元件244進(jìn)行編程時(shí))，問題出現(xiàn)了。因?yàn)榫幊屉妷罕?施加到連接到字線的所有元件，所以所述字線上的未選元件(不要進(jìn)行編程的元件)， 尤其是鄰近被選擇以進(jìn)行編程的元件的元件，可能在被稱為編程干擾的過程中被無意中 進(jìn)行了編程。舉例來說，當(dāng)對(duì)元件224進(jìn)行編程時(shí)，需關(guān)注鄰近元件244可能被無意間 進(jìn)行了編程。
可使用若干技術(shù)來防止編程干擾。在一種被稱為"自升壓"的方法中，在編程期間， 使與未選位線相關(guān)聯(lián)的溝道電隔離，且將通過電壓(pass voltage)(例如10 V)施加到 未選字線。所述未選字線耦合到與所述未選位線相關(guān)聯(lián)的溝道，使得電壓(例如8 V) 存在于未選位線的溝道中，其趨向于減小編程干擾。因此，自升壓導(dǎo)致電壓升壓存在于 溝道中，其趨向于降低越過隧道氧化物的電壓，且因此減小編程干擾。
"與非"串通常(但并非總是)從源極側(cè)到漏極側(cè)被編程，例如從存儲(chǔ)器元件228 到存儲(chǔ)器元件222。舉例來說，假定"與非"串203在"與非"串201之前被編程。當(dāng) 編程過程準(zhǔn)備對(duì)"與非"串201的最后一個(gè)(或接近最后一個(gè))存儲(chǔ)器元件進(jìn)行編程時(shí)， 如果正被抑制的"與非"串(例如"與非"串203)上的所有或大多數(shù)先前被編程的存 儲(chǔ)器元件都被編程，那么先前被編程的存儲(chǔ)器元件的浮動(dòng)?xùn)艠O中存在負(fù)電荷。因此，升
壓電位在"與非"串203的部分中并未變得足夠高，且仍可能存在對(duì)"與非"串203中 與最后幾個(gè)字線相關(guān)聯(lián)的元件的編程干擾。舉例來說，當(dāng)對(duì)"與非"串201上的元件222 進(jìn)行編程時(shí)，如果"與非"串203上的元件248， 246和244先前己被編程，那么那些 晶體管(244, 246， 248)中的每一者在其浮動(dòng)?xùn)艠O上具有負(fù)電荷，其將限制自升壓過 程的升壓電平，且可能導(dǎo)致對(duì)元件242的編程干擾。
局部自升壓("LSB")和擦除區(qū)自升壓("EASB")試圖通過使先前被編程元件的溝 道與正被抑制的元件的溝道隔離來解決常規(guī)自升壓的缺陷。舉例來說，如果圖4的元件 224正被編程，那么LSB和EASB試圖通過使元件244的溝道與先前被編程的元件(246 和24S)的溝道隔離來抑制元件244中的編程。有了LSB技術(shù)，正被編程的元件的位線 被接地，且具有正被抑制的元件的"與非"串的位線處于Vdd。在選定字線上驅(qū)動(dòng)編程 電壓Vpgm(例如20 V)。鄰近所述選定字線的字線處于0 V，且其余非選定字線處于Vpass。 舉例來說，位線202處于0 V，且位線204處于Vdd。漏極選擇SCG處于Vdd，且源極 選擇SGS處于O V。選定字線WL2 (用于對(duì)元件224進(jìn)行編程)處于Vpgm。相鄰字線 WL1和WL3處于0V，且其它字線(例如WLO)處于Vpass。
除了僅源極側(cè)相鄰字線處于0 V外，EASB與LSB類似。漏極側(cè)相鄰字線處于Vpass。 如果Vp^太低，那么溝道中的升壓將不足以防止編程干擾。如果Vp^太高，那么未選 字線將被編程。舉例來說，WL1將處于OV而非Vp^，而WL3將處于Vpass。在一個(gè)實(shí) 施例中，V拜為7V到10 V。
雖然LSB和EASB提供對(duì)自升壓的改進(jìn)，但它們也存在取決于源極側(cè)相鄰元件(元 件246是元件244的源極側(cè)相鄰元件)是被編程還是被擦除的問題。如果源極側(cè)相鄰元 件被編程，那么在其浮動(dòng)?xùn)艠O上存在負(fù)電荷。此外，如果將OV施加到控制柵極，那么 在帶負(fù)電的柵極下方存在經(jīng)高度反向偏壓的接面，其可導(dǎo)致由柵極引起的漏極泄漏 (Gate Induced Drain Leakage, GIDL)，其中電子泄漏到經(jīng)升壓的溝道中。GIDL伴隨接 面中的大偏壓以及低或負(fù)柵極電壓而發(fā)生，其正好是對(duì)源極側(cè)相鄰元件進(jìn)行編程且對(duì)漏 極接面進(jìn)行升壓時(shí)的情況。GIDL致使經(jīng)升壓的電壓過早漏出，從而導(dǎo)致編程誤差，且 對(duì)突然且高度摻雜的接面來說更為嚴(yán)重，當(dāng)縮放元件尺寸時(shí)需要突然且高度摻雜的接 面。如果漏電流足夠高，那么溝道區(qū)域中的升壓電位將減小，從而可能導(dǎo)致編程干擾。 此外，正被編程的字線距漏極越近，經(jīng)升壓的接面中存在的電荷就越少。因此，經(jīng)升壓 的接面中的電壓將迅速下降，從而引起編程干擾。
如果源極側(cè)相鄰存儲(chǔ)器元件被擦除，那么在浮動(dòng)?xùn)艠O上存在正電荷，且晶體管的閾 值電壓將可能為負(fù)。即使在將OV施加到字線時(shí)，晶體管也可能不斷開。如果存儲(chǔ)器元
件接通，那么"與非"串將不在EASB模式下操作。相反，所述"與非"串將在自升壓 模式下操作，這具有上文所述的問題。如果其它源極側(cè)元件被編程，那么這種情況是最 有可能的，其限制了源極側(cè)升壓。此問題對(duì)于較短的溝道長(zhǎng)度最成問題。
圖5是可用于實(shí)施本發(fā)明的快閃存儲(chǔ)器系統(tǒng)的一種設(shè)計(jì)的框圖。在此系統(tǒng)中，存儲(chǔ) 器元件陣列302由列控制電路304、行控制電路306、 c源極控制電路310和p阱控制電 路308控制。所述列控制電路304連接到存儲(chǔ)器元件陣列302的位線，用于讀取存儲(chǔ)在 所述存儲(chǔ)器元件中的數(shù)據(jù)，用于確定編程操作期間存儲(chǔ)器元件的狀態(tài)，且用于控制位線 的電位電平以促進(jìn)或抑制編程。行控制電路306連接到字線以選擇所述字線中的一者， 并施加讀取、編程和擦除電壓。舉例來說，EPROM和快閃存儲(chǔ)器電路中所使用的編程 電壓電平高于存儲(chǔ)器電路中通常所使用的電壓，且通常高于供應(yīng)到所述電路的電壓。這 些較高電壓可由行控制電路306中(或別處)的電荷泵產(chǎn)生，所述電荷泵在一個(gè)實(shí)例中
本質(zhì)上將電荷轉(zhuǎn)儲(chǔ)到電容性字線中，以將其充電到較高電壓。電荷泵以電壓Vin接收輸
入，并通過在一系列電壓倍增器級(jí)中漸進(jìn)地升壓輸入電壓，來以較高的電壓V。w提供輸 出。將電壓輸出供應(yīng)到負(fù)載，例如EPROM存儲(chǔ)器電路的字線。在一些實(shí)施方案中，存 在從負(fù)載到電荷泵的反饋信號(hào)。電荷泵響應(yīng)于指示負(fù)載已經(jīng)達(dá)到預(yù)定電壓的信號(hào)而斷 開?；蛘?，使用分路器來防止一旦負(fù)載達(dá)到預(yù)定電壓時(shí)的過充電。然而，這消耗較多的 功率，且在低功率應(yīng)用中是不理想的。可在第6,734,718號(hào)美國(guó)專利中找到關(guān)于電荷泵 的更多信息，所述美國(guó)專利的全文以引用的方式并入本文中。
c源極控制電路310控制連接到存儲(chǔ)器元件的共用源極線(圖6中標(biāo)記為"C源極")。 p阱控制電路308控制p阱電壓。
存儲(chǔ)在存儲(chǔ)器元件中的數(shù)據(jù)通過列控制電路304讀出，且經(jīng)由數(shù)據(jù)輸入/輸出緩沖器 312輸出到外部I/O線。待存儲(chǔ)在存儲(chǔ)器元件中的編程數(shù)據(jù)經(jīng)由外部I/O線輸入到數(shù)據(jù) 輸入/輸出緩沖器312，并傳送到列控制電路304。外部1/0線連接到控制器318。
用于控制快閃存儲(chǔ)器裝置的命令數(shù)據(jù)輸入到控制器318。所述命令數(shù)據(jù)通知快閃存 儲(chǔ)器何種操作被請(qǐng)求。輸入命令傳送到狀態(tài)機(jī)316,其控制列控制電路304、行控制電 路306、 c源極控制310、 p阱控制電路308和數(shù)據(jù)輸入/輸出緩沖器312。狀態(tài)機(jī)316還 可輸出快閃存儲(chǔ)器的狀態(tài)數(shù)據(jù)，例如就緒/占用(READY/BUSY)或通過/失敗 (PASS/FAIL)。在一些設(shè)計(jì)中，狀態(tài)機(jī)316負(fù)責(zé)管理編程過程，包含下文所述的流程圖 中所描繪的過程。
控制器318連接到主機(jī)系統(tǒng)或可與主機(jī)系統(tǒng)連接，所述主機(jī)系統(tǒng)例如是個(gè)人計(jì)算機(jī)、 數(shù)碼相機(jī)、個(gè)人數(shù)字助理等等?？刂破?18與主機(jī)通信，以便從主機(jī)接收命令和數(shù)據(jù)，
并向主機(jī)提供數(shù)據(jù)和狀態(tài)信息?？刂破?18將來自主機(jī)的命令轉(zhuǎn)換成可由與狀態(tài)機(jī)316 通信的命令電路314解譯并執(zhí)行的命令信號(hào)?？刂破?18通常含有用于寫入存儲(chǔ)器陣列 或從存儲(chǔ)器陣列讀取的用戶數(shù)據(jù)的緩沖器存儲(chǔ)器。在一些設(shè)計(jì)中，編程過程可由控制器 來管理。
一種示范性存儲(chǔ)器系統(tǒng)包括一種集成電路，其包含控制器318，和一個(gè)或一個(gè)以上 集成電路芯片，其每一者含有存儲(chǔ)器陣列和相關(guān)聯(lián)的控制、輸入/輸出以及狀態(tài)機(jī)電路。 趨勢(shì)是將系統(tǒng)的存儲(chǔ)器陣列與控制器電路一起集成在一個(gè)或一個(gè)以上集成電路芯片上。 存儲(chǔ)器系統(tǒng)可嵌入作為主機(jī)系統(tǒng)的一部分，或可包含在可移除地插入主機(jī)系統(tǒng)中的存儲(chǔ) 卡或其它封裝中。所述可移除卡可包含整個(gè)存儲(chǔ)器系統(tǒng)(例如包含控制器)，或只包含 存儲(chǔ)器陣列和相關(guān)聯(lián)的外圍電路，其中控制器嵌入主機(jī)中。因此，控制器或控制能力可
嵌入主機(jī)中或包含在可移除存儲(chǔ)器系統(tǒng)內(nèi)。
在一些實(shí)施例中，圖5的組件中的一些組件可組合。在各種設(shè)計(jì)中，可將圖5的除 存儲(chǔ)器元件陣列302之外的一個(gè)或一個(gè)以上組件視為管理電路。舉例來說， 一個(gè)或一個(gè) 以上管理電路可包含命令電路、狀態(tài)機(jī)、行控制電路、列控制電路、阱控制電路、源極 控制電路或數(shù)據(jù)I/O電路中的任一者或組合。
圖6提供存儲(chǔ)器元件陣列302的示范性結(jié)構(gòu)。作為一個(gè)實(shí)例，將"與非"快閃EEPROM 描述為被分成1024個(gè)區(qū)塊。在擦除操作中，存儲(chǔ)在每個(gè)區(qū)塊中的數(shù)據(jù)同時(shí)被擦除。在 一種設(shè)計(jì)中，區(qū)塊是同時(shí)被擦除的元件的最小單位。在此實(shí)例中，在每個(gè)區(qū)塊中存在被 劃分成偶數(shù)列和奇數(shù)列的8,512個(gè)列。位線也被劃分成偶數(shù)位線(BLe)和奇數(shù)位線 (BLo)。展示四個(gè)存儲(chǔ)器元件串聯(lián)連接以形成"與非"串。盡管展示每個(gè)"與非"串中 包含四個(gè)元件，但可使用多于或少于四個(gè)的存儲(chǔ)器元件。"與非"串的一個(gè)端子經(jīng)由選 擇晶體管SGD連接到對(duì)應(yīng)的位線，且另一個(gè)端子經(jīng)由第二選擇晶體管SGS連接到c源 極線。
在讀取和編程操作的一個(gè)配置期間，同時(shí)選擇4，256個(gè)存儲(chǔ)器元件。所選的存儲(chǔ)器 元件具有同一字線和相同種類的位線(例如偶數(shù)位線或奇數(shù)位線)。因此，可同時(shí)讀取 或編程形成邏輯頁面的532個(gè)字節(jié)的數(shù)據(jù)，且存儲(chǔ)器的一個(gè)區(qū)塊可存儲(chǔ)至少八個(gè)邏輯頁 面(四個(gè)字線，每個(gè)字線具有奇數(shù)和偶數(shù)頁面)。對(duì)于多狀態(tài)存儲(chǔ)器元件來說，當(dāng)每個(gè) 存儲(chǔ)器元件存儲(chǔ)兩個(gè)數(shù)據(jù)位時(shí)(其中這兩個(gè)位中的每一者存儲(chǔ)在不同頁面中)， 一個(gè)區(qū) 塊存儲(chǔ)十六個(gè)邏輯頁面。其它大小的區(qū)塊和頁面也可與本發(fā)明一起使用。另外，除圖5 和圖6的那些結(jié)構(gòu)外的結(jié)構(gòu)也可用于實(shí)施本發(fā)明。舉例來說，在一種設(shè)計(jì)中，不將位線 劃分成奇數(shù)和偶數(shù)位線，使得可同時(shí)(或不同時(shí))編程和讀取所有位線。
可通過將p阱升高到擦除電壓(例如20V)并使將所選區(qū)塊的字線接地來擦除存儲(chǔ) 器元件。源極和位線是浮動(dòng)的?？蓪?duì)整個(gè)存儲(chǔ)器陣列、單獨(dú)的區(qū)塊或作為存儲(chǔ)器裝置的 一部分的另一單位的存儲(chǔ)器元件執(zhí)行擦除。在一種可能的方法中，電子從浮動(dòng)?xùn)艠O傳送 到p阱區(qū)域，使得閾值電壓變負(fù)。
在讀取和檢驗(yàn)操作中，選擇柵極(SGD和SGS)和未選字線(例如當(dāng)WL1是所選 的字線時(shí)的WLO、 WL2和WL3)升高到讀取通過電壓(例如4.5V)，以使晶體管作為 通過柵極而操作。所選字線WL1連接到電壓，所述電壓的電平針對(duì)每個(gè)讀取和檢驗(yàn)操 作而指定，以便確定所關(guān)注的存儲(chǔ)器元件的閾值電壓高于還是低于所述電平。舉例來說， 在兩電平存儲(chǔ)器元件的讀取操作中，可使所選字線WL1接地，使得可檢測(cè)閾值電壓是 否高于OV。在兩電平存儲(chǔ)器元件的檢驗(yàn)操作中，將所選字線WL1連接到(例如)0.8V， 使得可檢驗(yàn)閾值電壓是否已達(dá)到至少0.8V。源極和p阱處于OV。所選位線(假定為偶 數(shù)位線(BLe))被預(yù)先充電到(例如)0.7 V的電平。如果閾值電壓高于字線上的讀取 或檢驗(yàn)電平，那么與所關(guān)心的元件相關(guān)聯(lián)的位線(BLe)的電位電平因?yàn)榉菍?dǎo)電性存儲(chǔ) 器元件而維持高電平。另一方面，如果閾值電壓低于讀取或檢驗(yàn)電平，那么所關(guān)注的位 線(BLe)的電位電平因?yàn)閷?dǎo)電性存儲(chǔ)器元件對(duì)位線進(jìn)行放電而減小到低電平，例如小 于0.5 V。存儲(chǔ)器元件的狀態(tài)借此可由連接到位線的電壓比較器讀出放大器來檢測(cè)。
可根據(jù)此項(xiàng)技術(shù)中已知的技術(shù)來執(zhí)行上文所述的擦除、讀取和檢驗(yàn)操作。因此，所 屬領(lǐng)域的技術(shù)人員可改變所闡述的細(xì)節(jié)中的許多細(xì)節(jié)。還可使用此項(xiàng)技術(shù)中己知的其它 擦除、讀取和檢驗(yàn)技術(shù)。
如上所述，每個(gè)區(qū)塊可被劃分成許多頁面。在一種方法中，頁面使編程單位。在一 些實(shí)施方案中，個(gè)別頁面可被劃分成片段，且所述片段可含有作為基本編程操作一次寫 入的最少數(shù)目的元件。 一個(gè)或一個(gè)以上數(shù)據(jù)頁面通常存儲(chǔ)在一行存儲(chǔ)器元件中。頁面可 存儲(chǔ)一個(gè)或一個(gè)以上扇區(qū)。扇區(qū)包含用戶數(shù)據(jù)和開銷數(shù)據(jù)，例如已從扇區(qū)的用戶數(shù)據(jù)計(jì) 算出的誤差校正碼(ECC)。控制器的一部分在數(shù)據(jù)被編程到陣列中時(shí)計(jì)算ECC，且還 在數(shù)據(jù)被從所述陣列讀取時(shí)使用所述ECC來檢査數(shù)據(jù)?；蛘?，ECC和/或其它開銷數(shù)據(jù) 與和其有關(guān)的用戶數(shù)據(jù)存儲(chǔ)在不同頁面中或甚至不同區(qū)塊中。在其它設(shè)計(jì)中，存儲(chǔ)器裝
置的例如狀態(tài)機(jī)的其它部分可計(jì)算ECC。
用戶數(shù)據(jù)扇區(qū)通常為512個(gè)字節(jié)，其對(duì)應(yīng)于磁盤驅(qū)動(dòng)器中的扇區(qū)的大小。開銷數(shù)據(jù) 通常為額外的16到20個(gè)字節(jié)。大量的頁面形成包含從8個(gè)頁面(例如)到多達(dá)32個(gè)、 64個(gè)或更多個(gè)頁面之間的區(qū)塊。
圖7說明當(dāng)每個(gè)存儲(chǔ)器元件存儲(chǔ)兩個(gè)數(shù)據(jù)位時(shí)存儲(chǔ)器元件陣列的閾值電壓分布。E
描繪經(jīng)擦除的存儲(chǔ)器元件的第一閾值電壓分布。A、 B和C描繪經(jīng)編程的存儲(chǔ)器元件的 三個(gè)閾值電壓分布。在一種設(shè)計(jì)中，E分布中的閾值電壓為負(fù)，且A、 B和C分布中的 閾值電壓為正。
每個(gè)不同閾值電壓范圍對(duì)應(yīng)于一組數(shù)據(jù)位的預(yù)定值。被編程到存儲(chǔ)器元件的數(shù)據(jù)與 所述元件的閾值電壓電平之間的特定關(guān)系視所述元件所采用的數(shù)據(jù)編碼方案而定。 一個(gè) 實(shí)例將"11"指配給閾值電壓范圍E (狀態(tài)E)，將"10"指配給閾值電壓范圍A (狀態(tài) A),將"00"指配給閾值電壓范圍B (狀態(tài)B)，且將"01"指配給閾值電壓范圍C (狀 態(tài)C)。然而，在其它設(shè)計(jì)中，使用其它方案。
三個(gè)讀取參考電壓Vm、 Vrb和Vrc用于從存儲(chǔ)器元件讀取數(shù)據(jù)。通過測(cè)試給定存儲(chǔ) 器元件的閾值電壓高于還是低于Vra、 Vrb或Vrc，系統(tǒng)可確定存儲(chǔ)器元件的狀態(tài)。還指 示三個(gè)檢驗(yàn)參考電壓Vva、 Vvb和Vvc。當(dāng)將存儲(chǔ)器元件編程到狀態(tài)A、 B或C時(shí)，系 統(tǒng)將測(cè)試那些存儲(chǔ)器元件是否分別具有高于或等于Vva、 Vvb或Vvc的閾值電壓。如下 文結(jié)合圖IO和圖16進(jìn)一步所述，Vl和VH分別為使用粗略/精細(xì)編程將存儲(chǔ)元件編程到 狀態(tài)A時(shí)使用的較低和較高電壓閾值。
在一種被稱為全序列編程的方法中，可將存儲(chǔ)器元件從擦除狀態(tài)E直接編程到編程 狀態(tài)A、 B或C中的任一者(如彎曲箭頭所描繪)。舉例來說，可首先擦除待編程的存 儲(chǔ)器元件群，使得所述群中的所有存儲(chǔ)器元件都處于擦除狀態(tài)E。在一些存儲(chǔ)器元件從 狀態(tài)E編程到狀態(tài)A時(shí)，將其它存儲(chǔ)器元件從狀態(tài)E編程到狀態(tài)B和/或從狀態(tài)E編程 到狀態(tài)C。
圖8說明對(duì)存儲(chǔ)兩個(gè)不同頁面(下頁面和上頁面)的數(shù)據(jù)的多狀態(tài)存儲(chǔ)器元件進(jìn)行 編程的雙程技術(shù)的實(shí)例。描繪四個(gè)狀態(tài)狀態(tài)E (11)、狀態(tài)A (10)、狀態(tài)B (00)和 狀態(tài)C (01)。對(duì)于狀態(tài)E,兩個(gè)頁面都存儲(chǔ)"1"。對(duì)于狀態(tài)A，下頁面存儲(chǔ)"0"，而上 頁面存儲(chǔ)"l"。對(duì)于狀態(tài)B，兩頁面都存儲(chǔ)"0"。對(duì)于狀態(tài)C，下頁面存儲(chǔ)"l"，而上 頁面存儲(chǔ)"0"。應(yīng)注意，盡管已向所述狀態(tài)中的每一者指配了特定的位圖案，但還可指 配不同的位圖案。在第一遍編程中，根據(jù)待編程到下邏輯頁面中的位來設(shè)置元件的閾值 電壓電平。如果所述位為邏輯"l",那么閾值電壓不改變，因?yàn)槠溆捎谙惹耙驯徊脸?處于適當(dāng)?shù)臓顟B(tài)。然而，如果待編程的位為邏輯"0"，那么如箭頭430所示，元件的閾 值電平增加到狀態(tài)A。這終止第一遍編程。
在第二遍編程中，根據(jù)待編程到上邏輯頁面中的位來設(shè)置元件的閾值電壓電平。如 果上邏輯頁面位將存儲(chǔ)邏輯"1"，那么不發(fā)生編程，因?yàn)樵曄马撁嫖坏木幊潭幱?狀態(tài)E或A中的一者。所述兩個(gè)狀態(tài)都承載為"1"的上頁面位。如果上頁面位將為邏
輯"0"，那么閾值電壓移位。如果第一遍導(dǎo)致元件保持在擦除狀態(tài)E，那么在第二階段， 如箭頭434所描繪，所述元件經(jīng)編程以使得閾值電壓增加到處于狀態(tài)C內(nèi)。如果所述元 件己由于第一遍編程而編程到狀態(tài)A中，那么如箭頭432所描繪，存儲(chǔ)器元件在第二遍 中進(jìn)一步編程，使得閾值電壓增加到處于狀態(tài)B內(nèi)。第二遍的結(jié)果是將元件編程到指定 用于存儲(chǔ)上頁面的邏輯"0"而無需改變下頁面的數(shù)據(jù)的狀態(tài)中。
在一種方法中，如果寫入足夠的數(shù)據(jù)來填滿整個(gè)頁面，那么可設(shè)置系統(tǒng)來執(zhí)行全序 列寫入。如果沒有針對(duì)整個(gè)頁面寫入足夠的數(shù)據(jù)，那么編程過程可用接收到的數(shù)據(jù)對(duì)下 頁面進(jìn)行編程。當(dāng)接收到隨后的數(shù)據(jù)時(shí)，系統(tǒng)將接著對(duì)上頁面進(jìn)行編程。在又一種方法 中，所述系統(tǒng)可以對(duì)下頁面進(jìn)行編程的模式開始寫入，且如果隨后接收到足夠的數(shù)據(jù)以 填滿字線的所有或大多數(shù)存儲(chǔ)器元件，那么轉(zhuǎn)換成全序列編程模式。發(fā)明者Sergy A. Gorobets和Yan Li在2004年12月14申請(qǐng)的第11/013,125號(hào)美國(guó)專利申請(qǐng)案"Pipelined Programming of Non-Volatile Memories Using Early Data"中揭示所述方法的更多細(xì)節(jié)， 所述專利申請(qǐng)案的全文以引用的方式并入本文中。
圖9A到圖9C描繪用于對(duì)非易失性存儲(chǔ)器進(jìn)行編程的另一過程，其通過針對(duì)任何特 定存儲(chǔ)器元件，相對(duì)于隨后寫入先前頁面的鄰近存儲(chǔ)器元件的特定頁面而寫入所述特定 存儲(chǔ)器元件，來減少浮動(dòng)?xùn)艠O到浮動(dòng)?xùn)艠O的耦合。在一個(gè)示范性實(shí)施方案中，非易失性 存儲(chǔ)器元件中的每一者使用四個(gè)數(shù)據(jù)狀態(tài)來存儲(chǔ)兩個(gè)數(shù)據(jù)位。舉例來說，假定狀態(tài)E是 擦除狀態(tài)，且狀態(tài)A、 B和C是編程狀態(tài)。狀態(tài)E存儲(chǔ)數(shù)據(jù)ll，狀態(tài)A存儲(chǔ)數(shù)據(jù)Ol， 狀態(tài)B存儲(chǔ)數(shù)據(jù)IO，且狀態(tài)C存儲(chǔ)數(shù)據(jù)OO。因?yàn)閮蓚€(gè)位在鄰近狀態(tài)A與B之間變化， 所以這是非格雷編碼的實(shí)例。還可使用其它數(shù)據(jù)到物理數(shù)據(jù)狀態(tài)的編碼。每個(gè)存儲(chǔ)器元 件存儲(chǔ)來自兩個(gè)數(shù)據(jù)頁面的位。出于參考目的，這些數(shù)據(jù)頁面將被稱為上頁面和下頁面； 然而，可賦予它們其它標(biāo)記。對(duì)于狀態(tài)A，上頁面存儲(chǔ)位0,而下頁面存儲(chǔ)位1。對(duì)于 狀態(tài)B，上頁面存儲(chǔ)位l，而下頁面存儲(chǔ)位0。對(duì)于狀態(tài)C，兩個(gè)頁面都存儲(chǔ)位數(shù)據(jù)O。 所述編程過程具有兩個(gè)步驟。在第一步驟中，對(duì)下頁面進(jìn)行編程。如果下頁面將保持?jǐn)?shù) 據(jù)1，那么存儲(chǔ)器元件狀態(tài)保持在狀態(tài)E。如果數(shù)據(jù)待編程到0，那么升高存儲(chǔ)器元件的 電壓閾值VTH，使得存儲(chǔ)器元件被編程到狀態(tài)B'。因此圖9A展示存儲(chǔ)器元件從狀態(tài)E 到狀態(tài)B'的編程，狀態(tài)B'代表中間狀態(tài)B;因此，將檢驗(yàn)點(diǎn)描繪為Vvb'，其低于圖9C 中所描繪的Vvb。
在一種設(shè)計(jì)中，在存儲(chǔ)器元件從狀態(tài)E編程到狀態(tài)B'之后，其位于鄰近字線上的相 鄰存儲(chǔ)器元件相對(duì)于其下頁面而編程。在對(duì)所述相鄰存儲(chǔ)器元件進(jìn)行編程之后，浮動(dòng)?xùn)?極到浮動(dòng)?xùn)艠O的耦合效應(yīng)將升高所考慮的存儲(chǔ)器元件(其處于狀態(tài)B')的視閾值電壓。這將具有使?fàn)顟B(tài)B'的閾值電壓分布拓寬到如圖9B中的閾值電壓分布450所描繪的分布 的效應(yīng)。閾值電壓分布的此明顯拓寬將在對(duì)上頁面進(jìn)行編程時(shí)被補(bǔ)救。
圖9C描繪對(duì)上頁面進(jìn)行編程的過程。如果存儲(chǔ)器元件處于擦除狀態(tài)E，且上頁面 將保持在1，那么存儲(chǔ)器元件將保持在狀態(tài)E。如果存儲(chǔ)器元件處于狀態(tài)E，且其上頁 面數(shù)據(jù)將被編程到0，那么所述存儲(chǔ)器元件的閾值電壓將升高，以使得存儲(chǔ)器元件處于 狀態(tài)A。如果存儲(chǔ)器元件處于具有中間閾值電壓分布450的狀態(tài)B'，且上頁面數(shù)據(jù)將保 持在1,那么所述存儲(chǔ)器元件將被編程到最終狀態(tài)B。如果存儲(chǔ)器元件處于具有中間閾 值電壓分布450的狀態(tài)B'，且上頁面數(shù)據(jù)將變成數(shù)據(jù)O，那么所述存儲(chǔ)器元件的閾值電 壓將升高，以使得存儲(chǔ)器元件處于狀態(tài)C。因?yàn)閮H相鄰存儲(chǔ)器元件的上頁面編程將對(duì)給 定存儲(chǔ)器元件的視閾值電壓產(chǎn)生影響，所以圖9A到圖9C所描繪的過程減少了浮動(dòng)?xùn)艠O 到浮動(dòng)?xùn)艠O耦合的效應(yīng)。替代狀態(tài)編碼的實(shí)例是在上頁面數(shù)據(jù)為1時(shí)從分布450移動(dòng)到 狀態(tài)C，且在上頁面數(shù)據(jù)為0時(shí)移動(dòng)到狀態(tài)B。盡管圖9A到圖9C相對(duì)于四個(gè)數(shù)據(jù)狀態(tài) 和兩個(gè)數(shù)據(jù)頁面提供實(shí)例，但所教示的概念可應(yīng)用于具有多于或少于四個(gè)的狀態(tài)和不同 于兩個(gè)的頁面的其它實(shí)施方案?？稍?005年4月5日申請(qǐng)的第11/099,133號(hào)美國(guó)專利 申請(qǐng)案"Compensating For Coupling During Read Operations Of Non-Volatile Memory"中 找到關(guān)于各種編程方案和浮動(dòng)?xùn)艠O到浮動(dòng)?xùn)艠O耦合的更多細(xì)節(jié)。
位線耦合
位線通常是靠近行進(jìn)一起越過存儲(chǔ)器陣列或芯片或其它的非易失性存儲(chǔ)元件組的 金屬線。因?yàn)檫@種布置的緣故，位線到位線耦合可能在各種情形下發(fā)生。舉例來說，施 加到第一位線的電壓的轉(zhuǎn)變可耦合到一個(gè)或一個(gè)以上相鄰位線。在示范性情況下，施加 到所選位線的電壓從抑制電平轉(zhuǎn)變(例如下降)到編程電平。在編程電壓脈沖的一部分 期間，可以抑制電平提供電壓，以控制所選位線上的存儲(chǔ)元件的編程速度。因?yàn)檫x擇柵 極的偏壓變得暫時(shí)大于選擇柵極的閾值電壓，所以電壓降與相鄰位線的耦合可能導(dǎo)致與 位線相關(guān)聯(lián)的選擇柵極無意間接通，所述選擇柵極的偏壓是選擇柵極電壓與位線電壓之 間的差值的函數(shù)。選擇柵極的接通是不當(dāng)?shù)?，因?yàn)槠湓试S未選串的溝道中的升壓電壓經(jīng) 由未選位線放電。所述經(jīng)升壓的電荷趨向于漏出，因?yàn)槠渑c位線相比具有低得多的電容。 因此，有意要抑制的存儲(chǔ)元件上可能發(fā)生編程干擾。為了解決這種情況，提出在施加到 所選位線的電壓的轉(zhuǎn)變期間，調(diào)節(jié)選擇柵極控制電壓。
可通過考慮粗略/精細(xì)編程技術(shù)來理解上文所提及的抑制電壓被施加到所選位線的 示范性情況。圖10描繪展示如何通過設(shè)置位線抑制電壓來實(shí)現(xiàn)粗略和精細(xì)編程的時(shí)間
線。Vl和VH分別是針對(duì)給定狀態(tài)的較低和較高檢驗(yàn)電平。所述圖的上部指示存儲(chǔ)元件
的閾值電壓隨時(shí)間的變化，而下部指示施加到與所述存儲(chǔ)元件相關(guān)聯(lián)的位線的位線電 壓?？赏ㄟ^提供位線抑制電壓(抵消所施加的編程電壓脈沖Vpgm的效應(yīng))來減慢存儲(chǔ)元 件的編程。粗略/精細(xì)編程允許存儲(chǔ)元件的閾值電壓首先在粗略編程期間較快地增加到所 需電平，且接著在精細(xì)編程期間較慢地增加到所需電平。具體的說，粗略編程發(fā)生在電 壓閥值低于V!J寸，而精細(xì)編程發(fā)生在電壓閾值介于V^與VH之間時(shí)。當(dāng)存儲(chǔ)元件的電 壓閾值超過VH時(shí)，存儲(chǔ)元件處于封鎖進(jìn)一步編程和檢驗(yàn)的抑制模式。不同的Vl和Vh 值可與多狀態(tài)存儲(chǔ)元件的不同狀態(tài)(例如狀態(tài)A、 B和C)相關(guān)聯(lián)，以允許不同狀態(tài)的 粗略/精細(xì)編程。舉例來說，參考圖7， Vl和VH分別是用于將存儲(chǔ)元件編程到狀態(tài)A的 較低和較高電壓閾值。
因此，可對(duì)所選位線使用抑制電壓，以便部分地抑制編程以為所選串上的存儲(chǔ)元件 提供收緊的電壓分布。舉例來說，抑制電壓可施加到"與非"串上的多狀態(tài)存儲(chǔ)元件， 以使不同狀態(tài)的閾值電壓分布收緊。這可通過在編程存儲(chǔ)元件接近檢驗(yàn)電平時(shí)將抑制電 壓放置在位線上來實(shí)現(xiàn)。抑制電壓減慢編程，且從而允許更精確地控制經(jīng)編程的電壓閾 值電平。在一種方法中，位線抑制電壓(通常為0.5 V至U 1.0 V)減小越過氧化物的電場(chǎng)， 且在編程期間被傳遞到"與非"串。這要求選擇柵極電壓高得足以傳遞此電壓，其通常 為2.5 V。
在結(jié)合下面的圖11和圖12所述的另一實(shí)施例中，位線抑制電壓高得(通常為2.5 V) 足以防止編程，但只在編程電壓脈沖的一部分期間提供，而不是在如圖10的方法那樣 在整個(gè)編程電壓脈沖期間提供。舉例來說，位線可在編程脈沖的中間從2.5V拉到0V， 從而允許編程只發(fā)生持續(xù)整個(gè)脈沖的一部分。下文以及Daniel C. Guterman、 Nima Mokhlesi和Yupin Fong在2004年5月5日申請(qǐng)的第10/839,806號(hào)(檔案號(hào) SAND-01008US0)美國(guó)專利申請(qǐng)案"Bitline Governed Approach For Program Control Of Non-Volatile Memory"中進(jìn)一步描述了此類編程技術(shù)，所述專利申請(qǐng)案的全文以引用的 方式并入本文中。
圖11描繪粗略編程模式的電壓與時(shí)間的關(guān)系。將源極選擇柵極電壓VsGs設(shè)置為零，
使得柵極保持關(guān)閉。將源極電壓Vs設(shè)置為標(biāo)稱電平(例如1.4 V)，以維持負(fù)的柵極到
源極電壓。將所選位線的位線電壓VbiUine設(shè)置為零，使得其不受抑制，而將未選位線的 Vbit,ine設(shè)置為抑制電平(例如2.5V)(其與漏極選擇柵極電壓VsGD相比足夠大)，以使
抑制位線的選擇柵極維持關(guān)閉，使得被抑制的串的溝道可維持升壓電壓。舉例來說，可
將V犯d設(shè)置恒定電平(例如2.5V)(其與未選位線電壓(例如2.5V)相比足夠小)，以
使未選位線的選擇柵極維持關(guān)閉。VsGD與所選位線電壓(例如0V)相比還足夠大，以
使所選位線的選擇柵極維持打開。由于所選位線處于OV，且與所述位線相關(guān)聯(lián)的選擇 柵極打開，所以所選"與非"串中的電壓VNAND為O V。未選"與非"串電壓升壓(例
如)到7.5 V的電平。所選字線具有位于編程電壓Vpgm的電平的電壓Vswu所述編程
電壓Vpgm包含(例如) 一系列電壓脈沖。圖11中展示一種此類脈沖。未選字線具有電
壓Vuwt (例如9.0V)，其耦合到未選"與非"串的溝道中以使其溝道升壓。
參看時(shí)間點(diǎn)to到t7,未選串的VbUHne、 VSGD、 VSWL、 VUWL和VS可如所指示那樣被 控制，以在t,時(shí)增加到所需的電平。在t5時(shí)，編程脈沖Vpgm返回OV,且此后不久，在 t6時(shí)，未選字線電壓Vuwl返回0V，導(dǎo)致未選串的VNAND的對(duì)應(yīng)下降。在一種可能的實(shí) 施例中，此后不久，在17時(shí)，未選串的電壓波形Vscd和Vs返回0 V。
圖12描繪精細(xì)編程模式的電壓與時(shí)間的關(guān)系。在一個(gè)實(shí)施例中，在精細(xì)編程模式
期間，所選位線上的電壓在編程電壓脈沖的一部分期間升高，以提供抑制電壓(例如在
t,與t3之間)，其防止與所選位線相關(guān)聯(lián)的所選存儲(chǔ)元件的編程。抑制電壓在(例如)此 期間可以是恒定的。在編程電壓脈沖的其余部分期間，所選位線上的電壓轉(zhuǎn)變到較低電
平(例如OV)。在t2與U之間，漏極選擇柵極電壓降低到0 V，且接著返回2.5V。因 此，漏極選擇柵極晶體管接通，且所選串上的所選存儲(chǔ)元件的編程可以開始。在所示的
實(shí)例中，此轉(zhuǎn)變?cè)趖4時(shí)發(fā)生。在介于t,與t4之間的時(shí)間周期中，因?yàn)樗x串的選擇柵極
關(guān)閉，所以所選串的溝道維持與未選串的溝道的升壓電壓類似的升壓電壓，例如7.5V。 因?yàn)槁O選擇柵極晶體管的柵極到源極電壓保持低于閾值電壓，所以所選串的選擇柵極 關(guān)閉。當(dāng)所選位線的電壓在t3時(shí)從抑制電平(例如2.5 V)轉(zhuǎn)變(例如下降)到編程電 平(例如OV)時(shí)，由于位線的接近性，電壓變化從所選位線耦合到一個(gè)或一個(gè)以上相 鄰未選位線。如果一個(gè)或一個(gè)以上相鄰位線放電，那么如大體在t3與U之間的虛線區(qū)域 所指示，此耦合可能引起未選位線上所提供的抑制電壓的對(duì)應(yīng)暫時(shí)變化。未選位線上的 抑制電壓的下降可能足以使未選串中的升壓電壓放電，從而導(dǎo)致編程干擾。
作為對(duì)位線耦合的解決方案，可根據(jù)所選位線電壓的變化來調(diào)節(jié)漏極選擇柵極電 壓。具體的說，如果位線暫時(shí)耦合為低，那么可使漏極選擇柵極電壓從其2.5 V的穩(wěn)定 狀態(tài)電平暫時(shí)降低，以防止選擇柵極晶體管接通和升壓電荷損耗。具體地說，可剛好在
所選位線電壓的轉(zhuǎn)變之前(例如在t2時(shí))，使VSC3D暫時(shí)達(dá)到0 V，持續(xù)足以允許相鄰位 線從耦合效應(yīng)恢復(fù)的時(shí)間周期。例如在"，Vsgd可接著返回其2.5 V的穩(wěn)定狀態(tài)高電平。 VscD的調(diào)節(jié)防止位線耦合對(duì)被抑制的存儲(chǔ)元件上的經(jīng)升壓的電壓進(jìn)行放電，從而防止編
程干擾。當(dāng)VscD在U時(shí)返回2.5V時(shí)，漏極選擇柵極晶體管接通，且所選串上的所選存 儲(chǔ)元件的編程可以開始。而且在U時(shí)，所選"與非"串中的電壓Vnand從7.5 V轉(zhuǎn)變到0 V。在另一種方法中，可以例如約1.5 V而不是2.5 V的降低的電平來提供VSGD、Vbitline、
未選Vbit,ine和所選Vbunne。此方法導(dǎo)致功率消耗降低，功率消耗已經(jīng)成為存儲(chǔ)器設(shè)計(jì)的
一個(gè)重要問題。
圖13是用于對(duì)非易失性存儲(chǔ)元件進(jìn)行檢驗(yàn)和編程的組件的一個(gè)實(shí)施例的框圖。展
示用于一個(gè)位線的電路。在一個(gè)實(shí)施例中， 一個(gè)此類電路對(duì)應(yīng)一個(gè)位線。在另一實(shí)施例
中， 一個(gè)此類電路對(duì)應(yīng)一對(duì)位線(例如對(duì)應(yīng)一個(gè)奇數(shù)/偶數(shù)對(duì))。位線連接到開關(guān)500和 電容器502。所述電容器的另一端子連接到例如接地的參考電位。應(yīng)注意，電容可來自 位線自身的電容。開關(guān)500連接到預(yù)充電電壓(Vpreeharge)電路，且連接到讀出放大電 路510的輸入。信號(hào)Vw也連接到讀出放大電路510的輸入。讀出放大電路510的輸出 向粗略/精細(xì)(C/F)寄存器520和封鎖寄存器522提供數(shù)據(jù)。C/F寄存器520的輸出向 多路復(fù)用器530和504提供數(shù)據(jù)。多路復(fù)用器530接收選通信號(hào)Tc和TF，并基于來自 粗略/精細(xì)寄存器520的數(shù)據(jù)而在兩個(gè)信號(hào)之間選擇。多路復(fù)用器530的輸出連接到讀出 放大電路510，從而控制與讀出有關(guān)的時(shí)序。
所述組件的檢驗(yàn)操作是基于位線放電檢驗(yàn)過程的。首先，對(duì)位線進(jìn)行預(yù)充電。接下 來，將檢驗(yàn)脈沖提供到附接到所述位線的存儲(chǔ)器單元的控制柵極。接著，允許所述位線 放電。基于放電的速率，可確定存儲(chǔ)元件高于還是低于特定閾值電壓電平。
在另一方法中，可在固件中(例如在狀態(tài)機(jī)316處)實(shí)施邏輯以執(zhí)行所需的功能性。 圖14是位線電壓與用于讀出的時(shí)間的曲線圖。在一個(gè)實(shí)施方案中，從預(yù)充電條件 開始，允許位線放電持續(xù)時(shí)間周期T。在時(shí)間T，將位線的電壓與參考電壓VM進(jìn)行比
較。如果位線電壓Vbl大于Vref，那么存儲(chǔ)元件具有較低的驅(qū)動(dòng)能力，且與目標(biāo)閾值電 壓相比被更多地編程。如果在時(shí)間T位線電壓小于Vref，那么存儲(chǔ)元件的閾值電壓小于
目標(biāo)閾值。在一個(gè)實(shí)施例中，對(duì)于使用粗略/精細(xì)方法來編程的存儲(chǔ)元件，時(shí)間T的量 可改變，使得存在一個(gè)用于與粗略編程相關(guān)聯(lián)的放電的時(shí)間Tc和與在精細(xì)編程期間的 放電相關(guān)聯(lián)的另一時(shí)間TF。在另一實(shí)施例中，比較點(diǎn)可通過具有一個(gè)用于粗略編程的
Vref和另一個(gè)用于精細(xì)編程的Vw而在粗略與精細(xì)之間變化。
在圖13所描繪的設(shè)備的一個(gè)實(shí)施例中，粗略/精細(xì)寄存器520是指示特定存儲(chǔ)元件 處于粗略編程模式還是處于精細(xì)編程模式的1位寄存器(或鎖存器)。由C/F寄存器520 存儲(chǔ)的值被傳送到多路復(fù)用器530。讀出放大器510包含在由多路復(fù)用器530指示的參 考時(shí)間選通處將位線電壓與參考電壓Vw進(jìn)行比較的電路。在編程期間，如果存儲(chǔ)元件 處于粗略編程模式，那么多路復(fù)用器530將粗略編程模式參考時(shí)間選通Tc發(fā)送到讀出 放大器510。如果在粗略模式期間讀出放大器510確定粗略檢驗(yàn)過程因?yàn)槲痪€未在由Tc
指示的時(shí)間內(nèi)放電到或低于固定參考值Vref而成功通過，那么讀出放大器510將致使C/F
寄存器520從粗略狀態(tài)C切換到精細(xì)狀態(tài)F。然而，如果讀出放大器510進(jìn)一步確定精 細(xì)檢驗(yàn)過程也因?yàn)槲痪€未在由TF指示的時(shí)間內(nèi)放電到或低于固定精細(xì)模式參考值而成 功經(jīng)過，那么讀出放大器510將致使封鎖寄存器522指示應(yīng)封鎖(抑制)存儲(chǔ)元件進(jìn)一 步編程。此外，如果存儲(chǔ)元件處于精細(xì)編程模式，那么多路復(fù)用器530會(huì)將精細(xì)模式編 程參考時(shí)間選通TV發(fā)送到讀出放大器510。如果在精細(xì)模式期間讀出放大器510確定精
細(xì)檢驗(yàn)過程因?yàn)槲痪€未在由TF指示的時(shí)間內(nèi)放電到或低于固定參考值Vref而成功經(jīng)過，
那么讀出放大器510將致使封鎖寄存器522指示應(yīng)封鎖(抑制)存儲(chǔ)元件進(jìn)一步編程。 因此，在每個(gè)編程脈沖之后，存在粗略和精細(xì)檢驗(yàn)點(diǎn)。有可能存儲(chǔ)元件不會(huì)在一個(gè)脈沖 上通過粗略或精細(xì)檢驗(yàn)，而是接著在下一個(gè)脈沖上通過粗略和精細(xì)檢驗(yàn)兩者。在這種情 況下，存儲(chǔ)元件將從粗略編程直接轉(zhuǎn)變?yōu)榉怄i。只有在存儲(chǔ)元件通過粗略檢驗(yàn)但未能通 過精細(xì)檢驗(yàn)的情況下，其才會(huì)在下一個(gè)編程脈沖上轉(zhuǎn)變?yōu)榫?xì)編程模式。
開關(guān)500還從多路復(fù)用器504接收輸入。多路復(fù)用器504具有可選的兩個(gè)輸入0 V (允許編程)和Vdd (抑制編程)。在其它實(shí)施例中，可使用不同的電壓，或可使用兩個(gè) 以上電壓(例如使用具有兩個(gè)以上輸入的多路復(fù)用器)。多路復(fù)用器504受選擇邏輯電 路536控制。選擇邏輯電路536從C/F寄存器520、封鎖寄存器522和計(jì)時(shí)器或計(jì)數(shù) 器)534接收數(shù)據(jù)。C/F寄存器520指示存儲(chǔ)元件處于粗略模式還是精細(xì)模式。封鎖寄 存器522指示是否應(yīng)封鎖(抑制)存儲(chǔ)元件進(jìn)一步編程。在一個(gè)實(shí)施例中，計(jì)時(shí)器534 是在編程脈沖開始時(shí)開始倒數(shù)計(jì)時(shí)的可編程計(jì)時(shí)器。計(jì)時(shí)器534經(jīng)編程以在編程脈沖中 途達(dá)到零(并在其輸出處這樣指示)。在其它實(shí)施例中，計(jì)時(shí)器可在除脈沖中途之外的 時(shí)間報(bào)告。
選擇邏輯電路536將在存儲(chǔ)元件將被封鎖編程時(shí)致使多路復(fù)用器504將Vdd施加到 位線。選擇邏輯電路536在存儲(chǔ)元件在粗略模式下被編程時(shí)致使多路復(fù)用器504將0 V 施加到位線。選擇邏輯電路536最初在存儲(chǔ)元件在精細(xì)模式下被編程時(shí)致使多路復(fù)用器 504將Vdd施加到位線。選擇邏輯電路536通過改變發(fā)送到多路復(fù)用器504的選擇(如 由計(jì)時(shí)器534控制)以使得多路復(fù)用器504的輸出在編程脈沖的全程的一部分(例如中 途)從Vdd變化到0 V來致使位線電壓變化。
圖15提供描述用于對(duì)非易失性存儲(chǔ)器進(jìn)行編程的過程的流程圖。如步驟600所指 示，所述過程可響應(yīng)于接收到對(duì)編程數(shù)據(jù)的請(qǐng)求而開始。在步驟602,系統(tǒng)選擇存儲(chǔ)器 的適當(dāng)部分進(jìn)行編程。在步驟604，循環(huán)計(jì)數(shù)遞增。循環(huán)計(jì)數(shù)是編程循環(huán)的數(shù)目的計(jì)數(shù)， 其可存儲(chǔ)在快閃存儲(chǔ)器陣列、狀態(tài)機(jī)、控制器或另一位置中。在一個(gè)實(shí)施例中，循環(huán)計(jì)數(shù)存儲(chǔ)在與狀態(tài)機(jī)相關(guān)聯(lián)的寄存器中。在步驟606，存儲(chǔ)器的所選部分視情況被預(yù)先編 程，這為快閃存儲(chǔ)器的均勻磨損作準(zhǔn)備。所選扇區(qū)或頁面中的所有存儲(chǔ)元件都被編程到 相同閾值電壓范圍。接著在步驟608，擦除待編程的所有存儲(chǔ)元件。舉例來說，步驟608 可包含將所有存儲(chǔ)元件移動(dòng)到擦除狀態(tài)E。在步驟610，軟編程過程解決了擦除過程期 間一些存儲(chǔ)元件的閾值電壓有可能降低到低于擦除分布的值的問題。軟編程過程將編程 電壓脈沖施加到存儲(chǔ)元件，使得其閾值電壓將增加到位于閾值電壓分布E內(nèi)。在步驟 612，(例如)通過適當(dāng)?shù)貙?duì)電荷泵進(jìn)行編程來設(shè)置初始編程脈沖的量值。在步驟614, 最初將編程計(jì)數(shù)PC設(shè)置為零。
在步驟616，將編程脈沖Vpgm施加到適當(dāng)?shù)淖志€。通常，可并行編程許多存儲(chǔ)/存儲(chǔ)
器元件。在一種方法中，不同存儲(chǔ)器元件可處于粗略或精細(xì)編程模式或封鎖模式。因此， 將同一編程脈沖施加到一個(gè)或一個(gè)以上所選字線上的每個(gè)存儲(chǔ)器元件。對(duì)于處于粗略模 式的存儲(chǔ)器元件，處理在路徑框618上繼續(xù)進(jìn)行。對(duì)于這些元件，相關(guān)聯(lián)的位線電壓在 整個(gè)脈沖期間保持OV。對(duì)于處于精細(xì)模式的存儲(chǔ)器元件，處理在路徑617上繼續(xù)進(jìn)行。 在步驟619，將位線抑制電壓施加到相關(guān)聯(lián)的位線，持續(xù)編程脈沖的一部分，且在步驟 620，在位線抑制電壓的轉(zhuǎn)變(例如從抑制電平(Vdd)轉(zhuǎn)變到0V，如先前所述)期間， 調(diào)節(jié)選擇柵極電壓Vsgd。由于不執(zhí)行編程，因此未展示封鎖存儲(chǔ)器元件的處理。在這種 情況下，將抑制電壓施加到相關(guān)聯(lián)的位線，持續(xù)編程脈沖的持續(xù)時(shí)間。
在步驟622，檢驗(yàn)所選字線上的存儲(chǔ)器元件，以了解它們是否已達(dá)到目標(biāo)閾值電壓 電平，并進(jìn)一步執(zhí)行模式確定，以確定存儲(chǔ)器元件是否己轉(zhuǎn)變到新模式，例如從粗略模 式轉(zhuǎn)變到精細(xì)模式、從精細(xì)模式轉(zhuǎn)變到封鎖模式或從粗略模式轉(zhuǎn)變到封鎖模式。如果所 有存儲(chǔ)器元件都已達(dá)到目標(biāo)閾值電壓電平(步驟624)，那么在步驟626，編程過程已成 功完成(狀態(tài)=通過)。如果尚未檢驗(yàn)所有存儲(chǔ)器元件，那么在步驟628,確定編程計(jì)數(shù) PC是否小于限定值(例如二十)。如果編程計(jì)數(shù)不小于所述限定值，那么所述編程過程 已失敗(步驟630)。如果編程計(jì)數(shù)小于所述限定值，那么在步驟632，使編程電壓信號(hào) Vpgm的量值遞增下一個(gè)脈沖的步長(zhǎng)(例如0.3V)，且使編程計(jì)數(shù)PC遞增。應(yīng)注意，已 達(dá)到其目標(biāo)閾值電壓的那些存儲(chǔ)器元件被封鎖以在當(dāng)前編程循環(huán)的其余部分不進(jìn)行編 程。在步驟632之后，所述過程在步驟616繼續(xù)，且施加下一個(gè)編程脈沖。重復(fù)所述過 程，直到已針對(duì)存儲(chǔ)器元件種的每一者宣布通過或失敗狀態(tài)為止。
圖16是描述用于執(zhí)行檢驗(yàn)和粗略/精細(xì)模式確定的過程的一個(gè)實(shí)施例的流程圖。所 述過程大體上對(duì)應(yīng)于圖15的步驟622。在步驟762中，檢查寄存器(或其它存儲(chǔ)裝置) 以確定正被編程的特定存儲(chǔ)元件處于粗略還是精細(xì)編程模式。如果存儲(chǔ)元件處于粗略模
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式(決策框764),那么在步驟766中執(zhí)行粗略檢驗(yàn)。舉例來說，參看圖7，對(duì)于待編程
到狀態(tài)A的存儲(chǔ)元件來說，可將存儲(chǔ)元件的當(dāng)前閾值電壓VTH與較低的閾值電壓Vl迸
行比較。應(yīng)注意，在許多實(shí)施例中，針對(duì)存儲(chǔ)元件可編程到的每個(gè)閾值電壓分布，存在 較低和較高的電壓閾值Vl和Vh。如果存儲(chǔ)元件的閾值電壓處于或高于目標(biāo)狀態(tài)的Vh， 例如Vth^Vl (決策框770),那么存儲(chǔ)元件已通過粗略檢驗(yàn)測(cè)試，且在步驟772執(zhí)行隨 后的測(cè)試，以確定存儲(chǔ)元件是否也可通過精細(xì)檢驗(yàn)測(cè)試。舉例來說，可將待編程到狀態(tài) A的存儲(chǔ)元件的閾值電壓VTH與較高的閾值電壓VH進(jìn)行比較。如果在決策框776處， Vth^Vh，那么存儲(chǔ)元件也己通過精細(xì)檢驗(yàn)測(cè)試，且將(例如)通過在編程操作期間將位 線升高到Vdd來抑制/封鎖存儲(chǔ)元件在當(dāng)前編程循環(huán)或會(huì)話期間進(jìn)一步編程(步驟784)。 還可使用用于抑制或封鎖存儲(chǔ)元件的其它構(gòu)件。如果決策框776為假，那么存儲(chǔ)元件尚 未通過精細(xì)檢驗(yàn)測(cè)試，且改為進(jìn)入精細(xì)編程模式(步驟782)。如果決策框770為假，那 么存儲(chǔ)元件尚未通過粗略檢驗(yàn)測(cè)試，且因此保持在粗略編程模式(步驟780)。
如果在決策框764中，存儲(chǔ)元件處于精細(xì)編程模式，那么在步驟768中執(zhí)行精細(xì)檢 驗(yàn)過程。如果在決策框774 Vth^Vh，那么已通過精細(xì)檢驗(yàn)測(cè)試，且將抑制/封鎖存儲(chǔ)元 件在當(dāng)前編程循環(huán)或會(huì)話期間進(jìn)一步編程(步驟784)。如果決策框774為假，那么不會(huì) 抑制/封鎖存儲(chǔ)元件進(jìn)一步編程，且其將保持在精細(xì)編程模式(步驟778)。
可對(duì)個(gè)別存儲(chǔ)元件執(zhí)行所描述的過程。然而，在許多實(shí)施例中，同時(shí)對(duì)多個(gè)存儲(chǔ)元 件進(jìn)行編程。因此，還可同時(shí)對(duì)多個(gè)存儲(chǔ)元件執(zhí)行所描述的過程。在此類編程期間，一 些存儲(chǔ)元件將處于粗略編程模式、精細(xì)編程模式或?qū)⒈灰种?封鎖以不進(jìn)行編程。
已出于說明和描述的目的呈現(xiàn)了本發(fā)明的前述詳細(xì)描述內(nèi)容。不希望所述描述內(nèi)容 是詳盡的或使本發(fā)明限于所揭示的精確形式。根據(jù)上文的教示，許多修改和改變是可能 的。選擇所描述的實(shí)施例是為了最好地闡釋本發(fā)明的原理及其實(shí)際應(yīng)用，從而使所屬領(lǐng) 域的技術(shù)人員能夠在各種實(shí)施例中且以適合于所涵蓋的特定用途的各種修改來最好地 利用本發(fā)明。希望本發(fā)明的范圍由所附權(quán)利要求書界定。
權(quán)利要求
1.一種用于對(duì)非易失性存儲(chǔ)器進(jìn)行編程的方法，其包括將編程電壓施加到一組非易失性存儲(chǔ)元件中的至少第一和第二非易失性存儲(chǔ)元件，所述第一和第二非易失性存儲(chǔ)元件經(jīng)由相應(yīng)的第一和第二選擇柵極耦合到相應(yīng)的第一和第二位線；在所述編程電壓期間，通過控制施加到所述第一位線的電壓來部分地抑制所述第一非易失性存儲(chǔ)元件的編程；在所述編程電壓期間，通過在所述第二位線上提供抑制電壓來抑制所述第二非易失性存儲(chǔ)元件的編程；以及在所述編程電壓期間，在施加到所述第一位線的所述電壓的轉(zhuǎn)變期間調(diào)節(jié)施加到所述第二選擇柵極的選擇柵極電壓。
2. 根據(jù)權(quán)利要求1所述的方法，其中所述轉(zhuǎn)變包括電壓降，由于所述第一與第二位線 之間的耦合的緣故，所述電壓降導(dǎo)致所述第二位線上所提供的所述抑制電壓下降。
3. 根據(jù)權(quán)利要求2所述的方法，其中如果未在所述調(diào)節(jié)步驟中調(diào)節(jié)所述選擇柵極電 壓，那么所述電壓降將足以致使所述第二選擇柵極接通。
4. 根據(jù)權(quán)利要求1所述的方法，其中所述轉(zhuǎn)變包括從抑制所述第一非易失性存儲(chǔ)元件 的編程的第一電壓電平降低到允許所述第一非易失性存儲(chǔ)元件的編程的第二電壓 電平。
5. 根據(jù)權(quán)利要求1所述的方法，其中所述調(diào)節(jié)包括暫時(shí)降低所述選擇柵極電壓。
6. 根據(jù)權(quán)利要求1所述的方法，其中還將所述選擇柵極電壓施加到所述第一選擇柵 極。
7. 根據(jù)權(quán)利要求6所述的方法，其中所述調(diào)節(jié)包括從穩(wěn)定狀態(tài)電平暫時(shí)降低所述選擇 柵極電壓，所述穩(wěn)定狀態(tài)電平相對(duì)于所述第二位線上所提供的所述抑制電壓足夠 低，以使所述第二選擇柵極維持關(guān)閉，且在所述編程電壓的至少一部分期間相對(duì)于 所述施加到所述第一位線的電壓足夠高，以使所述第一選擇柵極維持打開。
8. 根據(jù)權(quán)利要求1所述的方法，其中所述編程電壓包括一系列電壓脈沖中的電壓脈 沖。
9. 根據(jù)權(quán)利要求1所述的方法，其中所述轉(zhuǎn)變包括從在所述編程電壓的第一部分期間 抑制所述第一非易失性存儲(chǔ)元件的編程的第一電壓電平降低到在所述編程電壓的 第二部分期間允許所述第一非易失性存儲(chǔ)元件的編程的第二電平。
10. 根據(jù)權(quán)利要求1所述的方法，其中所述第一和第二非易失性存儲(chǔ)元件布置在相應(yīng)的 "與非"串中。
11. 根據(jù)權(quán)利要求1所述的方法，其中所述編程電壓經(jīng)由共用字線施加到所述第一和第 二非易失性存儲(chǔ)元件。
12. —種非易失性存儲(chǔ)系統(tǒng)，其包括第一和第二非易失性存儲(chǔ)元件，其位于一組非易失性存儲(chǔ)元件中； 第一和第二位線，所述第一和第二非易失性存儲(chǔ)元件分別經(jīng)由第一和第二選擇柵 極耦合到所述第一和第二位線；以及一個(gè)或一個(gè)以上管理電路，其與所述第一和第二非易失性存儲(chǔ)元件、所述第一和 第二位線以及所述第一和第二選擇柵極通信，所述一個(gè)或一個(gè)以上管理電路接收對(duì) 編程數(shù)據(jù)的請(qǐng)求，并響應(yīng)于所述請(qǐng)求而將編程電壓施加到所述第一和第二非易失性 存儲(chǔ)元件，在所述編程電壓期間，通過控制施加到所述第一位線的電壓來部分地抑 制所述第一非易失性存儲(chǔ)元件的編程，在所述編程電壓期間，通過在所述第二位線 上提供抑制電壓來抑制所述第二非易失性存儲(chǔ)元件的編程，且在所述編程電壓期 間，在所述施加到所述第一位線的電壓的轉(zhuǎn)變期間，調(diào)節(jié)施加到所述第二選擇柵極 的選擇柵極電壓。
13. 根據(jù)權(quán)利要求12所述的非易失性存儲(chǔ)系統(tǒng)，其中所述轉(zhuǎn)變包括電壓降，由于所述 第一與第二位線之間的耦合的緣故，所述電壓降導(dǎo)致所述第二位線上所提供的所述抑制電壓的下降。
14. 根據(jù)權(quán)利要求13所述的非易失性存儲(chǔ)系統(tǒng)，其中如果所述選擇柵極電壓未經(jīng)調(diào)節(jié)， 那么所述電壓降將足以致使所述第二選擇柵極接通。
15. 根據(jù)權(quán)利要求12所述的非易失性存儲(chǔ)系統(tǒng)，其中所述轉(zhuǎn)變包括從抑制所述第一非 易失性存儲(chǔ)元件的編程的第一電壓電平降低到允許所述第一非易失性存儲(chǔ)元件的 編程的第二電壓電平。
16. 根據(jù)權(quán)利要求12所述的非易失性存儲(chǔ)系統(tǒng)，其中所述調(diào)節(jié)包括暫時(shí)降低所述選擇 柵極電壓。
17. 根據(jù)權(quán)利要求12所述的非易失性存儲(chǔ)系統(tǒng)，其中所述選擇柵極電壓還被施加到所 述第一選擇柵極。
18. 根據(jù)權(quán)利要求17所述的非易失性存儲(chǔ)系統(tǒng)，其中所述調(diào)節(jié)包括從穩(wěn)定狀態(tài)電平暫 時(shí)降低所述選擇柵極電壓，所述穩(wěn)定狀態(tài)電平相對(duì)于所述第二位線上所提供的所述 抑制電壓足夠低，以使所述第二選擇柵極維持關(guān)閉，且在所述編程電壓的至少一部 分期間相對(duì)于所述施加到所述第一位線的電壓足夠高，以使所述第一選擇柵極維持 打開。
19. 根據(jù)權(quán)利要求12所述的非易失性存儲(chǔ)系統(tǒng)，其中所述編程電壓包括一系列電壓脈 沖中的電壓脈沖。
20. 根據(jù)權(quán)利要求12所述的非易失性存儲(chǔ)系統(tǒng)，其中所述轉(zhuǎn)變包括從在所述編程電壓 的第一部分期間抑制所述第一非易失性存儲(chǔ)元件的編程的第一電壓電平降低到在 所述編程電壓的第二部分期間允許所述第一非易失性存儲(chǔ)元件的編程的第二電平。
21. 根據(jù)權(quán)利要求12所述的非易失性存儲(chǔ)系統(tǒng)，其中所述第一和第二非易失性存儲(chǔ)元 件布置在相應(yīng)的"與非"串中。
22. 根據(jù)權(quán)利要求12所述的非易失性存儲(chǔ)系統(tǒng)，其進(jìn)一步包括共用字線，所述編程電壓經(jīng)由所述共用字線而施加到所述第一和第二非易失性存 儲(chǔ)元件。
23. —種非易失性存儲(chǔ)系統(tǒng)，其包括第一和第二非易失性存儲(chǔ)元件，其位于一組非易失性存儲(chǔ)元件中； 第一和第二位線，所述第一和第二非易失性存儲(chǔ)元件分別經(jīng)由第一和第二選擇柵 極耦合到所述第一和第二位線；以及一個(gè)或一個(gè)以上管理電路，其與所述第一和第二非易失性存儲(chǔ)元件、所述第一和 第二位線以及所述第一和第二選擇柵極通信，所述一個(gè)或一個(gè)以上管理電路接收對(duì) 編程數(shù)據(jù)的請(qǐng)求，并響應(yīng)于所述請(qǐng)求而將編程電壓施加到所述第一和第二非易失性 存儲(chǔ)元件，在所述編程電壓期間，通過控制施加到所述第一位線的電壓來部分地抑 制所述第一非易失性存儲(chǔ)元件的編程，在所述編程電壓期間，通過在所述第二位線 上提供抑制電壓來抑制所述第二非易失性存儲(chǔ)元件的編程，且在所述編程電壓期 間，在所述施加到所述第一位線的電壓的轉(zhuǎn)變期間調(diào)節(jié)施加到所述第二選擇柵極的 選擇柵極電壓。
24. 根據(jù)權(quán)利要求12所述的非易失性存儲(chǔ)系統(tǒng)，其中所述轉(zhuǎn)變包括電壓降，由于所述 第一與第二位線之間的耦合的緣故，所述電壓降導(dǎo)致所述第二位線上所提供的所述 抑制電壓的下降。
25. 根據(jù)權(quán)利要求13所述的非易失性存儲(chǔ)系統(tǒng)，其中如果所述選擇柵極電壓未經(jīng)調(diào)節(jié)， 那么所述電壓降將足以致使所述第二選擇柵極接通。
26. 根據(jù)權(quán)利要求12所述的非易失性存儲(chǔ)系統(tǒng)，其中所述轉(zhuǎn)變包括從抑制所述第一非 易失性存儲(chǔ)元件的編程的第一電壓電平降低到允許所述第一非易失性存儲(chǔ)元件的 編程的第二電壓電平。
27. 根據(jù)權(quán)利要求12所述的非易失性存儲(chǔ)系統(tǒng)，其中所述調(diào)節(jié)包括暫時(shí)降低所述選擇 柵極電壓。
28. 根據(jù)權(quán)利要求12所述的非易失性存儲(chǔ)系統(tǒng)，其中所述選擇柵極電壓還被施加到所 述第一選擇柵極。
29. 根據(jù)權(quán)利要求17所述的非易失性存儲(chǔ)系統(tǒng)，其中所述調(diào)節(jié)包括從穩(wěn)定狀態(tài)電平暫 時(shí)降低所述選擇柵極電壓，所述穩(wěn)定狀態(tài)電平相對(duì)于所述第二位線上所提供的所述 抑制電壓足夠低，以使所述第二選擇柵極維持關(guān)閉，且在所述編程電壓的至少一部 分期間相對(duì)于所述施加到所述第一位線的電壓足夠高，以使所述第一選擇柵極維持 打開。
30. 根據(jù)權(quán)利要求12所述的非易失性存儲(chǔ)系統(tǒng)，其中所述編程電壓包括一系列電壓脈 沖中的電壓脈沖。
31. 根據(jù)權(quán)利要求12所述的非易失性存儲(chǔ)系統(tǒng)，其中所述轉(zhuǎn)變包括從在所述編程電壓 的第一部分期間抑制所述第一非易失性存儲(chǔ)元件的編程的第一電壓電平降低到在 所述編程電壓的第二部分期間允許所述第一非易失性存儲(chǔ)元件的編程的第二電平。
32. 根據(jù)權(quán)利要求12所述的非易失性存儲(chǔ)系統(tǒng)，其中所述第一和第二非易失性存儲(chǔ)元 件布置在相應(yīng)的"與非"串中。
33. 根據(jù)權(quán)利要求12所述的非易失性存儲(chǔ)系統(tǒng)，其進(jìn)一步包括共用字線，所述編程電壓經(jīng)由所述共用字線而施加到所述第一和第二非易失性存 儲(chǔ)元件。
全文摘要
本發(fā)明針對(duì)非易失性存儲(chǔ)器中位線到位線耦合的效應(yīng)。在編程電壓的一部分期間，將抑制電壓施加到待編程的存儲(chǔ)元件(224)的位線(202)，以抑制編程。隨后，在所述編程電壓期間移除所述抑制電壓，以允許編程發(fā)生。由于位線(202，204)的接近，位線電壓的改變被耦合到相鄰的未選位線(204)，從而將相鄰位線電壓降低到可能足以打開選擇柵極并使升壓電壓放電的電平。為了防止這種情況，在所述位線電壓改變期間，暫時(shí)調(diào)節(jié)選擇柵極電壓(VSGD)，以確保所述未選位線上的所述選擇柵極的偏壓不足以打開所述選擇柵極。
文檔編號(hào)G11C16/10GK101371315SQ200680044476
公開日2009年2月18日 申請(qǐng)日期2006年10月11日 優(yōu)先權(quán)日2005年10月14日
發(fā)明者彥 李, 杰弗里·W·盧策, 肖·L·詹 申請(qǐng)人:桑迪士克股份有限公司