專利名稱：：用于存儲設(shè)備的預測定時校準的制作方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及改進的二進制校準技術(shù)，該技術(shù)對于在時鐘信號的正向沿和負向沿定時數(shù)據(jù)的高頻DRAM存儲設(shè)備中的控制和數(shù)據(jù)信號的校準定時是有用的。
背景技術(shù)：
：存儲設(shè)備一直以較快的速度和較高的存儲密度為方向進行發(fā)展。為了該目的，動態(tài)隨機存取存儲器(DRAM)設(shè)備已從簡單的DRAM設(shè)備發(fā)展到ED0、到SRAM、到DDRSR細、再到SLDRAM，后者是當今工業(yè)更關(guān)心的主題。SLDRAM具有持續(xù)增長的高帶寬、低等待時間、低功率、用戶可以更新且它可支持分級存儲應用。它還提供了多個獨立的組、快速讀/寫總線周轉(zhuǎn)時間以及充分小的流水線字符組。SLDRAM的一個特征是，它既使用時鐘周期的正向沿又使用時鐘周期的負向沿來對存儲單元進行讀出和寫入數(shù)據(jù)并從存儲控制器接收指令和標記數(shù)據(jù)。在由Gillingham于1997年的SLDRAM協(xié)會(1997年4月29日)上發(fā)表的題為"SLDRAMArchitecturalandFunctionalOverview(SLDRAM結(jié)構(gòu)和功能綜述)"的規(guī)范中，可以找到對SLDRAM設(shè)備的綜述，此處通過參考將其內(nèi)容結(jié)合于此。因為對SLDRAM以及其它當代存儲設(shè)備所需的高速操作，在系統(tǒng)初始化時的系統(tǒng)定時和輸出信號驅(qū)動電平校準，諸如啟動或重啟，是對這種設(shè)備的操作來說非常重要的方面，從而可補償在單個設(shè)備參數(shù)上較寬的變化。幾項在當今SLDRAM設(shè)備中完成的校準工序中的一項是時鐘信號CCLK(指令時鐘信號)和DCLK(數(shù)據(jù)時鐘信號)與設(shè)置在輸入指令通道CA和FLAG通道(用于CCLK信號)以及數(shù)據(jù)通道DQ(用于DCLK信號)上數(shù)據(jù)的定時同步，從而輸入數(shù)據(jù)可被正確采樣。當今，存儲控制器在系統(tǒng)初始化時通過在這些時鐘通道上發(fā)送連續(xù)的CCLK和DCLK過渡，并在數(shù)據(jù)通道DQ、指令通道CA以及FLAG通道中的每一條通道上傳送反向和非反向的15位重復的偽隨機SYNC序列"111101011001000"，從而完成該定時校準。SLDRAM通過出現(xiàn)在FLAG位上的兩位連續(xù)的"1"來識別該偽隨機序列并判定CCLK和DCLK的優(yōu)化相關(guān)內(nèi)部延遲，從而最佳地釆樣已知位的模式。該優(yōu)化延遲通過調(diào)節(jié)所接收數(shù)據(jù)位的時間位置來獲得，從而完成與時鐘相關(guān)的理想位對準。它的完成通過調(diào)節(jié)在所接收數(shù)據(jù)的接收通道上的延遲，一直到所接收數(shù)據(jù)被時鐘正確采樣并在內(nèi)部被識別為止。一旦完成了同步，即已在數(shù)據(jù)接收通道上設(shè)定了正確的延遲，則存儲控制器將停止發(fā)送SYNC模式，且SLDRAM在完成所有的校準之后，可被用于正常的存儲器讀出和寫入訪問。雖然我們發(fā)現(xiàn)上述在啟動和重啟時構(gòu)成的定時校準在多數(shù)場合下可充分完成，但有一個問題，即當今的SLDRAM設(shè)備在時鐘信號CCLK和DCLK的正向沿和負向沿都捕捉了輸入數(shù)據(jù)。結(jié)果，即使當完成了定時校準，也不清楚是在正向或反向時鐘沿上完成的對準。也就是說，15位的同步模式缺少任何的定時符號。較佳的是，總在正向沿或負向沿中的一個上，比如在正向沿上對準數(shù)據(jù)定時，從而簡化指令位邏輯電路。如果電路的設(shè)計者在對準是在時鐘信號的正向沿和負向沿之一，比如正向沿上完成的假設(shè)下簡化了指令位邏輯電路，但通過使用當今的15位偽隨機模式來完成定時同步卻不能保證，同步是相對于正確的比如正向時鐘沿來完成的。比如，如果當在同步完成于正向沿上的假設(shè)下設(shè)計電路時，在時鐘信號的負向沿完成了同步，則當數(shù)據(jù)隨后在存儲器訪問中被采樣時，數(shù)據(jù)采樣將落后一位。另外，因為15位偽隨機模式在校準的過程中被重復，所以當其在正確的時鐘沿，比如在正向沿上恰當?shù)赝?，并隨后不恰當?shù)嘏c，比如負向沿同步時，將出現(xiàn)交替時間，且沒有裝置知道校準過程何時完成，同步是在時鐘的正向沿上完成還是在負向沿上完成。因此，校準將以時鐘信號的錯誤的相位或錯誤沿完成，這將導致在存儲器訪問中對數(shù)據(jù)的不正確采樣，或需要附加的復雜電路以保證輸入數(shù)據(jù)與時鐘的正確相位同步。為了克服在15位同步模式中固有的缺點，在于2000年5月10日提交的美國專利序列號09/568，155(AttorneyDocket(律師記錄)第M4065.0269)中提出了2N位的同步模式。因為"位的同步模式具有偶數(shù)位，所以校準邏輯可在相關(guān)時鐘的理想相位上完成數(shù)據(jù)同步。該同步模式較佳為"位模式，它的產(chǎn)生通過向2N-1偽隨機位模式添加附加的一位。該應用的同步位模式較佳是16位長。雖然2M立同步模式具有優(yōu)于2N-1位同步模式的優(yōu)點，但它仍然花費了一定量的時間來完成所有輸入數(shù)據(jù)通道的同步，也稱之為校準。另外，即使用了2"立同步模式，仍然有可能，在校準了所有的輸入數(shù)據(jù)通道之后，在所有的輸入數(shù)據(jù)通道數(shù)據(jù)位仍然不是平行對準，特別如果數(shù)據(jù)通道的可定時補償范圍大于位周期則更是如此。此外，對于某些數(shù)據(jù)通道，仍有可能在不想要的時鐘信號沿上完成同步。
發(fā)明內(nèi)容本發(fā)明以獨有的方式使用在于2000年5月10日提交的美國專利第09/568，155(律師記錄第M4065.0269)中描述的2~位同步模式以獲得更快和更可靠的數(shù)據(jù)通道校準。由于使用偶數(shù)時鐘周期在"位同步模式中定時，所以可由已知的被捕捉位的順序來隱含時鐘信號的相位。通常，對于DDR/SLDRAM存儲設(shè)備，最低的普通數(shù)據(jù)字符組是4位數(shù)據(jù)。也就是說，同時在數(shù)據(jù)通道上逐次地發(fā)送4位數(shù)據(jù)。如果用已知的從存儲控制器到存儲設(shè)備的時鐘相位關(guān)系產(chǎn)生"位同步模式，則可使用簡單的解碼邏輯來判定數(shù)據(jù)-到-時鐘相位的對準，從而預測從剛剛檢測的4位開始的下4位。如果隨后的4位模式與預測的模式不匹配，則對于在所進行對準的數(shù)據(jù)通道中的特殊延遲值的調(diào)節(jié)，當前的數(shù)據(jù)-到-時鐘對準失敗，且在該數(shù)據(jù)通道中的延遲被調(diào)節(jié)至一新值。該過程一直重復，直到解碼邏輯正確地預測出指示當前為數(shù)據(jù)通道設(shè)置的延遲值為正確的下4位為止。在實際操作中，本發(fā)明在數(shù)據(jù)通道中所有可能的延遲值上都使用該預測方案，并且發(fā)展了能夠正確預測同步模式下4位的可接受延遲值的"窗口"。隨后設(shè)置延遲值，該值在可接受延遲值窗口的中心或中心附近。本發(fā)明也通過強行使與不想要時鐘信號沿，比如反向時鐘沿相關(guān)的所有預測的4位模式失效來保證數(shù)據(jù)對準將發(fā)生在想要的時鐘沿，比如正向時鐘沿。根據(jù)本發(fā)明第一方面，提供了一種校準數(shù)字電路的數(shù)據(jù)通道的方法，包括a)在所述數(shù)據(jù)通道上接收形成一較大位校準模式一部分的第一數(shù)據(jù)序列；b)用所述時鐘信號順序地鎖存所述數(shù)據(jù)通道上的所述第一數(shù)據(jù)序列的數(shù)據(jù)位；c)把所述第一數(shù)據(jù)序列的經(jīng)鎖存的數(shù)據(jù)位順序地加載到寄存器中，其中所述數(shù)據(jù)位在所述檢查步驟中被檢查；d)檢查所接收到的第一數(shù)據(jù)序列并且從中預測第二數(shù)據(jù)序列，所述第二數(shù)據(jù)序列在所述校準模式中跟隨所述第一數(shù)據(jù)序列；以及e)當預定的數(shù)據(jù)模式存在于所述第一數(shù)據(jù)序列中時生成所述第二數(shù)據(jù)序列的不正確預測。從以下結(jié)合附圖對本發(fā)明所作的詳細描述中，將可以更加清楚地理解本發(fā)明的上述和其它優(yōu)點以及特征，其中圖1示出了本發(fā)明可與之一起使用的SLDRAM總線布局；圖2示出了圖1所示的SLDRAM模塊的一部分；圖3示出了被用于圖2電路操作的一部分定時信號的簡化定時示意圖；圖4示出了用于使圖1的SLDRAM系統(tǒng)同步的同步技術(shù)的圖例；圖5示出了用于本發(fā)明同步的可接受延遲值的模式；圖6是產(chǎn)生用于本發(fā)明的2N16位碼的代表性電路；圖7示出了用于本發(fā)明的時鐘信號和相關(guān)的2N16位碼；圖8示出了用于本發(fā)明的數(shù)據(jù)捕捉和比較電路；以及圖9示出了使用SLDRAM存儲器的基于處理器的系統(tǒng)，其中的SLDRAM存儲器應用了根據(jù)本發(fā)明的校準結(jié)構(gòu)和處理方法。具體實施方式現(xiàn)在將參考SLDRAM存儲系統(tǒng)對本發(fā)明的典型實施例作描述。然而，本發(fā)明同樣也可以應用于其它類型的存儲系統(tǒng)。在圖1中示出了可應用本發(fā)明的典型SLDRAM系統(tǒng)。它包括多個被存儲控制器13訪問并控制的SLDRAM模塊lla…lln。存儲控制器13向每一個包括在反向和非反向時鐘信號通道上的時鐘信號CCLK、1位FLAG信號和10位指令總線CAO-9的SLDRAM模塊11a…lln提供指令鏈接。另外，SLDRAM輸入/輸出信號SO和SI都以串行菊花鏈的形式由存儲控制器13向SLDRAM模塊11a…lln提供。另外，如雙向數(shù)據(jù)時鐘DCLKO和DCLDI—樣，在存儲控制器13和每個SLDRAM模塊11a…lln之間提供雙向數(shù)據(jù)總線DQO-17。時鐘DCLKO被用于選通進入SLDRAM模塊和該模塊出來的輸入/輸出數(shù)據(jù)，以及對之DCLDI信號通道也間歇地使用的過程。圖2示出了SLDRAM模塊11a…lln之一的簡化相關(guān)部分。它包括控制邏輯電路21、鎖存器23、25、49和59、可為環(huán)延遲設(shè)備的延遲設(shè)備27、29、31、55和57、緩沖器35、37、39、33、45、47、51和53、延遲鎖環(huán)41、多路復用器43、流水線電路61和63、SRAM輸入/輸出電路65和67以及分別為存儲組組0和組1的69和71。應該指出的是，雖然在圖2中示出了兩個存儲器組，但這只是為了描述，可以使用任何數(shù)目的存儲器組?？刂七壿嬰娐?1在CA0-9總線上接收并分析指令，并控制存儲器組69和71的輸出/輸出(I/0)訪問操作?？刂七壿嬰娐?1還接收FLAG信號和時鐘信號CCLK。傳送每個指令總線通道CA0-9上的信號通過各個可調(diào)節(jié)的環(huán)延遲電路27并進入各個鎖存器23，在該鎖存器中，信號在被緩沖器39緩沖、被延遲312延遲以及被緩沖器33緩沖的同時被CCLK信號鎖存。信號CCLK還從緩沖器39通過進入到將16個時鐘信號提供到多路復用器43的延遲鎖環(huán)電路41。多路復用器通過各個緩沖器45向18個將從存儲器組69和71輸出的數(shù)據(jù)鎖存的鎖存器49提供18個時鐘輸出信號。從存儲器組69和71輸出的數(shù)據(jù)進入SRAM65和67，后者起到I/O緩沖的作用并在被送入鎖存器49之前通過流水線電路61。在鎖存器49中鎖存的輸出數(shù)據(jù)被提供給各個緩沖放大器47，并從該處通過數(shù)據(jù)總線DQ被送回存儲控制器13。輸入到存儲器組69和71的數(shù)據(jù)由DQ數(shù)據(jù)總線上的存儲控制器13供應，并通過每個數(shù)據(jù)總線通道上通過環(huán)延遲57的門控緩沖器51被送入鎖存器59，通過流水線電路63。從流水線電路63，在DQ總線上的輸入數(shù)據(jù)通過緩沖SRAM65和67并進入存儲器組69和71。只要當存儲控制器指示用WRITE指令在指令總線CA0-9上的數(shù)據(jù)中進行存儲器訪問WRITE操作時，控制邏輯電路21也會發(fā)出起動指令RXEN。RXEN指令起動數(shù)據(jù)輸入緩沖器51和數(shù)據(jù)時鐘輸入緩沖器53。數(shù)據(jù)時鐘DCLK通過門控緩沖器53、延遲電路55并被用于控制鎖存器59，使它鎖存在數(shù)據(jù)總線DQ上的輸入數(shù)據(jù)。為了保證由SLDR細模塊11a…lln完成的多種存儲器操作的準確定時，圖2的電路必須是同步以保證，輸入的數(shù)據(jù)相對于時鐘信號CCLK和DCLK被準確定時。為了該目的，在于2000年5月10日提交的美國專利第09/568，155(律師記錄第M4065.0269)中描述的2N位同步模式被施加到每一個數(shù)據(jù)輸入通道CAO-9和FLAG,同時數(shù)據(jù)模式由延遲的時鐘信號CCLK在鎖存器23和25采樣。在該申請中描述的一種特定的16位同步模式是"1111010110010000"。取代試著判定所有的16位同步模式是否已被正確接收，本發(fā)明依靠的是在16位同步模式中從前M位序列預測下M位序列。如果接下來的序列能夠被可靠地正確預測一次或多次，則同步模式被正確接收且獲得了校準。如果下M位序列不能被可靠地正確預測一次或多次，則同步模式還未被正確接收，且也未獲得校準，同時在校準下數(shù)據(jù)通道中的延遲值被改變，通過從前M位序列預測下M位序列可再次完成同步。該過程用跟蹤那些完成數(shù)據(jù)通道校準的延遲值的控制邏輯電路重復所有可能的延遲值?？刂七壿嬰娐?1隨后選擇最終的延遲值，該值處于在數(shù)據(jù)通道校準中得到的那些延遲值的中心或中心附近。通過保證對與不想要的時鐘沿，比如反向時鐘沿相關(guān)模式的下M位序列的預測，將是不正確的預測("強行失效")且因此將總是產(chǎn)生校準的缺陷，從而使本發(fā)明還保證了同步的獲得是在時鐘正向沿和負向沿之一想要的時鐘沿上，比如在正向沿上獲得的。為了描繪校準的過程，現(xiàn)在將描述出現(xiàn)在FLAG通道上數(shù)據(jù)的校準，可以理解的是，雖然DQ總線數(shù)據(jù)通道是相對于DCLK數(shù)據(jù)選通時鐘信號來完成的，但相同的校準過程也在每個指令總線CA0-9的通道和每個數(shù)據(jù)總線DQ的接收通道上進行。圖3示出了時鐘信號CCLK、FLAG信號、指令總線信號CA/CMD、數(shù)據(jù)總線信號DQ/DBUS以及數(shù)據(jù)選通信號DCLK的簡化定時圖。如圖所示，在DCLK的初始PREAMBLE部分出現(xiàn)之后，數(shù)據(jù)總線(DBUS)的DQ通道上的4位數(shù)據(jù)(M二4)在數(shù)據(jù)時鐘信號DCLK的4個順序的正向沿和負向沿上記時。在指令信號通道CA0-9和FLAG通道上出現(xiàn)的數(shù)據(jù)通過指令時鐘信號CCLK的四個連續(xù)的正向沿和負向沿從而以相同的方式記錄時間。在圖7中示出了同步模式"1111010110010000"及其與時鐘信號CCLK(以及與DCLK)的關(guān)系。這些信號從存儲控制器13向每一個存儲模塊11a…lln發(fā)送。返回到圖2，可以發(fā)現(xiàn)，進入FLAG信號通道的數(shù)據(jù)通過環(huán)延遲電路29并被指令時鐘信號CCLK鎖存在鎖存器25中。該數(shù)據(jù)被隨后連續(xù)地施加到控制邏輯電路21。在校準期間，已知的2M立同步模式，與三個自由運行的時鐘信號CCLK(圖7)—起，通過存儲控制器13(圖l)被施加到FLAG通道。在圖8中示出了用于獲取校準的控制邏輯電路21的相關(guān)部分，現(xiàn)在將對其進行描述?？刂七壿嬰娐?1包括4位數(shù)據(jù)捕捉寄存器101、反順序檢測器103、下一狀態(tài)發(fā)生器107、啟動邏輯電路105、比較器109、定時發(fā)生器111和邏輯電路113。在描述圖8電路的操作以前，首先參考圖7來討論一下施加的同步模式和其對時鐘信號CCLK(或DCLK)的關(guān)系。如圖所示，同步模式被鍵為時鐘信號的正向沿和負向沿(CCLK或DCLK)。在表1中示出了那些在正向沿時鐘信號上初始化的四位模式以及直接跟隨的下四位模式。表1<table>tableseeoriginaldocumentpage10</column></row><table>(4)10010000(5)11010110(6)01100100(7)01000011(8)00111101在表2中示出了在時鐘負向沿初始化的四位模式以及直接跟隨的下四位模式。表2當前四位值下四位值(1)11101011(2)10110010(3)00100001(4)00011110(5)10101100(6)11001000(7)10000111(8)01111010本發(fā)明的一個方面就是通過將直接前M位序列預測的M位序列與接下來到達的M位序列進行比較來實現(xiàn)數(shù)據(jù)通道的校準。為了完成該比較，將出現(xiàn)在數(shù)據(jù)通道上的多個M位序列與從直接前M位序列產(chǎn)生的預測的M位序列進行比較。如果預測的M位序列與下M位到達的序列匹配，則已在校準下完成了數(shù)據(jù)通道的校準。如果預測的M位序列與下M位到達的序列不匹配，則校準還未完成，且控制邏輯電路21在經(jīng)過校準的數(shù)據(jù)通道中改變了延遲值并再次在預測的和到達的下M位序列之間尋找匹配。為了獲得更加可靠的操作，當該預測和比較過程產(chǎn)生了出現(xiàn)在數(shù)據(jù)通道上的多個M位序列的匹配時，指示該對準。也就是說，當重復的比較產(chǎn)生了匹配，則會發(fā)現(xiàn)當前的延遲值產(chǎn)生了校準。在一較佳實施例中，控制邏輯電路21對校準下的數(shù)據(jù)通道實際上跨過所有可能延遲值，通知這些產(chǎn)生校準的延遲值并為數(shù)據(jù)通道選擇最終的延遲值，該延遲值位于產(chǎn)生校準的延遲值的中心或中心附近。本發(fā)明的另一方面保證了，校準是發(fā)生在時鐘信號的正向沿和負向沿的一個預定沿上，比如發(fā)生在時鐘信號的正向沿上。這通過為與預定的時鐘沿，比如正向沿相關(guān)的M位序列產(chǎn)生有效的預測值，同時為與另一時鐘沿，比如負向沿相關(guān)的M位序列產(chǎn)生無效的預測值來完成。由于校準所不需要的時鐘沿將總會具有無效預測的下一序列，所以永遠都不會得到該時鐘沿的校準。返回圖8，示出了經(jīng)過校準的一個數(shù)據(jù)通道，比如FLAG。應該指出的是，到數(shù)據(jù)捕捉寄存器101的輸入數(shù)據(jù)是從數(shù)據(jù)通道的輸入鎖存器，即圖2中的鎖存器25采集的。同時，在本發(fā)明的例子中，我們假設(shè)，到達的數(shù)據(jù)是以4位字符組(M=4)到來的，因此數(shù)據(jù)捕捉寄存器101是4級。一旦在寄存器101中存儲了4位序列的同步模式，則反向序列檢測器103檢查存儲的4位，看它們是否對應起始于系統(tǒng)不應該校準的時鐘信號的非需要沿的位序列。在給出的例子中，我們假設(shè)，校準應該在時鐘信號的正向沿上完成。因此，如果檢測器103識別到匹配上述表2左列中與反向時鐘沿相關(guān)的值時，它就向下一狀態(tài)發(fā)生器107發(fā)送"FALL"信號。下一狀態(tài)發(fā)生器107還接收存儲在寄存器101中的當前位序列并從該位序列預測下4位序列應該是什么。表1和表2顯示了寄存器101中4位序列的16種可能性以及每一種可能性的下4位預測位序列是什么。如果下一狀態(tài)發(fā)生器107未從檢測器103接收到"FALL"信號，它將會產(chǎn)生正確的預測序列。比如，如果當前的4位序列是"llll"(表l)，下一狀態(tài)發(fā)生器107將產(chǎn)生如預測的下一位序列一樣的"0101"模式。另一方面，如果下一狀態(tài)發(fā)生器107從檢測器103接收到了"FALL"信號，它將會產(chǎn)生不正確的預測序列。比如，如果當前的4位序列是"1011"(表2)，則正確預測的下一位序列應該是"0010";但是，"FALL"信號使發(fā)生器107產(chǎn)生了并非"0010"的其它4位模式，從而保證了不會獲得數(shù)據(jù)通道的校準。下一級發(fā)生器107可像圖6中所示的被用作4位移位寄存器。由下一狀態(tài)發(fā)生器107從啟動邏輯105接收的"起始"值使它的輸出成為相同重復的M位序列的2N位模式，除了一點，即它比出現(xiàn)在校準下數(shù)據(jù)通道上的序列提前一個M位序列。比如，啟動邏輯105可啟動下一狀態(tài)發(fā)生器107產(chǎn)生初始的"0101"輸出，或在初始序列之后的第一個M位序列"1111"。此后，與產(chǎn)生校準模式的移位寄存器操作相同的下一狀態(tài)發(fā)生器107，將總是比校準模式提前M位。下一狀態(tài)發(fā)生器的輸出被傳送到比較電路109并返回到存儲控制器13(圖1)。到存儲控制器13的傳送是控制器13的校準所需要的。比較電路109將從發(fā)生器107接收的所預測的下一位序列與寄存器101中的接著到達或現(xiàn)在當前的4位序列進行比較。如果比較的數(shù)據(jù)一致，則它就指示，在被校準數(shù)據(jù)通道上到達的數(shù)據(jù)用正確的時鐘信號沿恰當?shù)囟〞r。如果數(shù)據(jù)不一致，則它就指示，還未獲得這樣的校準。比較的結(jié)果被施加到邏輯電路113，如果數(shù)據(jù)一致，則該邏輯電路通知環(huán)延遲(比如在所給例子中FLAG數(shù)據(jù)通道的環(huán)延遲29)的延遲值。如所指出，在較佳實施例中，邏輯電路113實際上控制環(huán)延遲，從而它用通知這些在數(shù)據(jù)通道校準中產(chǎn)生的延遲值的邏輯電路113來跨過所有可能的延遲值。在所有的延遲值都被跨過以后，邏輯電路113將為環(huán)延遲(比如環(huán)延遲29)設(shè)置最終的延遲值，該延遲值位于產(chǎn)生信號通道校準的延遲值范圍的中間或中間附近。圖8還顯示了啟動邏輯電路105，該電路用于啟動下一狀態(tài)發(fā)生器107中的模式發(fā)生器，以便后者可產(chǎn)生在校準下數(shù)據(jù)通道上進入的相同的同步模式。檢測器103和比較電路109還接收當需要數(shù)據(jù)通道校準時由控制邏輯電路21產(chǎn)生的起動"WRITECALIBRATE"信號。定時發(fā)生器111接收進入的時鐘信號(例子中示出的CCLK)并正確地對發(fā)生器107和比較電路109的操作進行定時。雖然已結(jié)合校準時鐘信號的正向沿來描述本發(fā)明的典型實施例，但它也可與時鐘信號的負向沿校準，在這種情況下，表1左手欄中的模式被檢測器103檢測到并產(chǎn)生了"FALL"信號，并由此被用于在發(fā)生器107中產(chǎn)生無效的4位模式，同時表2左列中的4位模式被用于對接下來到達的4位模式的預測。表2左列中的4位模式也可用于本發(fā)明的另一方面，即圖1中所示的對存儲控制器13的定時校準。以下的討論假設(shè)了，與圖8中所示相同的控制邏輯電路被包括在存儲控制器13內(nèi)。然而，這不是需要的，且其它校準存儲控制器的方法通過使用存儲設(shè)備和根據(jù)本發(fā)明的方法都是可行的。為了保證由SLDRAM模塊11a…lln所完成的存儲器操作的恰當定時，存儲控制器13必須被校準，從而諸如READ或WRITE數(shù)據(jù)之類的信號，都可相對于時鐘信號CCLK和DCLK被正確地定時。為了該目的，在于2000年5月10日提交的，美國專利申請第09/568，155(律師記錄第M4065.0269)中描述的一類2M立同步模式，在下一狀態(tài)發(fā)生器107(圖8)的存儲器設(shè)備上產(chǎn)生且被施加到每一條返回到存儲控制器13的數(shù)據(jù)通道上。如已指出，在該申請中描述的一特定的16位同步模式是"1111010110010000"。返回到圖8，在存儲控制器的校準過程中，在下一狀態(tài)發(fā)生器107產(chǎn)生了M位序列的2W位同步模式，且后者被傳送會存儲控制器13。存儲控制器13可包括與圖8中的所示相同的控制邏輯電路，從而調(diào)節(jié)其對應的環(huán)延遲，以便使其自身的定時與其每一個對應的指令通道CAO-9、數(shù)據(jù)通道DQ0-17以及FLAG通道的時鐘信號CCLK和DCLK同步。圖4示出了與在鎖存器25中鎖存數(shù)據(jù)的時鐘信號CCLK一起的2^連續(xù)位同步模式的數(shù)據(jù)包絡(luò)。數(shù)據(jù)包絡(luò)的相對定時和控制數(shù)據(jù)時鐘CCLK被描述成十種可能性CCLK1…10，g卩，環(huán)延遲29的10中可能延遲值。數(shù)據(jù)包絡(luò)的開始和結(jié)束是FLAG通道上的數(shù)據(jù)不穩(wěn)定的地方，它會導致錯誤的數(shù)據(jù)采樣。如圖所示，在相對定時位置"到C7發(fā)生了可靠的數(shù)據(jù)捕捉，同時在d…C3禾口Cs…d。的相對定時位置上發(fā)生了不可靠的數(shù)據(jù)捕捉。這些作為延遲值D4…D7表示在控制邏輯電路21中，在該電路中，預測的4位同步模式與新到達的4位匹配。圖5示出了它是怎樣在控制邏輯電路21中表示的，其中在該電路中，延遲值D,…D:,和Ds…D,。顯示了表示序列匹配未被識別的"0"邏輯狀態(tài)以及延遲值D,…D7的邏輯狀態(tài)"1"，從而指示了預測的和接下來接收的4位序列的正確匹配。應該理解的是，雖然為了簡單只顯示了數(shù)據(jù)到指令時鐘信號CCLK的IO種相對延遲狀態(tài)，但在實際操作中，對于環(huán)延遲29和圖5中所示的延遲狀態(tài)模式有更多可能的延遲級。一旦圖5中所示的延遲狀態(tài)模式被控制邏輯電路21推動，它便為環(huán)延遲29選擇最終的延遲值，該值近似位于那些延遲值，比如仏…D7的中心，從而產(chǎn)生了所比較4位序列的匹配。在所示的例子中，最終的延遲將被選為D5或De。一旦為環(huán)延遲29設(shè)置了該值，則FLAG數(shù)據(jù)通道就被校準了。對于每一個CMD數(shù)據(jù)通道CA0-9以及每一個叫總線的數(shù)據(jù)通道，也都施加相同的校準工序，后者只有一點不同，即數(shù)據(jù)時鐘DCLK被用于在出現(xiàn)在每個DQ數(shù)據(jù)總線的數(shù)據(jù)通道中的鎖存器59中鎖存數(shù)據(jù)，從而叫數(shù)據(jù)總線的數(shù)據(jù)通道相對于DCLK時鐘信號對準。在圖6中示出了一種產(chǎn)生并預測了2M立模式，其中，N=4，以產(chǎn)生重復的16位模式。它包括了具有位位置〈0〉<1〉<2><3〉的四級移位寄存器151、具有分151<0><1><2〉輸出的三個輸入的N0R(或非)門電路153、具有分別連接于移位寄存器151輸出〈3〉和N0R門電路153輸出的兩個輸入的異或門電路155，以及具有一對分別連接于異或門155輸出和移位寄存器151第一級輸出〈0〉的輸入的異或門157。異或門157的輸出作為移位寄存器151的級〈0〉輸入施加。向移位寄存器151施加時鐘信號CLK。移位寄存器151可用在級〈0〉〈1X2X3〉上的零"0"被初始地啟動且將會產(chǎn)生重復的16位模式"1111010110010000"。替代用電路產(chǎn)生重復位模式，模式也被存儲在存儲控制器13(圖l)和下一狀態(tài)發(fā)生器107(圖8)中并在校準期間被重復地讀取。雖然本發(fā)明己結(jié)合用于預測下4位序列的M位序列進行了描述，其中M二4，但這只是本發(fā)明可被實現(xiàn)的一個例子。本發(fā)明可與任何少于2M立的重復同步模式一起使用，使用偶數(shù)位序列為較佳。如上所述的一個數(shù)據(jù)通道的校準也可用施加于鄰近數(shù)據(jù)管腳和/或數(shù)據(jù)通道的同相或異相的串話元件來完成。以該方法，可在更接近地重復實際使用條件的條件下獲得校準。從而，比如，當特定的數(shù)據(jù)通道，比如，F(xiàn)LAG如圖8所示地被校準，則可向鄰近的數(shù)據(jù)管腳和/或通道，比如CA0-9總線的一條同相和/或異相的鄰近通道，施加相同的模式。還可以使用上述的技術(shù)，通過剩余的不在使用同相和/或異相校準信號校準下的數(shù)據(jù)通道來同時校準幾個數(shù)據(jù)通道。比如，一半的數(shù)據(jù)通道可被表示為"受害者"且使用上述參考圖4-8的技術(shù)進行同時校準，同時剩余的一半數(shù)據(jù)通道可表示為噪聲源。校準將同時發(fā)生在"受害者"數(shù)據(jù)通道上，同時噪聲源數(shù)據(jù)通道接收交替的同相和異相的校準信號。在"受害者"的校準之后，"受害者"和"噪聲源"管腳和/或數(shù)據(jù)通道將隨后被反向，且校準現(xiàn)在如上所述地在使用其它作為噪聲源的數(shù)據(jù)通道的新"受害者"上執(zhí)行。包含校準結(jié)構(gòu)和如上所述操作的存儲設(shè)備可用于圖9所示類型的基于處理器的系統(tǒng)?；谔幚砥鞯南到y(tǒng)90包含處理器94、存儲電路96以及1/0(輸入/輸出)設(shè)備92。存儲電路96可以是SLDRAM存儲電路或任何包含如根據(jù)本發(fā)明所述進行操作的校準結(jié)構(gòu)的其它存儲電路。另外，處理器94可本身為集成處理器，該處理器在包含本發(fā)明校準結(jié)構(gòu)的芯片存儲設(shè)備上使用。此外，存儲控制器13(圖l)可與處理器94分開，或可與其它根據(jù)以上本發(fā)明描述的存儲電路96的元件一起與處理器94結(jié)合，或者處理器94本身可以起到存儲控制器13的作用。在前述的討論中，已描述的本發(fā)明的設(shè)備和方法是相關(guān)于每個時鐘周期定時數(shù)據(jù)兩次(即，讀取或?qū)懭霐?shù)據(jù))的存儲設(shè)備既在時鐘上升沿又在時鐘下降沿。但是，本發(fā)明可用于任何完成校準的存儲設(shè)備中，包括每個時鐘周期定時數(shù)據(jù)一次的設(shè)備，比如在上升沿或下降沿之一進行。雖然已結(jié)合了典型實施例描述和描繪了本發(fā)明，但在不脫離本發(fā)明精神和范圍的條件下可有多種變化和代替的等效形式。因此，本發(fā)明并不能被理解成由上述描述作出的限制，本發(fā)明只被所附權(quán)利要求的范圍限制。權(quán)利要求1、一種校準數(shù)字電路的數(shù)據(jù)通道的方法，包括a)在所述數(shù)據(jù)通道上接收形成一較大位校準模式一部分的第一數(shù)據(jù)序列；b)用所述時鐘信號順序地鎖存所述數(shù)據(jù)通道上的所述第一數(shù)據(jù)序列的數(shù)據(jù)位；c)把所述第一數(shù)據(jù)序列的經(jīng)鎖存的數(shù)據(jù)位順序地加載到寄存器中，其中所述數(shù)據(jù)位在所述檢查步驟中被檢查；d)檢查所接收到的第一數(shù)據(jù)序列并且從中預測第二數(shù)據(jù)序列，所述第二數(shù)據(jù)序列在所述校準模式中跟隨所述第一數(shù)據(jù)序列；以及e)當預定的數(shù)據(jù)模式存在于所述第一數(shù)據(jù)序列中時生成所述第二數(shù)據(jù)序列的不正確預測。2、如權(quán)利要求l所述的方法，其特征在于，所述預定的數(shù)據(jù)模式是與所述時鐘信號的預定邊沿相關(guān)聯(lián)的數(shù)據(jù)模式。3、如權(quán)利要求l所述的方法，其特征在于，所述預定的邊沿是所述時鐘信號的負向沿。4、如權(quán)利要求l所述的方法，其特征在于，所述預定的邊沿是所述時鐘信號的正向沿。5、如權(quán)利要求l所述的方法，其特征在于還包括在所述數(shù)據(jù)通道上接收形成所述校準模式一部分的第三數(shù)據(jù)序列；把所接收的第三數(shù)據(jù)序列與所述預測的第二數(shù)據(jù)序列相比較并且指示所述第二和第三數(shù)據(jù)序列之間是否有數(shù)據(jù)一致性；以及把所述較大校準模式的所述數(shù)據(jù)位與時鐘信號的所述預定邊沿對齊。6、如權(quán)利要求l所述的方法，其特征在于還包括在接收所述第一序列之前設(shè)置所述數(shù)據(jù)通道中的預定延遲、并且在所述比較步驟指示所述第二和第三序列間不存在數(shù)據(jù)一致性時改變所述延遲的值。7、如權(quán)利要求5所述的方法，其特征在于還包括檢查所述第三數(shù)據(jù)序列；以及從所述第三數(shù)據(jù)序列中預測在所述校準模式中跟隨在所述第三數(shù)據(jù)序列后的第四數(shù)據(jù)序列；在所述數(shù)據(jù)通道上接收第五數(shù)據(jù)序列；以及把所接收到的第五數(shù)據(jù)序列與所預測的第四數(shù)據(jù)序列相比較、并且指示所述第四和第五數(shù)據(jù)序列之間是否存在數(shù)據(jù)一致性。8、如權(quán)利要求7所述的方法，其特征在于還包括在所述比較步驟指示在所述第四和第五數(shù)據(jù)序列之間不存在數(shù)據(jù)一致性時再次改變所述延遲的值。9、如權(quán)利要求l所述的方法，其特征在于還包括在所述比較步驟指示在所述第二和第三數(shù)據(jù)序列間存在數(shù)據(jù)一致性時指示已經(jīng)實現(xiàn)校準。10、如權(quán)利要求7所述的方法，其特征在于還包括在所述比較步驟指示在所述第四和第五數(shù)據(jù)序列之間存在數(shù)據(jù)一致性時指示已經(jīng)實現(xiàn)校準。11、如權(quán)利要求l所述的方法，其特征在于還包括f)對于所述數(shù)據(jù)通道的后續(xù)數(shù)據(jù)序列把所述檢査、預測、接收和比較步驟重復若干次，并且每當所述比較步驟指示數(shù)據(jù)一致性時就指示已實現(xiàn)校準。12、如權(quán)利要求ll所述的方法，其特征在于還包括g)如果在步驟(f)中不存在一致性，則為所述延遲元件設(shè)置一初始延遲值，并且重復步驟(b)到(g)至少直到所述比較步驟指示在所述第二和第三數(shù)據(jù)序列間存在一致性。13、如權(quán)利要求ll所述的方法，其特征在于還包括-g)為所述延遲元件設(shè)置一初始延遲值，并且為所述延遲元件的所有可能延遲值重復步驟(b)到(g)，并且存儲能夠在所述比較步驟中產(chǎn)生所述第二和第三數(shù)據(jù)序列間的一致性的那些延遲值的指示。14、如權(quán)利要求13所述的方法，其特征在于還包括在為所述延遲元件的所有可能延遲值重復了步驟(b)到(g)之后，把所述延遲元件的延遲設(shè)置為最終延遲值，所述最終延遲值落在產(chǎn)生所述第二和第三數(shù)據(jù)序列間的一致性的那些所存儲的延遲值的范圍內(nèi)。15、如權(quán)利要求14所述的方法，其特征在于，所述最終延遲值被設(shè)置為處在或接近所述范圍中心的延遲值。全文摘要公開了一種使用2^N位同步模式從而可在存儲系統(tǒng)中獲得較快且較可靠的多數(shù)據(jù)通道的校準的獨特方法。如果2^N位同步模式是用已知的時鐘相位關(guān)系獲得的，則可使用簡單的解碼邏輯來判定數(shù)據(jù)-時鐘相位的對準，從而從剛檢測到的m位預測下一個m位。如果接下來的m位模式不與預測的模式匹配，則在所進行的對準的數(shù)據(jù)通道中對特定延遲值調(diào)節(jié)，當前的數(shù)據(jù)-時鐘對準就失敗，且在該數(shù)據(jù)通道中的延遲被調(diào)整為新值。通過強行使與不想要時鐘信號沿，比如負向沿有關(guān)的所有預測的m位模式失效，所有的數(shù)據(jù)對準被保證將發(fā)生在時鐘信號的想要沿，比如，正向沿上。文檔編號G11C11/407GK101320593SQ20081013142公開日2008年12月10日申請日期2001年5月7日優(yōu)先權(quán)日2000年5月10日發(fā)明者B·基斯,B·約翰森申請人:微米技術(shù)股份有限公司