專利名稱：高速感測放大器陣列以及用于非易失性存儲器的方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及諸如電可擦除可編程只讀存儲器(EEPROM)和快閃EEPROM的非易 失性半導(dǎo)體存儲器，并且具體涉及感測電路、以及針對感測電路的操作提高速度的存儲器 操作。
背景技術(shù)：
能夠非易失性地存儲電荷的固態(tài)存儲器、特別是被包裝為小型卡的EEPROM和快 閃EEPROM的形式的固態(tài)存儲器已經(jīng)變成在各種移動和手持設(shè)備、尤其是便攜信息設(shè)備和 消費電子產(chǎn)品中的存儲器的選擇。不像也是固態(tài)存儲器的RAM(隨機存取存儲器)，快閃存 儲器是非易失性的，且即使在斷電以后也維持其存儲的數(shù)據(jù)。盡管成本較高，但是在大容量 存儲設(shè)備中越來越多地使用快閃存儲器?；谥T如硬盤和軟盤的旋轉(zhuǎn)磁性介質(zhì)的傳統(tǒng)的大 容量存儲器不適合用于移動和手持環(huán)境。這是因為磁盤趨于龐大，易于出現(xiàn)機械故障，且具 有高延遲時間和高功率要求。這些不期望的屬性使得基于盤的存儲器在大多數(shù)移動和便攜 式應(yīng)用中不實用。另一方面，被嵌入以及以可移除卡的形式的閃存由于其小尺寸、低功耗、 高速和高可靠性特征而理想地適合于移動和手持環(huán)境。EEPROM和電可編程只讀存儲器(EPROM)是可以被擦除且使得新數(shù)據(jù)被寫或“編 程”到其存儲器單元中的非易失性存儲器。兩者利用在源極和漏極區(qū)之間、位于在半導(dǎo)體襯 底中的溝道區(qū)上的場效應(yīng)晶體管結(jié)構(gòu)的浮置(未連接)傳導(dǎo)柵極。然后，控制柵極被提供 在浮置柵極上。該晶體管的閾值電壓特性受被維持在浮置柵極上的電荷量所控制。也就是 說，對于在浮置柵極上的給定水平的電荷，存在必須在該晶體管被“導(dǎo)通”以允許在其源極 和漏極區(qū)之間傳導(dǎo)之前施加到控制柵極的相應(yīng)電壓(閾值)。浮置柵極可以保持一范圍的電荷，且因此可以被編程到在閾值電壓窗(也稱為 “傳導(dǎo)窗”)內(nèi)的任何閾值電壓電平。閾值電壓窗的大小由該器件的最小和最大閾值電平來 界定，該器件的最小和最大閾值電平又對應(yīng)于可以被編程到浮置柵極上的電荷的范圍。閾 值窗通常取決于存儲器器件的特性、工作條件和歷史。在該窗內(nèi)的每個不同的、可分辨的閾 值電壓電平范圍原則上可以被用于指定單元的明確(definite)存儲器狀態(tài)。當(dāng)該閾值電 壓被劃分為兩個不同的區(qū)時，每個存儲器單元將能夠存儲一位數(shù)據(jù)。類似地，當(dāng)閾值電壓窗 被劃分為多于兩個不同的區(qū)時，每個存儲器單元將能夠存儲多于一位的數(shù)據(jù)。在兩狀態(tài)EEPROM單元中，建立至少一個電流分界點水平以便將傳導(dǎo)窗劃分為兩 個區(qū)。當(dāng)通過施加預(yù)定、固定的電壓來讀取單元時，通過與分界點水平(或參考電流IREF) 相比較來將其源極/漏極電流解析(resolve)成存儲器狀態(tài)。如果所讀取的電流高于分界 點水平的電流，該單元被確定為處于一個邏輯狀態(tài)(例如，“零”狀態(tài))中。另一方面，如果 該電流小于該分界點水平的電流，則該單元被確定為處于另一邏輯狀態(tài)(例如，“一”狀態(tài)) 中。因此，這種兩狀態(tài)單元存儲一位數(shù)字信息。可以外部編程的參考電流源通常被提供為 存儲器系統(tǒng)的一部分以生成分界點水平電流。為了增加存儲器容量，隨著半導(dǎo)體技術(shù)的狀態(tài)進(jìn)步，快閃EEPROM器件正被制造得越來越高密度。用于增加存儲容量的另一方法是使得每個存儲器單元存儲多于兩個狀態(tài)。對于多狀態(tài)或多電平EEPROM存儲器單元，通過多于一個分界點來將傳導(dǎo)窗劃分 為多于兩個區(qū)，以便每個單元能夠存儲多于一位的數(shù)據(jù)。給定的EEPROM陣列可以存儲的信 息因此隨每個單元可以存儲的狀態(tài)的數(shù)量而增加。在美國專利No. 5172338中描述了具有 多狀態(tài)或多電平存儲器單元的EEPROM或快閃EEPR0M。通常通過兩個機制之一將用作存儲器單元的晶體管編程到“已編程”狀態(tài)。在“熱 電子注入”中，被施加到漏極的高電壓使電子加速穿過襯底溝道區(qū)。同時，被施加到控制柵 極的高電壓拉動熱電子經(jīng)過薄柵極電介質(zhì)層(dielectric layer)到浮置柵極上。在“隧穿 注入(tunneling injection) ”中，相對于該襯底，高電壓被施加到控制柵極。以此方式，從 該襯底將電子拉到中間的(intervening)浮置柵極?？梢酝ㄟ^多個機制擦除存儲器器件。對于EPR0M，可通過用紫外線輻射從浮置柵極 移除電荷來大量擦除該存儲器。對于EEPR0M，可通過相對于控制柵極向襯底施加高電壓以 便誘導(dǎo)浮置柵極中的電子遂穿過薄氧化物到襯底溝道區(qū)(即，F(xiàn)owler-Nordheim隧穿)而電 擦除存儲器單元。通常，EEPROM可逐字節(jié)擦除。對于快閃EEPR0M，在塊可由存儲器的512 字節(jié)或更多組成的情況下，該存儲器可一次性電擦除或一次一個或多個塊地電擦除。存儲器器件通常包括可以被安裝在卡上的一個或多個存儲器芯片。每個存儲器芯 片包括由諸如解碼器和擦除、寫和讀電路的外圍電路支持的存儲器單元的陣列。更復(fù)雜的 存儲器器件利用進(jìn)行智能和更高級的存儲器操作和接口的外部存儲器控制器而工作。存在現(xiàn)今正使用的許多商業(yè)上成功的非易失性固態(tài)存儲器器件。這些存儲 器器件可以是快閃EEPR0M，或可以使用其他類型的非易失性存儲器單元。在美國專利 No. 5070032、5095344、5315541、5343063 和 5661053、5313421 和 6222762 中給出了閃存和系 統(tǒng)及其制造方法的例子。具體地，在美國專利No. 5570315,5903495,6046935中描述了具有 NAND串結(jié)構(gòu)的閃存器件。還由具有用于存儲電荷的電介質(zhì)層的存儲器單元制造非易失性存儲器器件。取代 先前描述的傳導(dǎo)浮置柵極元件，使用電介質(zhì)層。由Eitan等人的“NR0M:A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell，，，IEEEElectron Device Letters, Vol. 21, No. 11,2000年11月，543-545頁描述了利用電介質(zhì)存儲元件的這種存儲器器件。0N0電介 質(zhì)層延伸穿過在源極和漏極擴散之間的溝道。用于一個數(shù)據(jù)位的電荷被局限(localize) 在與漏極相鄰的電介質(zhì)層中，且用于另一數(shù)據(jù)位的電荷被局限在與源極相鄰的電介質(zhì)層 中。例如，美國專利No. 5768192和6011725公開了具有夾在兩個二氧化硅層之間的俘獲 (trapping)電介質(zhì)的非易失性存儲器單元。通過分別讀取該電介質(zhì)中的空間分離的電荷存 儲區(qū)域的二進(jìn)制狀態(tài)來實現(xiàn)多狀態(tài)數(shù)據(jù)存儲。編程一頁存儲器單元通常涉及一系列交替的編程/驗證周期。每個編程周期使得 該頁存儲器單元經(jīng)歷一個或多個編程電壓脈沖。編程周期之后是驗證周期，在該驗證周期 中，每個單元被讀回以確定它是否被正確地編程。已經(jīng)被驗證過的那些單元將被禁止從隨 后的編程脈沖而編程。編程/驗證周期隨著增加的編程電壓電平而繼續(xù)，直到在該頁中的 所有單元都已經(jīng)被編程驗證。通過執(zhí)行一個或多個感測周期來進(jìn)行讀取和驗證操作兩者，在該感測周期中，相 對于分界值來確定該頁的每個存儲器單元的傳導(dǎo)電流或閾值電壓。通常，如果存儲器被劃分為η個狀態(tài)，則將存在至少η-1個感測周期來解析所有可能的存儲器狀態(tài)。在許多實施方 式中，每個感測周期還可能涉及兩遍(pass)或更多遍。例如，當(dāng)存儲器單元被緊密包裝時， 相鄰電荷存儲元件之間的相互作用變得顯著，且一些感測技術(shù)涉及在相鄰字線上感測存儲 器單元以便補償由那些相互作用而引起的誤差。為了改進(jìn)讀取和編程性能，陣列中的多個電荷存儲元件或存儲器晶體管被并行讀 取或編程。因此，一“頁”存儲器元件被一起讀取或編程。在現(xiàn)有存儲器架構(gòu)中，一行通常 包含若干交織的頁，或其可以組成一頁連續(xù)的存儲器單元。一頁的所有存儲器元件將被一 起讀取或編程。在當(dāng)前生產(chǎn)的半導(dǎo)體集成電路存儲器芯片中，存儲器頁可以具有多達(dá)64000 個被并行讀取或感測的存儲器單元或存儲器元件。當(dāng)前存在針對提高的性能的需求。另外，大量并行的存儲器頁在密集包裝的存儲 器單元和結(jié)構(gòu)中呈現(xiàn)噪聲和干擾的重大問題，其限制感測準(zhǔn)確度并最終限制性能和存儲容量。因此，存在對于高容量和高性能非易失性存儲器的一般需求。具體地，存在對于提 高速度和較少噪聲的感測電路的需求。

發(fā)明內(nèi)容
給出了感測電路，用于感測被并行感測的一組非易失性存儲器單元之中的存儲器 單元的傳導(dǎo)電流，并且將其結(jié)構(gòu)提供給數(shù)據(jù)總線。在示例性實施例中，預(yù)充電電路耦接至節(jié) 點，用于將該節(jié)點充電至初始電壓。中間電路也耦接至該節(jié)點，并且可連接至該存儲器單 元，由此可以將來自預(yù)充電電路的電流供應(yīng)至該存儲器單元。該電路還包括比較器電路， 用于通過在該節(jié)點處的放電速率(rate)進(jìn)行對傳導(dǎo)電流的確定；數(shù)據(jù)鎖存器，耦接至該比 較器電路，用以保持所述確定的結(jié)果；以及傳輸門，耦接至該數(shù)據(jù)鎖存器，用以將鎖存在其 中的結(jié)果與該節(jié)點相獨立地提供給數(shù)據(jù)總線。根據(jù)各方面的一個集合，這提供了感測非易失性存儲器單元的傳導(dǎo)電流的方法， 其中該方法包括提供可由一個或多個存儲器單元經(jīng)由中間電路訪問的節(jié)點；將該節(jié)點預(yù) 充電至初始電壓，用于第一感測操作；經(jīng)由該中間電路，通過存儲器單元中的第一存儲器單 元對該節(jié)點放電；通過對所述節(jié)點放電的速率，測量經(jīng)過第一存儲器單元的傳導(dǎo)電流；鎖 存所述測量的結(jié)果；以及將鎖存的結(jié)果輸出至數(shù)據(jù)總線。在各方面的一個集合中，在所述 鎖存之后但在完成所述輸出之前，預(yù)充電該節(jié)點，用于第二感測操作。在各方面的另一個集 合中，通過與該節(jié)點和中間電路相獨立的路徑，將鎖存的結(jié)果輸出至數(shù)據(jù)總線。在另一方面 中，與中間電路相獨立地將鎖存的結(jié)果輸出至數(shù)據(jù)總線降低了中間電路中的噪聲。本發(fā)明的各個方面、優(yōu)勢、特征和實施例被包括在下面對其示例性示例的描述中， 該描述應(yīng)當(dāng)結(jié)合附圖考慮。這里參考的所有專利、專利申請、文章、其它出版物、文獻(xiàn)和事物 通過為了所有目的的全文引用而合并在此。對于在任何所合并的出版物、文獻(xiàn)或事物與本 申請之間的術(shù)語的定義或使用上的任何不一致或沖突的程度，應(yīng)以本申請為準(zhǔn)。


圖1示意性地圖示了其中可實施本發(fā)明的非易失性存儲器芯片的功能塊。圖2示意性地圖示了非易失性存儲器單元。
圖3圖示了針對浮置柵極可以在任一時間選擇性地存儲的四個不同電荷Q1-Q4的 源極_漏極電流Id與控制柵極電壓Vra之間的關(guān)系。圖4圖示了存儲器單元的NOR陣列的示例。圖5A示意性地圖示了被組織為NAND串的一串存儲器單元。圖5B圖示了由諸如圖5A中所示的NAND串構(gòu)成的存儲器單元的NAND陣列的示例。圖6圖示了通過一系列交替的編程/驗證周期而將一頁存儲器單元編程到目標(biāo)存 儲器狀態(tài)的通常技術(shù)。圖7(1)圖示了具有作為地狀態(tài)“Gr”的擦除狀態(tài)以及逐漸更多被編程的存儲器狀 態(tài)“A”、“B”和“C”的示例4狀態(tài)存儲器陣列的閾值電壓分布。圖7(2)圖示了用以表示圖7(1)中所示的四個可能的存儲器狀態(tài)的優(yōu)選的2-位 LM編碼。圖8(1)圖示了示例8狀態(tài)存儲器陣列的閾值電壓分布。圖8 (2)圖示了用以表示圖8(1)中所示的八個可能的存儲器狀態(tài)的優(yōu)選的3-位 LM編碼。圖9圖示了圖1中所示的包含跨過存儲器單元的陣列的一排(bank)感測模塊的
讀/寫電路。圖10示意性地圖示了圖9中所示的感測模塊的優(yōu)選組織。圖11更加詳細(xì)地圖示了圖10中所示的讀/寫堆疊(stack)。圖12A示意性地圖示了圖9和圖11中所示的感測模塊的現(xiàn)有實施方式。圖12B圖示了已經(jīng)進(jìn)入鎖定模式的圖12A中所示的感測模塊的噪聲路徑。圖13圖示了用于已經(jīng)進(jìn)入鎖定模式的圖12B中所示的現(xiàn)有感測模塊的控制信號 的定時。圖14圖示了由于在具有對地的有限電阻的源級線中的電流流動而導(dǎo)致的源極電 壓誤差的問題。圖15圖示了由源極線電壓下降引起的存儲器單元的閾值電壓電平的誤差。圖16圖示了根據(jù)優(yōu)選實施例的、具有與鎖定的感測模塊的改進(jìn)的噪聲隔離的感 測模塊堆疊。圖17圖示了用于已經(jīng)進(jìn)入鎖定模式的圖16中所示的改進(jìn)的感測模塊的控制信號 的定時。圖18圖示了根據(jù)替換的優(yōu)選實施例的、具有與鎖定的感測模塊的改進(jìn)噪聲隔離 的感測模塊堆疊。圖19是圖示隔離來自鎖定的感測模塊的噪聲防止在感測該頁時與仍然活動的其 他感測模塊相干擾的方法的流程圖。圖20A-C圖示了具有與用于感測的模擬路徑重疊的用于數(shù)據(jù)傳輸?shù)穆窂降母袦y 模塊。圖21A-C圖示了具有與用于感測的模擬路徑不同的用于數(shù)據(jù)傳輸?shù)穆窂降母袦y 模塊。
具體實施例方式存儲器系統(tǒng)圖1到圖11圖示了其中可以實施本發(fā)明的各方面的示例存儲器系統(tǒng)。圖12到圖13圖示了現(xiàn)有感測電路中的噪聲問題。圖16到圖19圖示了其中解決了噪聲問題的各個方面和實施例。圖20A-C圖示了具有與用于感測的模擬路徑重疊的用于數(shù)據(jù)傳輸?shù)穆窂降母袦y 模塊。圖21A-C圖示了具有與用于感測的模擬路徑不同的用于數(shù)據(jù)傳輸?shù)穆窂降母袦y 模塊。圖1示意性地圖示了其中可以實施本發(fā)明的非易失性存儲器芯片的功能塊。存儲 器芯片100包括存儲器單元的二維陣列200、控制電路210、和諸如解碼器、讀/寫電路和復(fù) 用器的外圍電路。存儲器陣列200可由字線經(jīng)由行解碼器230(被分為230A、230B)來尋址，以及由 位線經(jīng)由列解碼器260(被分為260A、260B)來尋址(還見圖4和5)。讀/寫電路270(被 分為270A、270B)允許并行地讀取或編程一頁存儲器單元。數(shù)據(jù)I/O總線231耦接到讀/ 寫電路270。在優(yōu)選實施例中，一頁由共享同一字線的一連續(xù)行的存儲器單元構(gòu)成。在另一 實施例中，在一行存儲器單元被劃分為多頁的情況下，提供塊復(fù)用器250(被分為250A和 250B)來將讀/寫電路270復(fù)用到各個頁。例如，分別由奇數(shù)和偶數(shù)列存儲器單元形成的兩 頁被復(fù)用到讀/寫電路。圖1圖示了其中在該陣列的相對側(cè)上以對稱的方式來實現(xiàn)由各種外圍電路對存 儲器陣列200的訪問、使得在每側(cè)的訪問線和電路的密度減少一半的優(yōu)選布置。因此，行解 碼器被分為行解碼器230A和230B，且列解碼器被分為列解碼器260A和260B。在其中一行 存儲器單元被劃分為多頁的實施例中，頁復(fù)用器250被分為頁復(fù)用器250A和250B。類似 地，讀/寫電路270被分為連接到來自陣列200的底部的位線的讀/寫電路270A和連接到 來自陣列200的頂部的位線的讀/寫電路270B。以此方式，讀/寫模塊的密度以及因此的 感測模塊380的密度實質(zhì)上減少了一半?？刂齐娐?10是與讀/寫電路270協(xié)作以對存儲器陣列200進(jìn)行存儲器操作的芯 片上控制器?？刂齐娐稩io通常包括狀態(tài)機112和諸如芯片上地址解碼器和功率控制模塊 (未明確示出)的其他電路。狀態(tài)機112提供對存儲器操作的芯片級控制?？刂齐娐方?jīng)由 外部存儲器控制器與主機通信。存儲器陣列200通常被組織為按行和列排列且可由字線和位線尋址的存儲器單 元的二維陣列?？梢愿鶕?jù)NOR類型或NAND類型架構(gòu)來形成該陣列。圖2示意性地圖示了非易失性存儲器單元。可以由具有諸如浮置柵極或電介質(zhì)層 的電荷存儲單元20的場效應(yīng)晶體管來實現(xiàn)存儲器單元10。存儲器單元10還包括源極14、 漏極16和控制柵極30。存在現(xiàn)今正使用的許多商業(yè)上成功的非易失性固態(tài)存儲器器件。這些存儲器器件 可以使用不同類型的存儲器單元，每個類型具有一個或多個電荷存儲元件。典型的非易失性存儲器單元包括EEPROM和快閃EEPR0M。在美國專利No. 5595924
9中給出了 EEPROM單元及其制造方法的例子。在美國專利No. 5070032、5095344、5315541、 5343063,5661053,5313421和6222762中給出了快閃EEPROM單元、其在存儲器系統(tǒng)中 的使用及其制造方法的例子。具體地，在美國專利No. 5570315、5903495和6046935中 描述了具有NAND單元結(jié)構(gòu)的存儲器器件的例子。而且，已經(jīng)在Eitan等人的“NORM ANovel Localized Trapping,2-Bit Nonvolatile Memory Cell，，， IEEE Electron Device Letters, Vol. 21，No. 11,2000 年 11 月，543-545 頁中以及在美國專利 No. 5768192 和 6011725中描述了利用電介質(zhì)存儲元件的存儲器器件的例子。實際上，通常通過在向控制柵極施加參考電壓時感測穿過單元的源極和漏極電極 的傳導(dǎo)電流來讀取該單元的存儲器狀態(tài)。因此，對于在單元的浮置柵極上的每個給定電荷， 可以檢測關(guān)于固定的參考控制柵極電壓的相應(yīng)傳導(dǎo)電流。類似地，可編程到浮置柵極上的 電荷的范圍定義了相應(yīng)的閾值電壓窗或相應(yīng)的傳導(dǎo)電流窗。或者，取代檢測在劃分的電流窗之間的傳導(dǎo)電流，能夠在控制柵極處為被測試的 給定存儲器狀態(tài)設(shè)置閾值電壓，并檢測傳導(dǎo)電流是低于閾值電流還是高于閾值電流。在一 個實施方式中，通過檢查傳導(dǎo)電流經(jīng)過位線的電容而放電的速率(rate)來實現(xiàn)相對于閾 值電流對傳導(dǎo)電流的檢測。圖3圖示了對于浮置柵極可以在任何一個時間選擇性地存儲的四個不同的電荷 Q1-Q4的源極-漏極電流Id和控制柵極電壓Vra之間的關(guān)系。四條實線Id對VCG曲線表示 分別對應(yīng)于四個不同的存儲器狀態(tài)的、可以被編程到存儲器單元的浮置柵極上的四個可能 的電荷水平。作為例子，全體(population)單元的閾值電壓窗可以是從0. 5V到3. 5V的范 圍?？梢酝ㄟ^將閾值窗劃分為每個以大約0. 4V為間隔的八個區(qū)域來界定分別表示一個擦 除狀態(tài)和七個編程狀態(tài)的八個可能的存儲器狀態(tài)“ 0，，、“ 1，，、“ 2 ”、“ 3，，、“ 4，，、“ 5，，、“ 6，，和“ 7 ”。 例如，如果如所示地使用0. 05 μ A的參考電流Ikef，則用Ql編程的單元可以被認(rèn)為是處于存 儲器狀態(tài)“1”，因為其曲線與Ikef在由VCG = 0. 43V和0. 88V界定的閾值窗的區(qū)域中相交。 類似地，Q4處于存儲器狀態(tài)“5”。如從上述描述中可看出，使得存儲器單元存儲的狀態(tài)越多，則其閾值窗劃分得越 精細(xì)。例如，存儲器器件可以具有擁有范圍從-1.5V到5V的閾值窗的存儲器單元。這提供 了 6. 5V的最大寬度。如果該存儲器單元要存儲16個狀態(tài)，每個狀態(tài)可以占據(jù)閾值窗中的 350mv到450mv。這將需要在編程和讀取操作中更高的精度，以便能夠?qū)崿F(xiàn)所需的分辨率。圖4圖示了存儲器單元的NOR陣列的例子。在存儲器陣列200中，每行存儲器單 元通過其源極14和漏極16以菊鏈方式連接。該設(shè)計有時被稱為虛擬接地設(shè)計。一行中的 單元10使得其控制柵極30連接到諸如字線42的字線。一列中的單元使得其源極和漏極 分別連接到諸如位線34和36的所選位線。圖5A示意性地圖示了被組織為NAND串的一串存儲器單元。NAND串50由通過其
源極和漏極菊鏈連接的一系列存儲器晶體管M1、M2......Mn(例如，n = 4、8、16或更高)組
成。一對選擇晶體管S1、S2控制存儲器晶體管鏈分別經(jīng)由NAND串的源極端54和漏極端56 與外部的連接。在存儲器陣列中，當(dāng)源極選擇晶體管Sl導(dǎo)通時，源極端耦接到源極線(見 圖5B)。類似地，當(dāng)漏極選擇晶體管S2導(dǎo)通時，NAND串的漏極端耦接到該存儲器陣列的位 線。在該鏈中的每個存儲器晶體管10用作存儲器單元。其具有電荷存儲元件20來存儲給 定量的電荷，以便表示想要的存儲器狀態(tài)。每個存儲器晶體管的控制柵極30允許對讀和寫操作的控制。如將在圖5B中看到，一行NAND串的相應(yīng)存儲器晶體管的控制柵極30全部連 接到同一字線。類似地，每個選擇晶體管Si、S2的控制柵極32提供分別經(jīng)由其源極端54 和漏極端56對NAND串的控制訪問。同樣，一行NAND串的相應(yīng)選擇晶體管的控制柵極32 全部連接到同一選擇線。當(dāng)在編程期間讀取或驗證NAND串中的被尋址的存儲器晶體管10時，其控制柵極 30被供應(yīng)了適當(dāng)?shù)碾妷?。同時，NAND串50中的其余未被尋址的存儲器晶體管通過在其控 制柵極上施加足夠的電壓而完全導(dǎo)通。以此方式，從各個存儲器晶體管的源極到NAND串的 源極端54有效地建立了傳導(dǎo)路徑，且對各個存儲器晶體管的漏極到該單元的漏極端56類似。 在美國專利No. 5570315、5903495、6046935中描述了具有這種NAND串結(jié)構(gòu)的存儲器器件。圖5B圖示了由諸如圖5A所示的NAND串50組成的存儲器單元的NAND陣列200 的例子。沿著每列NAND串，諸如位線36的位線耦接到每個NAND串的漏極端56。沿著每 排(bank) NAND串，諸如源極線34的源極線耦接到每個NAND串的源極端54。而且沿著一排 NAND串中的一行存儲器單元的控制柵極連接到諸如字線42的字線。沿著一排NAND串中的 一行選擇晶體管的控制柵極連接到諸如選擇線44的選擇線。在一排NAND串中的整行存儲 器單元可以通過該排NAND串的字線和選擇線上的適當(dāng)電壓而被尋址。當(dāng)NAND串內(nèi)的存儲 器晶體管正被讀取時，該串中的剩余存儲器晶體管經(jīng)由其相關(guān)聯(lián)的字線而硬導(dǎo)通(turn on hard)，使得流過該串的電流主要取決于被讀取的單元中所存儲的電荷的水平。編程和驗證圖6圖示了用于通過一系列交替的編程/驗證周期將一頁存儲器單元編程到目標(biāo) 存儲器狀態(tài)的典型技術(shù)。經(jīng)由耦接的字線將編程電壓VreM施加到存儲器單元的控制柵極。 Vpgm是從初始電壓電平Vreffil開始的階梯波形的形式的一系列編程電壓脈沖。處于編程的單 元經(jīng)受該系列編程電壓脈沖，每次試圖向浮置柵極添加增加的電荷。在編程脈沖之間，該單 元被讀回或驗證以確定其相對于分界點水平的源極漏極電流。讀回處理可能涉及一個或多 個感測操作。當(dāng)該單元已經(jīng)被驗證達(dá)到目標(biāo)狀態(tài)時，對該單元停止編程。所使用的編程脈 沖串可以具有增加的時段或幅度，以便抵消被編程到該存儲器單元的電荷存儲單元中的累 積電子。編程電路通常向所選的字線施加一系列編程脈沖。以此方式，其控制柵極耦接到 該字線的一頁存儲器單元可以被一起編程。無論何時該頁的一個存儲器單元已經(jīng)被編程到 其目標(biāo)狀態(tài)時，該存儲器單元被禁止編程，同時其他單元繼續(xù)經(jīng)受編程，直到該頁的所有單 元都已經(jīng)被編程驗證。存儲器狀態(tài)劃分的例子圖7(1)圖示了具有作為地狀態(tài)“Gr”的擦除狀態(tài)和逐漸更多被編程的存儲器狀態(tài) “A”、“B”和“C”的示例4-狀態(tài)存儲器陣列的閾值電壓分布。在讀取期間，通過三個界定分 界點DA_De來界定四個狀態(tài)。圖7 (2)圖示了用于表示圖7(1)所示的四個可能的存儲器狀態(tài)的優(yōu)選的2-位LM 編碼。分別由一對“較高、較低”碼位、即“11”、“01”、“00”和“10”來表示每個存儲器狀態(tài) (即，“Gr”、“A”、“B”和“C”)?！癓M”碼已經(jīng)在美國專禾Ij No. 6657891中公開，且在通過避免需 要電荷中的大改變的編程操作來減少在相鄰浮置柵極之間的場效應(yīng)耦合方面是有利的。該 編碼被設(shè)計為使得2個碼位即“較低”和“較高”位可以被分別編程和讀取。當(dāng)編程較低位 時，該單元的閾值電平維持在“擦除”區(qū)域中，或被移動到閾值窗的“中下(lower middle)”區(qū)域中。當(dāng)編程較高位時，在這兩個區(qū)域中的任一個區(qū)域中的單元的閾值電平被進(jìn)一步提 高到在閾值窗的“中下(lower intermediate)”區(qū)域中的略高的電平。圖8(1)圖示了示例8-狀態(tài)存儲器陣列的閾值電壓分布。每個存儲器 單元的可能的閾值電壓跨越了被劃分為八個區(qū)域以界定八個可能的存儲器狀 態(tài)〃 Gr"、“ A"、“ B"、“ C"、“ D"、“ E"、“ F"和〃 G"的閾值窗?！癎r" 是地狀態(tài)，這是在收緊的(tightened)分布內(nèi)的擦除狀態(tài)，且"A" -" G"是七個逐漸編程 的狀態(tài)。在讀取期間，通過七個界定分界點DA-De界定這八個狀態(tài)。圖8(2)圖示了用于表示圖8(1)所示的八個可能的存儲器狀態(tài)的優(yōu)選的3-位 LM編碼。這八個存儲器狀態(tài)的每個分別由“較高、中間、較低”的三個位、即“111”、“011”、 “001，，、“ 101，，、“ 100”、“000”和“110”來表示。設(shè)計該編碼以便這3個碼位、即“較低”、“中 間”和“較高”位可以被分別編程和讀取。因此，第一輪、較低頁編程使得單元如果較低位是 “ 1，，則維持在“擦除”或“Gr”狀態(tài)，或如果較低位是“0”則被編程到“中下”狀態(tài)?；旧?， “Gr”或“地”狀態(tài)是通過使得深擦除的狀態(tài)被編程到閾值的窄范圍內(nèi)而具有收緊的分布的 “擦除”狀態(tài)?！爸邢隆睜顟B(tài)可以具有跨越在存儲器狀態(tài)“B”和“D”之間的閾值電壓的寬分 布。在編程期間，可以相對于諸如DB的粗略分界點閾值電平來驗證“中下”狀態(tài)。當(dāng)編程 中間位時，單元的閾值電平將從根據(jù)較低頁編程得到的兩個區(qū)域之一開始，并移動到四個 可能的區(qū)域之一。當(dāng)編程較高位時，單元的閾值電平將從根據(jù)中間頁編程得到的四個可能 的區(qū)域之一開始，并移動到八個可能的存儲器狀態(tài)之一。感測電路和技術(shù)圖9圖示了圖1所示的包含跨過存儲器單元的陣列的一排ρ個感測模塊的讀/寫 電路270A和270B。并行地工作的整排ρ個感測模塊480允許沿著一行的一塊(頁)ρ個單 元10被并行讀取或編程。實質(zhì)上，感測模塊1將感測在單元1中的電流I1，感測模塊2將
感測在單元2中的電流12，......感測模塊P將感測在單元P的電流Ιρ，等等。流出源極
線34進(jìn)入聚集節(jié)點CLSRC并從那里到地的對于該頁的總單元電流iTQT將是在ρ個單元中 的所有電流的總和。在傳統(tǒng)的存儲器架構(gòu)中，具有公共字線的一行存儲器單元形成兩個或 多個頁，其中，在一頁中的存儲器單元被并行讀取和編程。在一行具有兩頁的情況下，一頁 由偶數(shù)位線訪問，且另一頁由奇數(shù)位線訪問。一頁的感測電路在任一時間耦接到偶數(shù)位線 或到奇數(shù)位線。在該情況下，提供頁復(fù)用器250A和250B以分別將讀/寫電路270A和270B 復(fù)用到各個頁。在基于56nm技術(shù)的當(dāng)前制造的芯片中，ρ > 64000，且在43nm 32G位x4芯片中，ρ > 150000。在優(yōu)選實施例中，塊是一連串(a run)的整行單元。這是所謂“全位線”架構(gòu)，在 該全位線架構(gòu)中，頁由分別耦接到連續(xù)位線的一行連續(xù)的存儲器單元構(gòu)成。在另一實施例 中，塊是在行中的單元的子集。例如，單元的子集可以是整行的一半或整行的四分之一。單 元的子集可以是一連串的連續(xù)單元或每隔一個的單元，或每隔預(yù)定數(shù)量的單元。每個感測 模塊經(jīng)由位線耦接到存儲器單元，且包括用于感測存儲器單元的傳導(dǎo)電流的感測放大器。 通常，如果讀/寫電路分布在存儲器陣列的兩相對側(cè)上，則該排P個感測模塊將分布在讀/ 寫電路270A和270B的兩集合之間。圖10示意性地圖示了圖9所示的感測模塊的優(yōu)選組織。包含ρ個感測模塊的讀 /寫電路270A和270B被分組為一排讀/寫堆疊(stack) 400。
圖11更詳細(xì)地圖示了圖10所示的讀/寫堆疊。每個讀/寫堆疊400并行地在一
組k條位線上工作。如果一頁具有ρ = r*k條位線，將存在r個讀/寫堆疊400-1，......，
400-r。實質(zhì)上，該架構(gòu)使得每個堆疊的k個感測模塊由公共處理器500提供服務(wù)以便節(jié)省 空間。公共處理器500基于位于感測模塊480處以及數(shù)據(jù)鎖存器430處的鎖存器中的電流 值且基于來自狀態(tài)機112的控制，計算要存儲在那些鎖存器中的更新數(shù)據(jù)。在2006年6月 29日的美國專利申請公開號US-2006-0140007-Al中公開了公共處理器的詳細(xì)描述，其整 個公開被引用附于此。并行地工作的整排被劃分的讀/寫堆疊400允許沿著一行的一塊(頁)P個單元 被并行讀取或編程。因此，將存在用于整行單元的P個讀/寫模塊。由于每個堆疊正服務(wù) 于k個存儲器單元，因此，由r = p/k給出在該排中的讀/寫堆疊的總數(shù)。例如，如果r是 在該排中的堆疊的數(shù)量，則P = r*k。一個示例存儲器陣列可以具有ρ = 150000, k = 8，且 因此 r = 18750。諸如400-1的每個讀/寫堆疊主要包含并行地為一段(segment) k個存儲器單元 服務(wù)的感測模塊480-1到480-k的堆疊。頁控制器410經(jīng)由線路411向讀/寫電路370提 供控制和定時信號。該頁控制器本身取決于經(jīng)由線路311的存儲器控制器310。每個讀/ 寫堆疊400之間的通信受互連堆疊總線431影響并受頁控制器410控制?？刂凭€411將來 自頁控制器410的控制和時鐘信號提供給讀/寫堆疊400-1的組件。在優(yōu)選布置中，堆疊總線被劃分為用于公共處理器500和感測模塊480的堆疊之 間的通信的SA總線422、和用于處理器和數(shù)據(jù)鎖存器430的堆疊之間的通信的D總線423。數(shù)據(jù)鎖存器430的堆疊由數(shù)據(jù)鎖存器430-1到430_k組成，對于與該堆疊相關(guān)的 每個存儲器單元有一個數(shù)據(jù)鎖存器。I/O模塊440使數(shù)據(jù)鎖存器能夠經(jīng)由I/O總線321與 外部交換數(shù)據(jù)。公共處理器還包括輸出507，用于輸出指示諸如誤差情況之類的存儲器操作的 狀態(tài)的狀態(tài)信號。該狀態(tài)信號用于驅(qū)動按線或(Wired-Or)配置聯(lián)系于標(biāo)記總線(FLAG BUS) 509的η-晶體管550的柵極。優(yōu)選地，標(biāo)記總線被控制器310預(yù)充電，且當(dāng)由讀/寫堆 疊中的任一個對狀態(tài)信號賦值(assert)時將被下拉。低噪聲感測模塊陣列美國專利No. 7，046，568公開了具有能夠工作在低供電電壓的低噪聲感測電路的 非易失性存儲器器件。US 7，046，568的整個公開被引用并于此。不像先前的感測電路那樣，US 7，046，568的低噪聲感測電路通過對專用電容器、 而不是用作電容器的位線放電的速率來測量單元電流。以此方式，在感測期間，位線電壓可 以保持恒定，由此避免由于在位線上的時變(time-varying)電壓引起的來自位線之間耦 合的噪聲。該感測電路還能夠通過并入升壓電路而以低供電電壓工作，其中該升壓電路有 效地擴展了用于確定單元電流的電壓放電的動態(tài)范圍。根據(jù)本發(fā)明的一個方面，通過對應(yīng)的感測模塊陣列并行地感測一頁存儲器單元， 且防止在對于給定的存儲器單元的感測模塊中生成的噪聲干擾在該陣列中的其他感測模 塊。具體地，現(xiàn)有感測模塊在已標(biāo)識且鎖定(lock out)該頁的高度傳導(dǎo)的存儲器單元之后， 變?yōu)閷υ谠撽嚵兄械钠渌袦y模塊的噪聲的主要源。本發(fā)明防止與鎖定的存儲器單元相關(guān) 的感測模塊將噪聲傳播到該陣列中的仍在感測的其他感測模塊。以此方式，改進(jìn)感測精確度，得到了更好的性能，且允許更多的數(shù)據(jù)位被存儲在每個存儲器單元中。圖12A示意性地圖示了圖9到11所示的感測模塊的現(xiàn)有實施方式?，F(xiàn)有感測模 塊480'類似于在US 7，046，568中公開的感測模塊。將理解，圖10所示的每個讀/寫堆 疊400包含k個感測模塊的集合，該k個感測模塊經(jīng)由k條位線服務(wù)于對應(yīng)的k個存儲器 單元。將存在由一個公共處理器500服務(wù)的k個感測模塊480-1到480-k和k個數(shù)據(jù)鎖存 器430-1和430-k。為了簡化，圖12A明確示出了與公共處理器500 —起操作的、代表k個 感測模塊480-1到480-k的集合中任意一個的感測模塊480'的一個和代表k個數(shù)據(jù)鎖存 器430-1到430-k的集合中任意一個的數(shù)據(jù)鎖存器430的一個集合。如結(jié)合圖10和11所 描述的，通過并行地操作總共r個讀/寫堆疊來服務(wù)于一頁ρ個存儲器單元?，F(xiàn)有感測模塊480'經(jīng)由耦合晶體管482經(jīng)由位線36而耦接到存儲器單元，該耦 合晶體管482受信號BLS控制。存儲器單元的例子是在NAND鏈50之中的存儲器晶體管。 感測模塊480'包括感測放大器600'、位線電壓箝位器(clamp)610和下拉電路550。感測 模塊480 ’使用諸如SA總線422的總線經(jīng)由受信號NCO控制的傳輸門488來與其他外圍電 路通信。如先前描述的，感測模塊的堆疊經(jīng)由SA總線422與公共處理器500和數(shù)據(jù)鎖存器 集430通信。公共處理器500訪問被存儲在感測模塊480'的鎖存器中以及數(shù)據(jù)鎖存器430 中的數(shù)據(jù)。公共處理器500基于它們的電流值以及來自狀態(tài)機112的控制來計算所更新的 值。所更新的值被存儲回感測模塊480'中的鎖存器和/或數(shù)據(jù)鎖存器430。公共處理器 500經(jīng)由D總線423耦接到k個數(shù)據(jù)鎖存器。該數(shù)據(jù)鎖存器集430經(jīng)由I/O總線231連接 到外部。感測模塊480'、公共處理器500和該數(shù)據(jù)鎖存器集430的操作經(jīng)由頁控制器410 而受狀態(tài)機112 (見圖11)控制，該頁控制器410經(jīng)過控制線411發(fā)出控制和定時信號。感測模塊480'具有攜帶信號COMl的節(jié)點481。該節(jié)點481允許感測放大器600 ‘ 被選擇性地耦接到位線36和/或SA總線422。利用處于由位線電壓箝位器610箝位的固定電壓的位線36進(jìn)行感測。通過源極和 漏極串聯(lián)在位線和COMl節(jié)點481之間的η-晶體管612來實現(xiàn)位線電壓箝位器。在η_晶 體管612的柵極上的模擬電壓確定在位線上的箝位電壓。在感測操作期間，恒定的位線電 壓消除了由于在位線上的變化的電壓而造成的位線之間的可能耦合。當(dāng)一頁中的一個存儲器單元被確定為具有高于參考電流的傳導(dǎo)電流時，對該單元 的感測完成，且該單元被鎖定不進(jìn)行進(jìn)一步的感測操作，同時可以繼續(xù)感測該頁的其余單 元。這通過將位線36下拉到地來截止該單元電流而實現(xiàn)。提供下拉電路550用于選擇性地 將位線36拉到地。下拉電路550包括主要跨在位線和地之間的串聯(lián)的兩個η-晶體管552 和486。兩個η-晶體管分別受信號GRS和INV控制。當(dāng)兩者都為高時，下拉電路550被激 活且將節(jié)點481 (COMl)拉到地。當(dāng)信號BLS也是高時，位線36也被拉到地。以此方式，該 單元電流由于其源極和漏極短路而被截止。在編程期間使用且從狀態(tài)機112(見圖11)來控制信號GRS，且將其作為來自頁控 制器411的控制和定時信號的部分來提供。在感測期間，GRS總是高，且當(dāng)感測放大器600 ‘ 感測到單元電流高于參考電流時，信號INV也被感測放大器600'設(shè)置為高。感測放大器600'包括電壓箝位器620、預(yù)充電電路640'、單元電流鑒別器650和 感測放大器鎖存器660。通過由單元電流鑒別器650檢測在節(jié)點631處的信號SEN來進(jìn)行
14感測。通過預(yù)充電電路640'經(jīng)由受信號HLL控制的隔離晶體管642來對SEN節(jié)點631預(yù) 充電。然后，當(dāng)SEN節(jié)點631經(jīng)由受信號XXL控制的隔離晶體管630耦接到COMl節(jié)點481 時，SEN節(jié)點631還可以耦接到存儲器單元。通過在預(yù)充電電路和COMl節(jié)點481之間的晶體管622來實現(xiàn)電壓箝位器620。通 過信號BLX來驅(qū)動晶體管622，用于將在節(jié)點481處的信號COMl保持在預(yù)定電平以上，以便 位線電壓箝位器610適當(dāng)?shù)仄鹱饔?。預(yù)充電電路640'允許位線在感測模塊的各種操作期間經(jīng)由COMl節(jié)點481和SEN 節(jié)點631向Vdd上拉。通過信號INV使能的ρ-晶體管644來實現(xiàn)預(yù)充電電路640'。在SEN節(jié)點631和COMl節(jié)點481之間的隔離晶體管630允許不同的電壓出現(xiàn)在 這兩個節(jié)點上。當(dāng)位線36需要被預(yù)充電到給定電壓時，其可以經(jīng)由如下路徑而被上拉該 路徑被分別由信號BLS、BLC、XXL、HLL和INV控制的晶體管482、612、630、642和644使能。 類似地，在節(jié)點481處的COMl信號和在節(jié)點631處的SEN信號可以分別受信號XXL、HLL和 INV控制而基本被上拉到Vdd。在一些實施方式中，在Vdd轉(zhuǎn)換為較低值之前，直接從外部源Vext提供Vdd。這可 以提供用于被上拉的電壓的IOOmV的額外余量，且在感測在負(fù)Vts的區(qū)域中的存儲器單元的 情況下尤其有用。單元電流鑒別器650實質(zhì)上比較存儲器單元的傳導(dǎo)電流相對于參考電流。當(dāng)單元 電流高于參考電流時，感測放大器輸出處于高狀態(tài)下的信號INV，且反之亦然。一旦被設(shè)置， 信號INV就被感測放大器鎖存器660鎖存。在感測之前，必須在一個或多個預(yù)充電操作中經(jīng)由適當(dāng)?shù)淖志€和位線來設(shè)置對所 選存儲器單元的電極的電壓。例如，如圖12A所示，可以選擇感測沿著與NAND鏈50相交的字線WLl的一頁存儲 器單元。預(yù)充電操作開始于未選的字線WL0、WL2-WL31被充電到電壓Vread，并且所選字線 WLl被充電到對于所考慮的給定存儲器狀態(tài)的預(yù)定閾值電壓VT(i)。由預(yù)充電電路640'將位線36和COMl節(jié)點481、SEN節(jié)點631預(yù)充電到分別適用 于感測的預(yù)定電壓。隨著向NAND鏈50施加字線和位線電壓，所選存儲器單元將導(dǎo)通。源 極-漏極傳導(dǎo)電流將在存儲器單元中流動。傳導(dǎo)電流是當(dāng)在所選存儲器單元的源極和漏極 之間存在標(biāo)定電壓差時被編程到所選存儲器單元中的電荷和對所選字線施加的Vt⑴的函 數(shù)。當(dāng)字線和位線上的電壓穩(wěn)定時，可以在SEN節(jié)點處由感測放大器600’感測所選的 存儲器單元的傳導(dǎo)電流或編程的閾值電壓。單元電流鑒別器650實質(zhì)上通過檢測單元電流正對在節(jié)點631處的電容器652上 的信號SEN放電的速率來測量該單元電流。因此，SEN放電的速率的確定將提供傳導(dǎo)電流 的測量。在放電之前，由預(yù)充電電路640’將SEN預(yù)充電到Vdd。感測經(jīng)過了由允許單元電 流對電容器放電(HLL低和XXL高)的時間到單元電流被截止(XXL低)的時間給出的預(yù)定 時段。在感測期間，在位線中的存儲器存儲單元的傳導(dǎo)電流將對電容器652放電。該單 元越導(dǎo)電，放電得越快。然后，SEN節(jié)點631中的電壓將以取決于傳導(dǎo)電流的速率從Vdd降 低。在預(yù)定放電時段的結(jié)束時，隔離晶體管60被趨于低的XXL截止(該時間段對應(yīng)于參考電流)。這將使得單元電流從SEN節(jié)點631斷開，且停止進(jìn)一步放電。信號SEN將降到可能 截止或可能不截止測量P-晶體管656的某個值。在感測時段之后，將信號SEN中的電壓與ρ-晶體管的閾值(Vdd_|VT|)相比較(Vtp 是P-晶體管的閾值電壓)。SEN被施加到P-晶體管656的柵極。如果該P-晶體管導(dǎo)通， 則SEN已放電到Vdd-1 Vt I以下，或傳導(dǎo)電流大于參考電流。如果P-晶體管不導(dǎo)通，則傳導(dǎo) 電流小于參考電流，其無法將SEN放電互Vdd- I Vt I以下。當(dāng)連接晶體管654通過柵極信號STB導(dǎo)通時，P-晶體管656的源極側(cè)連接到Vdd。 如果SEN還未下降得足夠低以導(dǎo)通ρ-晶體管656，則在晶體管656的漏極側(cè)處的輸出信號 INV的節(jié)點657將仍是低。另一方面，如果SEN已降低到Vdd-|VTP|以下，則ρ-晶體管656 將導(dǎo)通，且INV節(jié)點657將被上拉到Vdd且被鎖存。單元電流鑒別器650有效地確定單元的傳導(dǎo)電流高于還是低于給定的界定電流 值。給定的界定電流值對應(yīng)于預(yù)定放電時間。如果感測的電流高于界定電流值，則所考慮 的存儲器單元具有小于在控制柵極施加的VT(i)的閾值。因此，當(dāng)單元電流低于參考界定 水平時，INV形式的感測結(jié)果仍是低。相反，當(dāng)單元電流高于參考水平時，INV是高。INV信 號被轉(zhuǎn)換為由感測放大器鎖存器660鎖存的CMOS邏輯電平。升壓電路從圖12A和先前描述將看出，如果位線電壓被位線箝位器610箝位在預(yù)定的V皿，則 箝位η-晶體管612的漏極側(cè)必須處于比源極側(cè)稍高(例如高大約0. 2V)的電壓，以使箝位 起作用。因此，COMl必須高于大約0. 2V，且這通過電壓箝位器622來保證。這也意味著， SEN的電壓電平最多可以降低到高于COMl的\以內(nèi)。因此，在節(jié)點631處的SEN信號的放 電僅可以工作在上限由Vdd給出而下限由比COMl略高(例如，高了大約Vt)的Vumit給出的 有限的動態(tài)范圍。但是，對于作為Vdd的源的低供電電壓，假如Vumit存在，如果(Vdd-|VTP|) < Vlimit,則ρ-晶體管將從不導(dǎo)通。通過提供電壓偏移器(Shifter)700的形式的升壓電路來經(jīng)由線路703向電容器 652的一個極板(plate)供應(yīng)升壓電壓Vb，比較電路650’適用于低電壓操作。由頁控制器 498經(jīng)由線路702控制電壓偏移器的定時。在工作中，預(yù)充電電路640’將感測節(jié)點SEN 631拉到Vdd。在已經(jīng)由隔離晶體管 636將節(jié)點SEN從Vdd斷開之后，激活電壓偏移器。電壓偏移器基本上使Vb信號電平增加 AV，使得在節(jié)點SEN 631處的電容器的另一極板上的電壓將被升壓相等的量。這有效地將 該動態(tài)范圍的上限增加了 Δν，使得對應(yīng)于適度的傳導(dǎo)電流的最終電壓可以高于Vdd-VUMIT。 在放電時段的結(jié)束時，感測節(jié)點SEN 631通過隔離晶體管634與節(jié)點SEN2斷開，從而移除 Vumit限制。然后，在SEN 631上的電壓降低了該相同的Δν，以在與參考電壓(Vdd_|VTP|) 相比較之前消除初始升壓。這使得能夠在比Vumit更低的電平處進(jìn)行電壓比較。從鎖定的感測樽塊至其它感測樽塊的噪聲升壓電路700在感測時間段期間逐步增加(st印up) Vb，因此可能變?yōu)楦袦y模塊 480’中的噪聲源。噪聲可以經(jīng)由電容器652傳播到SEN節(jié)點631且向前。當(dāng)感測模塊在感 測操作中活動時，該噪聲不明顯，因為該單元正擔(dān)當(dāng)電流宿(sink)，且感測放大器中的位線 電壓箝位器610和電壓箝位器620兩者在工作以減低噪聲。如之前所述，在感測模塊檢測到高電流單元并將信號INV鎖存在高之后，感測模塊進(jìn)入鎖定模式。這導(dǎo)致單元電流在其位線被下拉電路550下拉到地之后被關(guān)閉。鎖定的 感測模塊不再參與感測，并在其他感測模塊在感測該頁中的還未鎖定的存儲器單元中繼續(xù) 活動時變?yōu)椴换顒?。但是，鎖定的感測模塊即使在其不活動模式中，仍變?yōu)閷τ谌匀换顒拥?其他感測模塊的顯著噪聲源。圖12B圖示了圖12A中所示的已進(jìn)入鎖定模式的感測模塊的噪聲路徑。鎖定模式 是當(dāng)感測模塊600’已檢測到高于參考電流的單元電流且將信號INV設(shè)置為高時。響應(yīng)于 INV處于高，感測模塊480，將位線下拉到地，而經(jīng)由預(yù)充電電路640，到Vdd的訪問被截止。 這意味著電壓箝位器620及因此還有位線電壓箝位器610不會再起作用。當(dāng)一頁存儲器單 元正被并行感測時，諸如XXL和BLS的控制信號和Vb均一地被施加到所有感測模塊，包括已 經(jīng)進(jìn)入了鎖定模式的那些感測模塊。因此，對于INV為高的感測模塊480’，由升壓電路700 產(chǎn)生的噪聲可以沿著路徑711傳播到位線36。如果在該頁中的每個存儲器單元的源極通過 信號CLSRC耦接到頁源極線，且頁源極線耦接到地，則該噪聲還可以經(jīng)由地回路傳播來影 響 CLSRC。圖13圖示了已進(jìn)入鎖定模式的圖12B中所示的現(xiàn)有感測模塊的控制信號的時序。 在鎖定模式中，感測模塊480’允許噪聲從升壓電路700到達(dá)頁源極線以及位線。參考圖13 和圖12B兩者，對于所有感測模塊的感測時段以HLL(圖13(a))將預(yù)充電電路640’從SEN 節(jié)點631切斷而開始，且以XXL (圖13 (b))切斷該單元電流以免進(jìn)一步對SEN節(jié)點放電而結(jié) 束。在感測時段期間，利用從升壓電路供應(yīng)的Vb來升壓感測節(jié)點。對于在鎖定模式中的感 測模塊，SEN節(jié)點631耦接到位線36，該位線36還經(jīng)由下拉電路550耦接到CLSRC頁源極 線34。隨著單元電流被截止，在感測時段的開始處VB的電壓電平的突然偏移(圖12(c)) 導(dǎo)致SEN節(jié)點處的波動(圖13(d))。該波動作為噪聲沿著噪聲路徑711傳播到達(dá)耦接的位 線(圖13 (e))和CLSRC頁源極線(圖13 (f))。噪聲對位線的影響感測模塊480’被設(shè)計為以恒定位線電壓而感測，以便避免時變電流在位線之間的 耦合。任何與單元電流無關(guān)的電流都將只是噪聲，且貢獻(xiàn)為在感測單元電流時的誤差。如 上所述，鎖定的感測模塊可以將作為時變電流的噪聲傾倒(dump)到鎖定的位線中。即使鎖 定的存儲器單元不再被感測，在鎖定的位線中的變化電流也可能耦合到其單元可能仍然經(jīng) 歷感測的相鄰位線。這種耦合噪聲對于靠近鎖定單元的被感測的單元來說是顯著的，且貢 獻(xiàn)為在感測時的誤差。噪聲對頁源極線的影響另一問題與由存儲器單元的源極側(cè)電壓的不確定性引起的誤差有關(guān)。例如，源極 側(cè)誤差的一個表現(xiàn)是由于在源極線和芯片的地焊盤之間的有限電阻。感測存儲器單元帶有 的一個潛在問題是由跨過該有限電阻的源極負(fù)荷(source loading)引起的源極線偏壓。當(dāng) 并行地感測大量存儲器單元時，它們的組合電流可能導(dǎo)致在帶有有限電阻的地回路中的顯 著電壓降。這導(dǎo)致了源極線偏壓，該源極線偏壓引起在使用閾值電壓感測的讀操作中的誤 差。圖14圖示了由于在具有對地的有限電阻的源極線中的電流流動導(dǎo)致的源極電壓 誤差的問題。讀/寫電路270A和270B同時對一頁存儲器單元工作。在讀/寫電路中的每 個感測模塊480經(jīng)由位線36耦接到相應(yīng)的單元。例如，感測模塊480感測存儲器電壓10的傳導(dǎo)電流I1 (源極_漏極電流)。傳導(dǎo)電流從感測模塊經(jīng)過位線36流入存儲器電壓10的 漏極，且從源極14流出，然后經(jīng)過源極線34到地。在集成電路芯片中，在存儲器陣列中的 單元的源極都被聯(lián)系在一起作為與存儲器芯片的某外部地焊盤(例如Vss焊盤)連接的源 極線34的多個支路。即使當(dāng)使用金屬條帶(metal strapping)來減小源極線的電阻時，有 限電阻R仍然存在于存儲器單元的源極電極和地焊盤之間。通常，地回路電阻R是大約50 歐姆。對于并行地被感測的整頁存儲器，流過源極線34的總電流是所有傳導(dǎo)電流的總
和，g卩iTQT = il+i2+......，+ip。通常，每個存儲器單元具有取決于被編程到其電荷存儲元
件中的電荷量的傳導(dǎo)電流。對于存儲器單元的給定控制柵極電壓，小電荷將產(chǎn)生相對較高 的傳導(dǎo)電流(見圖3)。當(dāng)有限電阻存在于存儲器單元的源極電極和地焊盤之間時，跨過該 電阻的電壓降由Vdrap = iT。TK給出。例如，如果24000條位線同時放電，每個位線帶有0. 25 μ A的電流，則源極線電壓 降將等于24000條位線Χ0.25μΑ/線Χ50歐姆 0.3伏特。假設(shè)主要影響是在源極電壓 中的0. 3V的升高導(dǎo)致了在閾值電壓中的0. 45V的升高，當(dāng)感測存儲器單元的閾值電壓時， 此源極線偏壓將貢獻(xiàn)為0. 45伏特的感測誤差。圖15圖示了由源極線電壓降引起的存儲器單元的閾值電壓電平中的誤差。被供 應(yīng)給存儲器單元10的控制柵極30的閾值電壓Vt是相對于GND。但是，由該存儲器單元看 到的有效Vt是在其控制柵極30和源極14之間的電壓差。在供應(yīng)的Vt和有效Vt之間存在 近似1. 5XVdrop的差異(忽略從源極14到源極線的電壓降的較小影響)。當(dāng)感測存儲器單 元的閾值電壓時，該Vdrap或源極線偏壓將貢獻(xiàn)為例如0. 45伏特的感測誤差。該偏壓不能輕 易地移除，因為它是取決于數(shù)據(jù)的，即取決于該頁的存儲器單元的存儲器狀態(tài)。美國專利No. 7173854公開了參考靠近在一頁中的每個存儲器單元的源極的字線 電壓、以便減輕由于地回路而導(dǎo)致的源極偏壓誤差的問題的方法。由 Nguyen 等人在 2007 年 6 月 29 日提交的題為"METHOD FOR SENSINGNEGATIVE THRESHOLD VOLTAGES IN NON-VOLATILE ST0RAGEUSING CURRENT SENSING (使用電流感測來 感測非易失性存儲器中的負(fù)閾值電壓的方法)”的美國專利申請No. 11/771982公開了用于 將沿著一頁的每個存儲器單元的源極調(diào)壓(regulate)到預(yù)定的頁源極電壓的存儲器器件 和方法。該美國專利申請No. 11/771982的全部公開被引用合并于此。圖15還示意性地圖示了由于鎖定的感測模塊導(dǎo)致的噪聲被引入經(jīng)歷感測的各個 感測模塊的頁源極線和位線兩者。該噪聲通常具有即使在頁源極線處利用調(diào)壓器也不能跟 上的快速波動。根據(jù)上述公開，很清楚如果噪聲被引入頁源極線34處的信號CLSRC，其將導(dǎo) 致在感測耦接到頁源極線的每個存儲器單元期間的誤差。改進(jìn)的低噪聲感測模塊陣列在能夠以降低的供應(yīng)電壓而工作的感測模塊的優(yōu)選實施方式中，采用升壓電路來 增加被感測的放電電壓的動態(tài)范圍。當(dāng)感測模塊已經(jīng)標(biāo)識了具有高于參考電流的傳導(dǎo)電流 的單元時，該單元被鎖定不進(jìn)行進(jìn)一步感測，且相關(guān)聯(lián)的位線被短路到該頁的源極線，以便 截止該鎖定的單元。在該鎖定模式中，由升壓電路生成的逐步增加的電壓變?yōu)樵肼曉?，且?于傳播到該單元的位線，以及還傳播到該頁的源極線，由此干擾其他工作的感測模塊。無論 何時感測模塊進(jìn)入了鎖定模式時，該噪聲源被隔離而不到達(dá)位線和源極線。隔離電路被布
18置在噪聲源與將位線和源極線耦接到升壓電路的中間電路之間。在通常的實施例中，采用傳輸門作為隔離電路。該傳輸門被來源于已被標(biāo)識為具 有高于參考電流的傳導(dǎo)電流并已被鎖定不進(jìn)行該頁的進(jìn)一步感測操作的存儲器單元的、指 示鎖定模式的鎖存信號而截止。傳輸門的截止切斷了到存儲器單元的位線和該頁的源極線 的噪聲路徑。在優(yōu)選實施例中，該傳輸門被布置在中間電路和如下節(jié)點之間，其中正感測該節(jié) 點處的放電電壓，且升壓電壓被施加到該節(jié)點。圖16圖示了根據(jù)優(yōu)選實施例的、具有與鎖定的感測模塊的改進(jìn)的噪聲隔離的感 測模塊堆疊。該感測模塊堆疊由共享公共SA總線422的感測模塊480-1到480_k組成。在 工作中，并行地感測一頁存儲器單元。如圖11所示，存在經(jīng)由P條位線連接到該頁的P個 存儲器單元的ρ個感測模塊。因此，圖16所示的感測模塊堆疊是形成該頁的整個集合的感 測模塊的p/k個堆疊之一的代表。該頁存儲器單元使得每個存儲器單元的源極耦接到具有 電壓CLSRC的頁源極線34(見圖14和圖15)。每個感測模塊480類似于圖12A和圖12B中所示的現(xiàn)有感測模塊480，。一個差 別是并入了由根據(jù)存儲器單元的感測結(jié)果而設(shè)置的信號INV控制的傳輸門750。在優(yōu)選實 施方式中，傳輸門750包括ρ-晶體管752和η-晶體管754。傳輸門的第一節(jié)點使得ρ_晶 體管752的源極耦接到η-晶體管754的漏極。傳輸門的第二節(jié)點使得ρ_晶體管的漏極耦 接到η-晶體管754的源極。兩個節(jié)點跨過COMl節(jié)點481和節(jié)點482而連接。節(jié)點482攜 帶信號COM2，且位于傳輸門750和位線電壓箝位器610之間。ρ-晶體管752由信號INV選 通，且η-晶體管754由作為INV的反相(inversion)的INV*選通。當(dāng)感測放大器600確定單元電流高于參考電流時，INV被設(shè)置為高，且被鎖存。位 線被拉到在頁源極線34處的CLSRC(見圖14和圖15)。隨著源極和漏極基本上處于相同 的電勢，單元電流被截止，且該感測模塊進(jìn)入鎖定模式并在其他感測模塊繼續(xù)進(jìn)行對其各 自的存儲器單元的感測時變?yōu)椴换顒?。在鎖定模式中，成為高的INV將截止傳輸門750。因 此，無論何時感測模塊處于鎖定模式時，由于VB中的電壓的偏移而導(dǎo)致的噪聲僅可以傳播 遠(yuǎn)到SEN節(jié)點631和COMl節(jié)點481以被傳輸門截止。以此方式，防止來自任何鎖定的感測 模塊的噪聲干擾仍然進(jìn)行感測的那些感測模塊。圖16所示的傳輸門的優(yōu)選實施例的另一特征是利用在位線和最終Vdd之間的路 徑中的傳輸門750中的ρ-晶體管752的構(gòu)成，ρ-晶體管起著在圖12A中所示的先前預(yù)充電 電路640’中的先前ρ-晶體管644的上拉作用。因此，在圖16中，在改進(jìn)的感測模塊480中 的預(yù)充電電路640不再需要用于上拉的ρ-晶體管。該預(yù)充電電路640簡單地連接到Vdd。 該傳輸門在進(jìn)行上拉到Vdd的預(yù)充電操作期間導(dǎo)通。圖17圖示了已進(jìn)入鎖定模式的圖16所示的改進(jìn)的感測模塊的控制信號的時序。 在鎖定模式中，感測模塊480的傳輸門750阻止來自升壓電路的噪聲到達(dá)頁源極線以及位 線。參考圖17和圖16兩圖，對于所有感測模塊的感測時段以HLL(圖17(a))將預(yù)充電電路 640’與SEN節(jié)點631切斷而開始，并以XXL(圖17(b))切斷該單元電流而不進(jìn)一步對SEN 節(jié)點放電而結(jié)束。在感測時段期間，利用從升壓電路供應(yīng)的Vb來升壓感測節(jié)點。對于在鎖 定模式中的感測模塊，除了中間的傳輸門750以外，SEN節(jié)點631耦接到位線36，該位線36 還經(jīng)由下拉電路550耦接到CLSRC頁源極線34。隨著單元電流被截止，在感測時段的開始時％的電壓電平的突然偏移(圖17(c))導(dǎo)致了在SEN節(jié)點處的波動(圖17(d))。作為噪 聲的該波動的傳播被截止的傳輸門750停止而不到達(dá)耦接的位線(圖17(e))和CLSRC頁 源極線(圖17(f))。與圖13(e)和圖13(f)所示的相應(yīng)時序相比較，在鎖定的改進(jìn)的感測 模塊的位線中或在整頁的頁源極線中不存在噪聲。在另一優(yōu)選實施例中，傳輸門被布置在升壓電路和其處的放電電壓正被感測的節(jié) 點之間。圖18圖示了根據(jù)替換的優(yōu)選實施例的具有與鎖定的感測模塊的改進(jìn)噪聲隔離的 感測模塊堆疊。在替換實施例中的感測模塊480”類似于圖16中所示的優(yōu)選實施例的感測 模塊480，除了傳輸門750被類似的傳輸門760替換，并被重新安置在升壓電路700和SEN 節(jié)點631之間。傳輸門760被放置為在Vb經(jīng)由路徑703到達(dá)電容器652之前選通VB。圖19是圖示隔離來自鎖定的感測模塊的噪聲而不干擾在感測該頁時仍然活動的 其他感測模塊的方法的流程圖。步驟810 為了在并行地感測一組非易失性存儲器單元當(dāng)中感測一非易失性存儲 器單元的傳導(dǎo)電流，提供可由存儲器單元經(jīng)由中間電路訪問的節(jié)點。步驟820 將該節(jié)點預(yù)充電到初始電壓。步驟830 提供耦接到該節(jié)點的升壓電路。步驟832 將該節(jié)點上的初始電壓升壓預(yù)定量。步驟840 通過在該節(jié)點的電壓放電的速率來測量傳導(dǎo)電流。步驟850 無論何時確定傳導(dǎo)電流高于預(yù)定值時，將升壓電路與存儲器單元的中 間電路相隔離，直到至少完成了對于該組存儲器單元的感測。高速感測模塊陣列上面給出的、在于2007年12月28日提交的美國專利申請No. 11/966325中被進(jìn) 一步開發(fā)的感測模塊的各個實施例使用如下布置其中從感測放大器的數(shù)據(jù)鎖存器中讀出 數(shù)據(jù)到數(shù)據(jù)上的處理使用預(yù)充電元件通過其供應(yīng)連接的位線的相同路徑的一部分。在美國 專利No. 7173854和No. 7170784中發(fā)現(xiàn)的也是如此。例如，如圖12A中所示，被鎖存到感測 模塊480’中的數(shù)據(jù)值經(jīng)過開關(guān)488而被供給(feed out)到總線節(jié)點422。這涉及線COMl 在481處連接起來。這是通過其向位線供應(yīng)預(yù)充電的相同路徑，如圖12B中所示。在圖20A-C中更詳細(xì)地考慮此情形，其表示為了此討論的目的而稍微重新布置的 這些感測模塊細(xì)節(jié)中的一些。圖20A示出可以被視為這些其它感測放大器的或多或少普通 的、但在中間布置了預(yù)充電保持電容器CSA 653的版本，對于左邊其可被稱為數(shù)字部分，并 且對于右邊其可被稱為模擬部分。僅僅是圖12A的相應(yīng)部分的重新布置的模擬部分將來自 預(yù)充電電容器653的電流提供至所選擇的位線。在數(shù)字側(cè)，鑒別元件隨后確定狀態(tài)以鎖存 在660中。SA鎖存器660可以由例如交叉耦合的晶體管形成用以保持鎖存的值，并且在這 里響應(yīng)于RST和STB信號。圖20B示出電流從預(yù)放電電容器CSA 652至所選位線所采取的用于感測的模擬路 徑。更具體地，電流經(jīng)過節(jié)點631和481并且繼續(xù)達(dá)到位線選擇晶體管482。圖20C示出用 于將數(shù)據(jù)傳輸至SA總線422的路徑電流再次經(jīng)過節(jié)點631和481，在那里，電流轉(zhuǎn)向經(jīng)過 晶體管488并在422處到達(dá)感測放大總線。這兩條路徑共享從在SEN處的線到節(jié)點631經(jīng) 過晶體管630并經(jīng)過節(jié)點481的公共部分。從而，直到針對一個感測操作的到422的數(shù)據(jù)傳輸完成之前，不能針對下個感測操作而對預(yù)充電電容器652充電。從而，在諸如圖20A的 布置中減慢感測性能的因素之一是數(shù)字?jǐn)?shù)據(jù)傳輸時間(圖20B)與模擬感測時間(圖20C) 相連(in series with)的結(jié)果。除了速度上的考慮之外，此布置還在模擬感測路徑中引起噪聲，這是因為為了經(jīng) 過晶體管630傳遞Vdd的高數(shù)據(jù)值，通常將要求XXL取高于Vdd的值，以便補償630的閾值。 在輸出(let out)該數(shù)據(jù)值之后，XXL將通常被向下取回到Vdd，但是因為這可能占用一些 時間，所以這引入噪聲，該噪聲隨后經(jīng)過BL鉗位器610并隨后沿上面關(guān)于圖12B而描述的 路徑而行，具有與那里討論的類似的效果。這里給出的布置引入了分離感測模塊中的模擬和數(shù)字部分以使這兩者可并行進(jìn) 行的新方法。以此方式，在通常的設(shè)計中感測性能可提高近似10%。此外，這有助于在感測 期間消除在模擬感測路徑上的噪聲，并減小切換電流。如將關(guān)于圖21A而看到的，這種設(shè)計 允許在存儲器傳輸出先前的感測數(shù)據(jù)的同時準(zhǔn)備好下個感測環(huán)境。圖21A圖示了在圖20A的感測模塊的上下文中的方法的某些方面。其它實施例可 以基于在前述部分中給出的各個其它實施例以及諸如美國專利No. 71738M和No. 7170784 的感測模塊的其它感測模塊或者與它們組合。圖21A的示例性實施例再次示出了在中心的預(yù)充電元件CSA 652以及左邊的模擬 部分和右邊的數(shù)字部分。數(shù)字部分包括可以如之那樣構(gòu)造的SA鎖存器660、以及鑒別元件 650。在Dcrm 650內(nèi)，晶體管肪4和656如之前那樣，而不是具有由RST控制的、將節(jié)點657 連接至地的晶體管658，現(xiàn)在節(jié)點657通過晶體管2101連接至節(jié)點422并從那到達(dá)SA總 線。從而，現(xiàn)在鎖存的數(shù)據(jù)通過由信號RST_NC0控制的晶體管2101，沿著此路徑被傳輸出 去，其中信號RST_NC0將前面的NCO信號的功能與RST信號合并。因為用于傳輸出數(shù)據(jù)的 路徑現(xiàn)在完全在數(shù)字側(cè)內(nèi)，所以圖20A中的之前的由NCO控制的開關(guān)488不再需要提供此 功能。圖2IB示出電流從預(yù)充電電容器CSA 652到所選位線所采取的、并且與圖20B幾 乎相同的用于感測的模擬路徑。在圖21C中示出了用于將數(shù)據(jù)傳輸至SA總線422的數(shù)字 路徑，并且與圖20C不同，其不與模擬路徑重疊，因為現(xiàn)在通過開關(guān)2101將電平INV從節(jié)點 657傳輸至節(jié)點422。從而，一旦鑒別元件650已經(jīng)建立了感測操作的結(jié)果，感測模塊就不 需要等待數(shù)字結(jié)果被傳輸出去繼續(xù)前進(jìn)至下個感測操作的數(shù)字部分，而是可以開始對電容 器充電以及其它步驟，并在方便時將鎖存的數(shù)據(jù)值傳輸出至總線。在讀取處理中，以圖7中所示的4狀態(tài)存儲器為例，通常的處理首先對A狀態(tài)讀 取，然后是B狀態(tài)，最后是C狀態(tài)。在圖20A的布置下，所選字線斜升(ramp up)至用于對A 狀態(tài)讀取的值，并且執(zhí)行讀取的模擬部分進(jìn)行預(yù)充電，然后該預(yù)充電用于沿著圖20B的路 徑供應(yīng)所選位線。然后選通感測放大器，用于鑒別部分650來比較單元的狀態(tài)與參考電平， 然后鎖存結(jié)果。為了讀出此結(jié)果，隨后使用圖20C的路徑；然而，如果這還未在模擬部分中 發(fā)生(即，如果所選擇的單元未導(dǎo)通)，則這需要對預(yù)充電電容器放電。一旦這已完，然后就 可以完成數(shù)據(jù)的傳輸。另外，雖然字線可以斜升以為下個感測操作(這里是所選擇的單元 上的B狀態(tài))做準(zhǔn)備，但是直到傳輸完成之前，不能為下個感測操作準(zhǔn)備感測放大器。一旦使用圖20C的路徑完成對于A讀取的結(jié)果的數(shù)據(jù)傳輸，在進(jìn)行至C讀取之前， 位線就被斜升用于B讀取，其隨后以相同的方式前進(jìn)。從而，在如圖20A-C的布置的結(jié)構(gòu)下，直至數(shù)據(jù)結(jié)果的鎖存的讀取操作的模擬部分與數(shù)字值的數(shù)據(jù)傳輸部分接連地執(zhí)行，并且字 線和位線值依次斜升。相反，在如圖21A-C的布置下，一旦比較的結(jié)果通過鑒別元件執(zhí)行并且被鎖存，就 可以與針對下個讀取的準(zhǔn)備并行地執(zhí)行傳輸，允許隱藏傳輸時間并且并行地斜升字線和位 線值。再次參考圖21A-C，并且以如圖7中所示的4狀態(tài)存儲器為例，以針對A狀態(tài)的讀 取開始，所選字線斜升至用于針對A狀態(tài)的讀取的值，并且執(zhí)行讀取的模擬部分進(jìn)行預(yù)充 電，然后該預(yù)充電用于沿著圖21B的路徑供應(yīng)所選位線。然后選通感測放大器，用于鑒別部 分650來比較單元的狀態(tài)與參考電平，然后鎖存結(jié)果。在這點上，該處理偏離了先前的情 況因為使用圖21C的用于數(shù)據(jù)傳輸?shù)穆窂?，則模擬和預(yù)充電部分可以繼續(xù)至下個狀態(tài)，而 在對于該隨后讀取的結(jié)果需要鎖存器之前的任何時間，則可以進(jìn)行數(shù)據(jù)傳輸。而且，因為較 少需要對模擬/預(yù)充電元件中的電平進(jìn)行放電和再充電，所以降低了模擬感測路徑的噪聲 以及所需的切換電流。因為幾乎相同的路徑被用于供應(yīng)位線電流以及傳輸出數(shù)據(jù)，所以不論是對于驗證 操作還是常規(guī)讀取，晶體管630必須被XXL導(dǎo)通用于圖20B和圖20C的兩路徑。如上所述， 這將導(dǎo)致噪聲經(jīng)過晶體管630波動到BL電壓鉗位器610，然后到達(dá)位線本身并且影響位移 (displacement)電流。使用圖21C的路徑來傳輸出數(shù)據(jù)可以有助于最小化來自XXL的此噪 聲，因為元件630不再需要被充分導(dǎo)通以將Vdd的“高”感測值傳遞到SA總線。圖21A的設(shè)計還將使用比圖20A的切換功率少的切換功率用于感測操作。參考 圖20C，除了需要取NCO為高以接通開關(guān)488之外，如上面討論的，XXL也必須取提升的電 平以充分導(dǎo)通630。另外，在圖20C中，關(guān)斷BL電壓鉗位器630和位線選擇開關(guān)482，使得 BLC和BLS將均被取為低。相反，在圖21C中，不再需要在數(shù)據(jù)傳輸期間輪換(toggle)BLC 和BLS值，并且XXL不需要被取為提升的值。相反，僅需接通傳輸出鎖存的值所需要的開關(guān) (2101)。此外，圖20A-C是簡化圖，并且這些圖的模擬部分可以包括將需要在從圖20B的模 式到圖20C的模式的轉(zhuǎn)變中進(jìn)行切換的多個其它元件。雖然已經(jīng)關(guān)于某些實施例而描述了本發(fā)明的各個方面，但是應(yīng)當(dāng)理解，本發(fā)明有 權(quán)在所附權(quán)利要求的全部范圍內(nèi)進(jìn)行保護(hù)。
權(quán)利要求
1.一種感測電路，用于感測被并行感測的一組非易失性存儲器單元中的存儲器單元的 傳導(dǎo)電流并且將其結(jié)果提供給數(shù)據(jù)總線，該感測電路包括節(jié)點；預(yù)充電電路，耦接至所述節(jié)點，用于將所述節(jié)點預(yù)充電至初始電壓； 中間電路，耦接至所述節(jié)點并可連接至所述存儲器單元，由此來自所述預(yù)充電電路的 電流能夠被供應(yīng)至所述存儲器單元；比較器電路，耦接至所述節(jié)點，以通過在所述節(jié)點處放電的速率來進(jìn)行對所述傳導(dǎo)電 流的確定；數(shù)據(jù)鎖存器，耦接至所述比較器電路，用以保持所述確定的結(jié)果；以及 傳輸門，耦接至所述數(shù)據(jù)鎖存器，用以將鎖存在其中的結(jié)果與所述節(jié)點相獨立地提供 給所述數(shù)據(jù)總線。
2.如權(quán)利要求1所述的感測電路，其中能夠與將鎖存的結(jié)果供應(yīng)給所述數(shù)據(jù)總線同時 地對所述預(yù)充電電路充電。
3.如權(quán)利要求1所述的感測電路，其中該組中的每個存儲器單元可被相關(guān)聯(lián)的位線訪問；以及 所述中間電路耦接至該相關(guān)聯(lián)的位線。
4.如權(quán)利要求1所述的感測電路，其中該組非易失性存儲器單元是快閃EEPROM的一部分。
5.如權(quán)利要求4所述的感測電路，其中快閃EEPROM是NAND類型的。
6.如權(quán)利要求1所述的感測電路，其中各個非易失性存儲器單元每個包含電荷存儲元件。
7.如權(quán)利要求6所述的感測電路，其中所述電荷存儲元件是浮置柵極。
8.如權(quán)利要求6所述的感測電路，其中所述電荷存儲元件是電介質(zhì)層。
9.如權(quán)利要求1所述的感測電路，其中所述非易失性存儲器單元被包含在存儲器卡中。
10.如權(quán)利要求1所述的感測電路，其中所述比較器電路通過將所述傳導(dǎo)電流與參考 值相比較來進(jìn)行所述確定。
11.如權(quán)利要求1所述的感測電路，其中與所述中間電路中的切換電平相獨立地，將鎖 存在所述數(shù)據(jù)鎖存器中的結(jié)果供應(yīng)給所述數(shù)據(jù)總線。
12.—種感測被并行感測的一組非易失性存儲器單元中的第一存儲器單元的傳導(dǎo)電流 并且將其結(jié)果提供給數(shù)據(jù)總線的方法，包括提供可被一個或多個存儲器單元經(jīng)由中間電路訪問的節(jié)點； 將該節(jié)點預(yù)充電至初始電壓，用于第一感測操作；經(jīng)由所述中間電路，通過所述存儲器單元中的第一存儲器單元對該節(jié)點放電； 通過對該節(jié)點的所述放電的速率來測量經(jīng)過所述第一存儲器單元的傳導(dǎo)電流； 鎖存所述測量的結(jié)果； 將鎖存的結(jié)果輸出至數(shù)據(jù)總線；以及在所述鎖存之后但在完成所述輸出之前，預(yù)充電該節(jié)點，用于第二感測操作。
13.如權(quán)利要求12所述的方法，其中該組中的每個存儲器單元可被相關(guān)聯(lián)的位線訪問，該方法還包括在所述放電之前，將所述中間電路耦接至所述存儲器單元中的第一存儲器單元的相關(guān) 聯(lián)的位線。
14.如權(quán)利要求12所述的方法，其中該組非易失性存儲器單元是快閃EEPROM的一部分。
15.如權(quán)利要求14所述的方法，其中快閃EEPROM是NAND類型的。
16.如權(quán)利要求12所述的方法，其中各個非易失性存儲器單元每個包含電荷存儲元件。
17.如權(quán)利要求16所述的方法，其中所述電荷存儲元件是浮置柵極。
18.如權(quán)利要求16所述的方法，其中所述電荷存儲元件是電介質(zhì)層。
19.如權(quán)利要求12所述的方法，其中所述測量包括將所述傳導(dǎo)電流與參考值相比較。
20.如權(quán)利要求12所述的方法，其中與所述中間電路中的切換電平相獨立地，將鎖存 的結(jié)果的輸出供應(yīng)給所述數(shù)據(jù)總線。
21.—種感測被并行感測的一組非易失性存儲器單元中的第一存儲器單元的傳導(dǎo)電流 并且將其結(jié)果提供給數(shù)據(jù)總線的方法，包括提供可被一個或多個存儲器單元經(jīng)由中間電路訪問的節(jié)點； 將該節(jié)點預(yù)充電至初始電壓，用于第一感測操作；經(jīng)由所述中間電路，通過所述存儲器單元中的第一存儲器單元對該節(jié)點放電； 通過對該節(jié)點的所述放電的速率來測量經(jīng)過所述第一存儲器單元的傳導(dǎo)電流； 鎖存所述測量的結(jié)果；以及通過與所述節(jié)點和所述中間電路相獨立的路徑，將鎖存的結(jié)果輸出至數(shù)據(jù)總線。
22.如權(quán)利要求21所述的方法，其中該組中的每個存儲器單元可被相關(guān)聯(lián)的位線訪 問，該方法還包括在所述放電之前，將所述中間電路耦接至所述存儲器單元中的第一存儲器單元的相關(guān) 聯(lián)的位線。
23.如權(quán)利要求21所述的方法，其中該組非易失性存儲器單元是快閃EEPROM的一部分。
24.如權(quán)利要求23所述的方法，其中快閃EEPROM是NAND類型的。
25.如權(quán)利要求21所述的方法，其中各個非易失性存儲器單元每個包含電荷存儲元件。
26.如權(quán)利要求25所述的方法，其中所述電荷存儲元件是浮置柵極。
27.如權(quán)利要求25所述的方法，其中所述電荷存儲元件是電介質(zhì)層。
28.如權(quán)利要求21所述的方法，其中所述測量包括將所述傳導(dǎo)電流與參考值相比較。
29.—種感測被并行感測的一組非易失性存儲器單元中的第一存儲器單元的傳導(dǎo)電流 并且將其結(jié)果提供給數(shù)據(jù)總線的方法，包括提供可被一個或多個存儲器單元經(jīng)由中間電路訪問的節(jié)點； 將該節(jié)點預(yù)充電至初始電壓，用于第一感測操作；經(jīng)由所述中間電路，通過所述存儲器單元中的第一存儲器單元對該節(jié)點放電； 通過對該節(jié)點的所述放電的速率來測量經(jīng)過所述第一存儲器單元的傳導(dǎo)電流；鎖存所述測量的結(jié)果；以及與中間電路相獨立地將鎖存的結(jié)果輸出至數(shù)據(jù)總線，由此降低其中的噪聲。
30.如權(quán)利要求29所述的方法，其中該組中的每個存儲器單元可被相關(guān)聯(lián)的位線訪 問，該方法還包括在所述放電之前，將所述中間電路耦接至所述存儲器單元中的第一存儲器單元的相關(guān) 聯(lián)的位線。
31.如權(quán)利要求29所述的方法，其中該組非易失性存儲器單元是快閃EEPROM的一部分。
32.如權(quán)利要求31所述的方法，其中快閃EEPROM是NAND類型的。
33.如權(quán)利要求29所述的方法，其中各個非易失性存儲器單元每個包含電荷存儲元件。
34.如權(quán)利要求33所述的方法，其中所述電荷存儲元件是浮置柵極。
35.如權(quán)利要求33所述的方法，其中所述電荷存儲元件是電介質(zhì)層。
36.如權(quán)利要求29所述的方法，其中所述測量包括將所述傳導(dǎo)電流與參考值相比較。
37.如權(quán)利要求29所述的方法，其中與所述中間電路中的切換電平相獨立地，將鎖存 的結(jié)果的輸出供應(yīng)給所述數(shù)據(jù)總線。
全文摘要
給出了感測電路，用于感測在被并行感測的一組非易失性存儲器單元中的存儲器單元的傳導(dǎo)電流并且將其結(jié)果提供給數(shù)據(jù)總線。預(yù)充電電路耦接至節(jié)點，用于將該節(jié)點預(yù)充電至初始電壓。中間電路也耦接至該節(jié)點并可連接至該存儲器單元，由此來自該預(yù)充電電路的電流可以被供應(yīng)至該存儲器單元。該電路還包括比較器電路，用以通過在該節(jié)點處放電的速率來進(jìn)行對所述傳導(dǎo)電流的確定；數(shù)據(jù)鎖存器，耦接至該比較器電路，用以保持所述確定的結(jié)果；以及傳輸門，耦接至該數(shù)據(jù)鎖存器，用以將鎖存在其中的結(jié)果與該節(jié)點相獨立地提供給所述數(shù)據(jù)總線。此布置改善了感測性能，并且可以有助于消除在感測期間模擬感測路徑上的噪聲并減小切換電流。
文檔編號G11C11/56GK102113057SQ200980129692
公開日2011年6月29日 申請日期2009年4月1日 優(yōu)先權(quán)日2008年5月28日
發(fā)明者張芳林, 李升弼, 梅文龍, 浩·T·古延, 王琪銘 申請人:桑迪士克公司