專利名稱：用于帶內(nèi)數(shù)據(jù)掩碼比特傳輸?shù)南到y(tǒng)、方法和裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明的實(shí)施例總體上涉及集成電路領(lǐng)域，并且更具體地涉及用于帶內(nèi)數(shù)據(jù)掩碼 比特傳輸?shù)南到y(tǒng)、方法和裝置。
背景技術(shù)：
主機(jī)(例如，存儲(chǔ)器控制器)可以對(duì)動(dòng)態(tài)隨機(jī)存取存儲(chǔ)設(shè)備(DRAM)執(zhí)行部分寫 入，在該動(dòng)態(tài)隨機(jī)存取存儲(chǔ)設(shè)備中，寫入數(shù)據(jù)的一個(gè)或多個(gè)字節(jié)被掩碼。在傳統(tǒng)的系統(tǒng)(例 如，雙倍數(shù)據(jù)速率(DDR)1、DDR2和DDR!3)中，使用一個(gè)或多個(gè)專用數(shù)據(jù)掩碼引線(pin)來傳 送數(shù)據(jù)掩碼比特。通常，數(shù)據(jù)掩碼引線以與(例如在數(shù)據(jù)總線上的)數(shù)據(jù)引線相同的頻率 切換。傳統(tǒng)的系統(tǒng)通常在數(shù)據(jù)的每個(gè)字節(jié)通道(lane)使用一個(gè)數(shù)據(jù)掩碼信號(hào)。因此，x4或 x8設(shè)備可以具有一個(gè)數(shù)據(jù)掩碼引線，xl6設(shè)備可以具有兩個(gè)數(shù)據(jù)掩碼引線。


以示例的方式而非限制的方式說明了本發(fā)明的實(shí)施例，在附圖中，相似的參考標(biāo) 記指示類似的元件。圖1是說明了根據(jù)本發(fā)明的實(shí)施例實(shí)現(xiàn)的計(jì)算系統(tǒng)的選擇方面的高級(jí)框圖。圖2說明了根據(jù)本發(fā)明的實(shí)施例的部分寫入幀格式的一個(gè)示例。圖3說明了根據(jù)本發(fā)明的一些實(shí)施例的DRAM部分寫入邏輯的選擇方面。圖4是根據(jù)本發(fā)明的一些實(shí)施例的錯(cuò)誤報(bào)告邏輯的示例。圖5說明了根據(jù)本發(fā)明的一些實(shí)施例的適合用于xl6設(shè)備的部分寫入幀的示例。圖6說明了根據(jù)本發(fā)明的一些實(shí)施例的適合用于x4設(shè)備的部分寫入幀的示例。圖7是說明了根據(jù)本發(fā)明的實(shí)施例的、用于將數(shù)據(jù)掩碼比特發(fā)送到存儲(chǔ)設(shè)備的方 法的選擇方面的流程圖。
具體實(shí)施例方式本發(fā)明的實(shí)施例總體上針對(duì)用于帶內(nèi)數(shù)據(jù)掩碼比特傳輸?shù)南到y(tǒng)、方法和裝置。在 一些實(shí)施例中，一個(gè)或多個(gè)數(shù)據(jù)掩碼比特被集成到部分寫入幀中并且經(jīng)由數(shù)據(jù)總線被傳送 到存儲(chǔ)設(shè)備。由于經(jīng)由數(shù)據(jù)總線來傳送數(shù)據(jù)掩碼比特，那么系統(tǒng)不需要(昂貴的)數(shù)據(jù)掩 碼引線。在一些實(shí)施例中，提供機(jī)制來使得存儲(chǔ)設(shè)備(例如，DRAM)在完成對(duì)DRAM陣列的 部分寫入之前能夠檢驗(yàn)有效數(shù)據(jù)掩碼比特。該機(jī)制減輕了對(duì)額外的數(shù)據(jù)移動(dòng)(staging)的 需要。如下文進(jìn)一步的描述，可以并行地進(jìn)行循環(huán)冗余檢驗(yàn)(CRC)。該CRC檢驗(yàn)不需要門控 對(duì)陣列的數(shù)據(jù)寫入。存儲(chǔ)器信道(例如，DRAM信道)的不斷增加的傳送速率增加了所傳送的數(shù)據(jù)中的 傳輸錯(cuò)誤的風(fēng)險(xiǎn)。通過使用CRC錯(cuò)誤比特覆蓋DRAM數(shù)據(jù)幀可以減少這些傳輸錯(cuò)誤。例如， 8比特的CRC可以覆蓋64比特的數(shù)據(jù)以獲得期望的比特錯(cuò)誤率(BER)。在使用分離的數(shù)據(jù) 掩碼引線的傳統(tǒng)系統(tǒng)中，數(shù)據(jù)掩碼比特通常未被CRC覆蓋，即使數(shù)據(jù)掩碼引線以與數(shù)據(jù)引線相同的速率切換?？梢詫?shù)據(jù)掩碼比特合并到數(shù)據(jù)幀中以提供數(shù)據(jù)掩碼比特的CRC覆蓋。然而，這 種方式會(huì)引起問題，因?yàn)樗槍?duì)“正?！睂懭牒筒糠謱懭雱?chuàng)建了分離的寫入流水線。正常 (或完整)寫入不需要由有效CRC校驗(yàn)和來證明其有資格被寫入到DRAM核心。相反，正常 寫入被寫入到DRAM核心并且CRC檢查與完成寫入并行地進(jìn)行。如果檢測(cè)到錯(cuò)誤，那么將錯(cuò) 誤消息提供給控制器并且控制器重試寫入事務(wù)。如果不良數(shù)據(jù)被初始地寫入到DRAM核心 中，那么只是在控制器重試寫入事務(wù)時(shí)重寫不良數(shù)據(jù)。然而，這種方式不能用于部分寫入，因?yàn)榇嬖谠贒RAM陣列中將好的數(shù)據(jù)重寫的風(fēng) 險(xiǎn)。如果在數(shù)據(jù)掩碼比特中存在錯(cuò)誤(例如，由于信令/連接錯(cuò)誤導(dǎo)致數(shù)據(jù)掩碼比特從1 改變?yōu)?)，那么DRAM將不掩碼對(duì)應(yīng)的字節(jié)并且將在陣列中重寫好的數(shù)據(jù)。在部分寫入完 成之前可以使用CRC校驗(yàn)和來證明有資格進(jìn)行部分寫入。然而，這引起了針對(duì)正常寫入和 部分寫入具有不同的寫入流水線的問題。不同的寫入流水線增加了 DRAM的成本和復(fù)雜性。 它還創(chuàng)建了兩個(gè)不同的寫入延遲定時(shí)并且需要DRAM中數(shù)據(jù)的移動(dòng)。下文參考圖1-6討論 了用于證明有資格進(jìn)行部分寫入的替代方式。圖1是說明了根據(jù)本發(fā)明的實(shí)施例實(shí)現(xiàn)的計(jì)算系統(tǒng)的選擇方面的高級(jí)框圖。在所 說明的實(shí)施例中，系統(tǒng)100包括主機(jī)110(例如，存儲(chǔ)器控制器)和存儲(chǔ)設(shè)備120(例如，動(dòng) 態(tài)隨機(jī)存取存儲(chǔ)設(shè)備或DRAM)。在替代實(shí)施例中，系統(tǒng)100可以包括更多元件、更少元件和 /或不同的元件。命令/地址(C/A)通道102提供了用于向存儲(chǔ)設(shè)備120發(fā)送命令和地址的多個(gè)通 道。DQ通道104提供了雙向讀/寫數(shù)據(jù)總線。CRC通道106提供了用于傳送CRC校驗(yàn)和比 特的雙向總線。在替代實(shí)施例中，DQ通道104和/或CRC通道106可以是單向的。為了便 于描述，參照x8存儲(chǔ)設(shè)備描述了本發(fā)明的實(shí)施例。然而，應(yīng)當(dāng)意識(shí)到，本發(fā)明的實(shí)施例可以 包括諸如x4、xl6、x32等的其他設(shè)備數(shù)據(jù)寬度。主機(jī)110控制去往和來自存儲(chǔ)設(shè)備120的數(shù)據(jù)的傳送。主機(jī)110包括部分寫入邏 輯112(或者，為了便于描述，稱為邏輯11 。邏輯112使得主機(jī)110能夠在寫入數(shù)據(jù)幀中 發(fā)送一個(gè)或多個(gè)數(shù)據(jù)掩碼比特。在一些實(shí)施例中，邏輯112提供機(jī)制以使得存儲(chǔ)設(shè)備120 能夠在完成對(duì)DRAM陣列的部分寫入之前確定數(shù)據(jù)掩碼比特是否有效。例如，可以在多于一 個(gè)單元間隔(unit interval (UI))中傳送相同的數(shù)據(jù)掩碼比特。存儲(chǔ)設(shè)備120然后可以比 較同一數(shù)據(jù)掩碼比特(或多個(gè)比特)的多個(gè)實(shí)例，以確定它們是否匹配。如果它們確實(shí)匹 配，那么數(shù)據(jù)掩碼比特很可能是有效的并且可以在不需要CRC來門控部分寫入的完成的情 況下完成該部分寫入。下文參考圖2-6進(jìn)一步描述了這種方式。為了便于說明，邏輯112被 示出為單塊邏輯。然而，應(yīng)當(dāng)意識(shí)到，可以由未必在主機(jī)110上配置的邏輯來執(zhí)行邏輯112 提供的功能。在一些實(shí)施例中，如果寫入幀包括數(shù)據(jù)掩碼比特，那么主機(jī)110編碼部分寫入命 令(例如，Wm)；如果寫入幀不包括數(shù)據(jù)掩碼比特，那么主機(jī)110編碼“正?！睂懭?例如， W)。術(shù)語“部分寫入幀”是指包括一個(gè)或多個(gè)數(shù)據(jù)掩碼比特的寫入幀，該數(shù)據(jù)掩碼比特用于 掩碼該“部分寫入幀”的至少一部分。主機(jī)110不需要數(shù)據(jù)掩碼引線(或多個(gè)引線)，因?yàn)?數(shù)據(jù)掩碼比特通過數(shù)據(jù)總線(例如，104)與部分寫入幀一起被傳送。此外，既然數(shù)據(jù)掩碼比 特與數(shù)據(jù)比特一起被傳送，那么可以由保護(hù)數(shù)據(jù)比特的循環(huán)冗余檢驗(yàn)(CRC)校驗(yàn)和來保護(hù)它們。參考圖2-8進(jìn)一步討論了部分寫入數(shù)據(jù)幀的示例。在一些實(shí)施例中，主機(jī)110被集 成到與一個(gè)或多個(gè)處理器相同的管芯上。主機(jī)110還可以包括CRC生成器114。在支持CRC使用的系統(tǒng)中，CRC生成器114 生成能夠與來自存儲(chǔ)設(shè)備120的CRC校驗(yàn)和進(jìn)行比較的本地CRC，以確定所發(fā)送的數(shù)據(jù)是否 被破壞。此外，針對(duì)寫入事務(wù)生成CRC并且在寫入幀中將其發(fā)送到存儲(chǔ)設(shè)備(在支持CRC 使用的系統(tǒng)中)。存儲(chǔ)設(shè)備120提供系統(tǒng)100的(至少一部分)主系統(tǒng)存儲(chǔ)器。在一些實(shí)施例中， 存儲(chǔ)設(shè)備120是動(dòng)態(tài)隨機(jī)存取存儲(chǔ)設(shè)備(DRAM)。存儲(chǔ)設(shè)備120包括輸入/輸出(I/O)電 路122、部分寫入邏輯124(或者，為了便于引用，稱為邏輯124)、核心126(例如，存儲(chǔ)器陣 列)等等。I/O電路122包括適于通過一個(gè)或多個(gè)互連(例如，C/A 102,DQ 104和/或CRC 106)接收和/或發(fā)送信號(hào)的電路。為了便于說明，I/O電路122被示出為單塊邏輯。然而， 應(yīng)當(dāng)意識(shí)到，可以由未必在存儲(chǔ)設(shè)備120上配置的邏輯來執(zhí)行由I/O電路122提供的功能。邏輯IM使得存儲(chǔ)設(shè)備120能夠?qū)诵?26寫入正常寫入幀(例如，沒有數(shù)據(jù)掩 碼比特)或部分寫入幀(例如，具有數(shù)據(jù)掩碼比特)。邏輯1 可以將事務(wù)解碼為正常寫入 (W)或部分寫入(Wm)。如果事務(wù)是Wm，那么邏輯IM使用由部分寫入幀提供的數(shù)據(jù)掩碼比 特來掩碼部分寫入幀中的所選擇的數(shù)據(jù)比特。下文參考圖3和4進(jìn)一步討論了邏輯124的 選擇的方面。圖2說明了根據(jù)本發(fā)明的實(shí)施例的部分寫入幀格式的一個(gè)示例。在所說明的實(shí)施 例中，數(shù)據(jù)總線是八比特寬(例如，DQ[7:0])并且每一個(gè)寫入幀具有八個(gè)單元間隔(UI)傳 送(例如，UI0-UI7)。在替代實(shí)施例中，數(shù)據(jù)總線可以具有不同的寬度(例如，4、16、32等) 并且/或者幀200可以具有不同數(shù)量的UI。通常，部分寫入事務(wù)傳送字節(jié)、字或雙字(例如，兩個(gè)字)。因此，大部分的部分寫 入只使用四個(gè)(或更少的)UI來傳送數(shù)據(jù)。這與四個(gè)模式的突發(fā)長(zhǎng)度(例如，在雙倍數(shù)據(jù) 速率(DDR) 3中實(shí)現(xiàn)的)類似?？梢酝ㄟ^發(fā)布具有等于1的比特“A2”的寫入CAS命令在開 始UI中傳送字節(jié)四到七。具有等于0的比特A12的寫入CAS意味著BL8的突發(fā)長(zhǎng)度。類似 地，具有等于1的比特“A12”的寫入CAS命令意味著BL4的突發(fā)長(zhǎng)度。具有等于0的“A2” 的BL4事務(wù)意味著傳送字節(jié)零到三。具有等于1的A2的BL4事務(wù)意味著在部分寫入幀的 前四個(gè)UI中傳送字節(jié)四到七。在一些實(shí)施例中，定義新的命令編碼來聲明寫入是部分寫入還是完整寫入。例如， 部分寫入的命令編碼可以是“Wm”。類似地，完整寫入的命令編碼可以是“W”。幀200說明 了部分寫入(Wm)幀的一個(gè)示例。幀200在UI零到三中傳送部分寫入數(shù)據(jù)。通過后面四個(gè) UI傳送對(duì)應(yīng)于寫入數(shù)據(jù)的數(shù)據(jù)掩碼比特。在一些實(shí)施例中，在幀200的多于一個(gè)UI中傳送相同的數(shù)據(jù)掩碼比特。接收幀 200的DRAM將數(shù)據(jù)掩碼比特(或多個(gè)比特)的多個(gè)實(shí)例進(jìn)行比較來確定它們是否匹配。如 果它們匹配，那么數(shù)據(jù)掩碼比特(或多個(gè)比特)是有效的。如果它們不匹配，那么數(shù)據(jù)掩碼 比特(或多個(gè)比特)是無效的。這種方式使得DRAM能夠在不使用CRC校驗(yàn)和(其可以并 行地被計(jì)算)來門控部分寫入操作的完成的情況下，證明部分寫入幀200具有資格。幀200包括UI 0-3中的部分寫入數(shù)據(jù)字節(jié)0_3。此外，幀200包括UI 4-7的每一 個(gè)中的DM0-DM3。使用DMn來表示一般數(shù)據(jù)掩碼比特，然后，如果DMn的所有實(shí)例都等于1，那么相應(yīng)的字節(jié)η被掩碼。因此，如果DM0_a、DM0_b、DM0_c和DM0_d每一個(gè)都等于1，那么 字節(jié)0被掩碼。幀200的未被使用的部分被標(biāo)記“保留用于未來使用”(RFU)。在替代實(shí)施例中，幀200可以具有不同的結(jié)構(gòu)并且仍然包含至少一個(gè)數(shù)據(jù)掩碼比 特的多于一個(gè)實(shí)例(或拷貝)。例如，幀200可以具有多于八個(gè)UI或少于八個(gè)UI。數(shù)據(jù)字 節(jié)和/或數(shù)據(jù)掩碼比特可以位于幀200中的幾乎任何位置(例如，開頭、結(jié)尾、交錯(cuò)的，等 等)。此外，在一些替代實(shí)施例中，一個(gè)UI與另一個(gè)UI的數(shù)據(jù)掩碼比特的順序可以改變。圖3說明了根據(jù)本發(fā)明的一些實(shí)施例的DRAM部分寫入邏輯(例如，圖1中示出的 124)的選擇的方面。在一些實(shí)施例中，使用OR門(例如，OR門300)來生成用于DRAM核心 的字節(jié)使能信號(hào)。ΒΕ_0#上的0意味著使能了對(duì)應(yīng)的字節(jié)并且其可以被寫入到DRAM核心 中。OR門300的輸入(例如，DM0_a到DM0_b)是來自部分寫入數(shù)據(jù)幀(例如，圖2中示出 的幀200)的DMO的多個(gè)實(shí)例(或拷貝)。OR門邏輯300示出了用于單個(gè)字節(jié)的門控邏輯。 應(yīng)當(dāng)意識(shí)到，每一個(gè)字節(jié)可以具有類似邏輯的實(shí)例。在替代實(shí)施例中，可以在DRAM中使用 不同邏輯來生成字節(jié)使能信號(hào)。在一些實(shí)施例中，CRC檢驗(yàn)與字節(jié)使能信號(hào)生成并行地進(jìn)行。如果CRC檢驗(yàn)檢測(cè) 到一個(gè)錯(cuò)誤(或多個(gè)錯(cuò)誤)，那么將它(或它們)報(bào)告給控制器(例如，圖1中示出的主機(jī) 110)。圖4是根據(jù)本發(fā)明的一些實(shí)施例的錯(cuò)誤報(bào)告邏輯400的示例。邏輯400包含AND門 402、OR門404以及XOR門406。在操作中，DMn_a到DMn_b被提供為AND門402和OR門404 的輸入。如果DMn_a到DMn_b的所有值相同(例如，都是1或都是0)，那么M)R406的輸入 相同，并且因此，M)R 406的輸出是0 (沒有檢測(cè)到錯(cuò)誤)。另一方面，如果DMn_a到DMn_b 中的至少一個(gè)與其他不同，那么M)R 406的輸入不同并且M)R 406的輸出升高以指示錯(cuò)誤 狀態(tài)(例如，408)。可以將錯(cuò)誤(ERROR)信號(hào)408路由到控制器以使得重試部分寫入操作。參考圖1-4討論的本發(fā)明的實(shí)施例是針對(duì)x8存儲(chǔ)設(shè)備的。在替代實(shí)施例中，存儲(chǔ) 設(shè)備可以具有不同寬度(例如，xl6、x4等)。圖5說明了根據(jù)本發(fā)明的一些實(shí)施例的適合用 于xl6設(shè)備的部分寫入幀的示例。如圖5所示，幀500具有類似于幀200(圖2中所示)的 格式，除了用于DQ0-DQ7的格式被復(fù)制給DQ8-DQ15。表1針對(duì)幀500將數(shù)據(jù)掩碼比特(DM) 映射到字節(jié)。在替代實(shí)施例中，可以使用不同的幀格式。表 1
數(shù)據(jù)掩碼比特哪個(gè)字節(jié)被覆蓋DMO字節(jié)0DMl字節(jié)1DM2字節(jié)2DM3字節(jié)3DM4字節(jié)4DM5字節(jié)權(quán)利要求
1.一種集成電路，包括用于向易失性存儲(chǔ)設(shè)備發(fā)布部分寫入命令的邏輯；以及用于響應(yīng)于所述部分寫入命令生成部分寫入幀的邏輯，其中，所述部分寫入幀包括用 于傳送部分寫入數(shù)據(jù)的m個(gè)單元間隔和用于傳送數(shù)據(jù)掩碼比特的η個(gè)單元間隔，并且其中， 在所述η個(gè)單元間隔的多于一個(gè)中重復(fù)所述數(shù)據(jù)掩碼比特的至少一些。
2.根據(jù)權(quán)利要求1所述的集成電路，其中，所述η個(gè)單元間隔的每一個(gè)包括所述數(shù)據(jù)掩 碼比特的拷貝。
3.根據(jù)權(quán)利要求2所述的集成電路，其中，所述m個(gè)單元間隔的每一個(gè)包括部分寫入數(shù) 據(jù)的一個(gè)字節(jié)。
4.根據(jù)權(quán)利要求3所述的集成電路，其中，所述η個(gè)單元間隔的每一個(gè)包括與部分寫入 數(shù)據(jù)的m個(gè)字節(jié)的每一個(gè)對(duì)應(yīng)的數(shù)據(jù)掩碼比特。
5.根據(jù)權(quán)利要求4所述的集成電路，其中，m是4并且η是4。
6.根據(jù)權(quán)利要求1所述的集成電路，其中，所述集成電路包括存儲(chǔ)器控制器。
7.根據(jù)權(quán)利要求6所述的集成電路，其中，所述易失性存儲(chǔ)設(shè)備包括隨機(jī)存取存儲(chǔ)設(shè)備。
8.一種集成電路，包括 存儲(chǔ)器核心；與所述存儲(chǔ)器核心耦合的輸入/輸出邏輯，所述輸入/輸出邏輯能夠接收部分寫入幀， 所述部分寫入幀包括部分寫入數(shù)據(jù)的m個(gè)單元間隔和數(shù)據(jù)掩碼比特的η個(gè)單元間隔，其中， 所述η個(gè)單元間隔中的第一單元間隔包括第一組數(shù)據(jù)掩碼比特并且所述η個(gè)單元間隔中的 第二單元間隔包括第二組數(shù)據(jù)掩碼比特；以及與所述輸入/輸出邏輯耦合的使能邏輯，所述使能邏輯用于至少部分地基于所述第一 組數(shù)據(jù)掩碼比特是否與所述第二組數(shù)據(jù)掩碼比特匹配，來使得能夠?qū)λ龃鎯?chǔ)器核心進(jìn)行 寫入。
9.根據(jù)權(quán)利要求8所述的集成電路，其中，所述m個(gè)單元間隔的每一個(gè)包括部分寫入數(shù) 據(jù)的一個(gè)字節(jié)。
10.根據(jù)權(quán)利要求9所述的集成電路，其中，所述η個(gè)單元間隔的每一個(gè)包括與部分寫 入數(shù)據(jù)的m個(gè)字節(jié)對(duì)應(yīng)的一組數(shù)據(jù)掩碼比特。
11.根據(jù)權(quán)利要求10所述的集成電路，其中，所述使能邏輯能夠至少部分地基于η組數(shù) 據(jù)掩碼比特是否匹配，來使得能夠?qū)λ龃鎯?chǔ)器核心進(jìn)行寫入。
12.根據(jù)權(quán)利要求11所述的集成電路，其中，m是4并且η是4。
13.根據(jù)權(quán)利要求8所述的集成電路，其中，所述集成電路包括動(dòng)態(tài)隨機(jī)存取存儲(chǔ)設(shè)備。
14.一種方法，包括向易失性存儲(chǔ)設(shè)備發(fā)布部分寫入命令；響應(yīng)于所述部分寫入命令生成部分寫入幀，其中，所述部分寫入幀包括用于傳送部分 寫入數(shù)據(jù)的m個(gè)單元間隔和用于傳送數(shù)據(jù)掩碼比特的η個(gè)單元間隔，并且其中，在所述η個(gè) 單元間隔的多于一個(gè)中重復(fù)所述數(shù)據(jù)掩碼比特的至少一些；以及 將所述部分寫入幀傳送到所述易失性存儲(chǔ)設(shè)備。
15.根據(jù)權(quán)利要求14所述的方法，其中，所述η個(gè)單元間隔的每一個(gè)包括所述數(shù)據(jù)掩碼 比特的拷貝。
16.根據(jù)權(quán)利要求15所述的方法，其中，所述m個(gè)單元間隔的每一個(gè)包括部分寫入數(shù)據(jù) 的一個(gè)字節(jié)。
17.根據(jù)權(quán)利要求16所述的方法，其中，所述η個(gè)單元間隔的每一個(gè)包括與部分寫入數(shù) 據(jù)的m個(gè)字節(jié)的每一個(gè)對(duì)應(yīng)的數(shù)據(jù)掩碼比特。
18.根據(jù)權(quán)利要求17所述的方法，其中，m是4并且η是4。
19.根據(jù)權(quán)利要求14所述的方法，其中，所述易失性存儲(chǔ)設(shè)備包括隨機(jī)存取存儲(chǔ)設(shè)備。
20.一種系統(tǒng)，包括主機(jī)，包括用于向動(dòng)態(tài)隨機(jī)存取存儲(chǔ)設(shè)備發(fā)布部分寫入命令的邏輯；以及用于響應(yīng)于所述部分寫入命令生成部分寫入幀的邏輯，其中，所述部分寫入幀包括用 于傳送部分寫入數(shù)據(jù)的m個(gè)單元間隔和用于傳送數(shù)據(jù)掩碼比特的η個(gè)單元間隔，并且其中， 在所述η個(gè)單元間隔的多于一個(gè)中重復(fù)所述數(shù)據(jù)掩碼比特的至少一些；以及用于接收所述部分寫入數(shù)據(jù)幀的所述動(dòng)態(tài)隨機(jī)存取存儲(chǔ)設(shè)備。
21.根據(jù)權(quán)利要求20所述的系統(tǒng)，其中，所述η個(gè)單元間隔的每一個(gè)包括一組數(shù)據(jù)掩碼 比特，并且所述m個(gè)單元間隔的每一個(gè)包括部分寫入數(shù)據(jù)的一個(gè)字節(jié)。
22.根據(jù)權(quán)利要求21所述的系統(tǒng)，其中，所述η個(gè)單元間隔的每一個(gè)包括與部分寫入數(shù) 據(jù)的m個(gè)字節(jié)的每一個(gè)對(duì)應(yīng)的數(shù)據(jù)掩碼比特。
23.根據(jù)權(quán)利要求22所述的系統(tǒng)，其中，m是4并且η是4。
24.根據(jù)權(quán)利要求所述的系統(tǒng)，其中，所述動(dòng)態(tài)隨機(jī)存取存儲(chǔ)設(shè)備包括存儲(chǔ)器核心；與所述存儲(chǔ)器核心耦合的輸入/輸出邏輯，所述輸入/輸出邏輯能夠接收所述部分寫 入幀；以及與所述輸入/輸出邏輯耦合的使能邏輯，所述使能邏輯用于至少部分地基于η組數(shù)據(jù) 掩碼比特是否匹配，來使得能夠?qū)λ龃鎯?chǔ)器核心進(jìn)行寫入。
全文摘要
本發(fā)明的實(shí)施例總體上針對(duì)用于帶內(nèi)數(shù)據(jù)掩碼比特傳輸?shù)南到y(tǒng)、方法和裝置。在一些實(shí)施例中，將一個(gè)或多個(gè)數(shù)據(jù)掩碼比特集成到部分寫入幀中并且經(jīng)由數(shù)據(jù)總線傳送到存儲(chǔ)設(shè)備。由于經(jīng)由數(shù)據(jù)總線傳送數(shù)據(jù)掩碼比特，那么系統(tǒng)不需要(昂貴的)數(shù)據(jù)掩碼引線。在一些實(shí)施例中，提供機(jī)制來使得存儲(chǔ)設(shè)備(例如，DRAM)在完成對(duì)DRAM陣列的部分寫入之前能夠檢驗(yàn)有效數(shù)據(jù)掩碼比特。
文檔編號(hào)G11C11/4093GK102150215SQ200980134999
公開日2011年8月10日 申請(qǐng)日期2009年9月3日 優(yōu)先權(quán)日2008年9月9日
發(fā)明者K·貝恩斯 申請(qǐng)人:英特爾公司