專利名稱：Nand編程技術(shù)的制作方法
技術(shù)領(lǐng)域：
本文描述的實(shí)施例一般涉及用于NAND存儲器陣列的編程技術(shù)的領(lǐng)域，更具體地 涉及用于消除基于數(shù)據(jù)模式的編程干擾失敗的編程技術(shù)。圖1示出了 NAND閃存設(shè)備的存儲器陣列100的列條模式的示例性部分的簡化示 意圖。應(yīng)該理解，圖1中所示的存儲器陣列100的該示例性部分是用于解說目的，而不應(yīng)被 用作限制，且根據(jù)本文所公開的主題的其他NAND存儲器陣列實(shí)施例也是可能的，且對于獲 知本公開的益處的本領(lǐng)域技術(shù)人員將是顯見的。在圖1中，一系列的NAND存儲器串120被排列在存儲器陣列100中并且耦合至位 線BL0-BL5和源線SL (僅示出其中一條源線SL)。在每個(gè)NAND存儲器串120中，一系列浮 置柵極、或浮置節(jié)點(diǎn)FET存儲器單元102被以源極至漏極的方式耦合在一起以形成NAND存 儲器串120(典型地具有8、16、32或更多個(gè)單元)。每個(gè)浮置柵極/節(jié)點(diǎn)FET存儲器單元 102在溝道區(qū)域之上形成有柵一絕緣體疊層。為了進(jìn)一步的使能操作，存儲器陣列100的每 個(gè)NAND存儲器串120被形成在隔離溝(未示出)中，由此允許每個(gè)隔離溝的襯底以公知方 式被個(gè)體地偏置以用于編程和擦除。字線Wi)-WL65與NAND存儲器串120交錯(cuò)，并且耦合相鄰存儲器串120中的存儲器 單元102的控制柵極，以便使能、或選擇每個(gè)NAND存儲器串120中的單個(gè)存儲器單元102。 在每個(gè)NAND存儲器串120中，在每個(gè)柵極絕緣體疊層之間形成摻雜區(qū)(典型地為N+雜質(zhì)) 以形成相鄰存儲器單元102的源極和漏極區(qū)，它們另外用作將NAND串120的諸單元耦合在 一起的連接器。在示例性替換實(shí)施例中，N+摻雜區(qū)被省略且在NAND存儲器串120方9下 形成單個(gè)溝道區(qū)，由此耦合個(gè)體存儲器單元102。每個(gè)NAND存儲器串120被耦合至形成在 每個(gè)NAND存儲器串120的任一端的選擇柵極104，并選擇性地將每個(gè)NAND存儲器串120的 相對端耦合至位線BL和耦合至源線SL。選擇柵極104各自耦合至柵極選擇線，即選擇柵漏 SDS和選擇柵源SGS，它們控制將NAND存儲器串120分別通過選擇柵極104耦合到位線BL 和源線SL。NAND存儲器陣列100由行解碼器(未示出)以公知方式訪問，行解碼器通過選擇 耦合至存儲器單元行的柵極的特定字選擇線WL來激活該行存儲器單元。耦合至每個(gè)NAND 存儲器串120的未選中存儲器單元的柵極的字線WL也被驅(qū)動。然而，每個(gè)NAND存儲器串 120的未選中存儲器單元典型地由較高柵極電壓驅(qū)動以作為通過晶體管操作它們，由此允 許它們以不受其所存儲數(shù)據(jù)值限制的方式通過電流。隨后電流通過該串聯(lián)耦合的NAND存 儲器串的每個(gè)浮置柵極/節(jié)點(diǎn)存儲器單元從源線SL流到列位線BL。在各自相應(yīng)的位線BL 中流動的電流僅受選中存儲器單元行的所存儲數(shù)據(jù)值限制。位線列頁被選擇并感測，且隨 后個(gè)體數(shù)據(jù)字從來自該列頁的所感測數(shù)據(jù)字中被選擇并從存儲器設(shè)備被傳遞。在一些示例性實(shí)施例中，NAND存儲器陣列100被配置成使得偶數(shù)編號的位線(即， BL0、BL2、BL4等)被配置成偶數(shù)列頁的部分，而奇數(shù)編號的位線(即，BL1、BL3等)被配置 成奇數(shù)列頁的部分。在其他示例性實(shí)施例中，NAND存儲器陣列100被配置成沒有偶數(shù)和奇數(shù)列頁布置的陣列。用于閃存/EEPROM存儲器的常規(guī)編程技術(shù)通過向選中存儲器單元的控制柵極施 加一(或系列)編程電壓脈沖并編程(或禁止)選中存儲器單元從而通過將其溝道耦合至 編程或禁止電壓來編程(通過向存儲器單元的浮置柵極或浮置節(jié)點(diǎn)注入電荷來設(shè)在邏輯 “0”上)或禁止(不編程，通常旨在將該單元保持在被擦除并設(shè)在邏輯“1”)的方式對位或 行(常稱為頁)進(jìn)行編程。在諸如由NAND存儲器陣列100所繪的NAND架構(gòu)閃存/EEPROM存儲器陣列中的常 規(guī)編程操作中，編程電壓被耦合至字線WL，后者耦合至NAND存儲器串120的選中存儲器單 元的柵極。耦合至每個(gè)NAND存儲器串120的未選中存儲器單元的柵極的字線WL也由通過 柵極電壓Vpass (V通過)驅(qū)動以便使存儲器串120的未選中存儲器單元作為通過晶體管操 作，并通過未選中存儲器單元中的電容耦合生成載流子溝道以使得未選中存儲器單元以相 對不受其各自相應(yīng)的所存儲數(shù)據(jù)值限制的方式通過電流。NAND存儲器串120隨后典型地 耦合至其上置有編程電壓的位線BL(或源線SL)。所施加的通過電壓Vpass還允許在NAND 存儲器串120中生成載流子溝道，并允許被選中進(jìn)行編程的存儲器單元通過該載流子溝道 耦合到位線BL (或源線SL)，由此施加跨被選中進(jìn)行編程的存儲器單元的場，該場導(dǎo)致載流 子隧穿到浮置柵極極或電荷俘獲層，從而更改選中存儲器單元的閾值電壓電平Vt并存儲 該數(shù)據(jù)值。若編程-禁止電壓被放置在所耦合的位線BL或源線SL上(也稱為升壓)，則由 編程-禁止電壓生成的所施加場被選擇成不足以將載流子隧穿到浮置柵極/節(jié)點(diǎn)，并且沒 有數(shù)據(jù)值被編程且存儲器單元保持在被擦除狀態(tài)。在編程選中存儲器單元之后，隨后執(zhí)行校驗(yàn)操作以確認(rèn)數(shù)據(jù)被成功地編程。若擦 除塊的經(jīng)編程存儲器單元校驗(yàn)失敗，則重復(fù)編程和校驗(yàn)循環(huán)直至數(shù)據(jù)被成功編程或已經(jīng)過 了選定次數(shù)的反復(fù)且編程操作被認(rèn)為已失敗。


本文公開的實(shí)施方式在各附圖中是作為示例而非作為限定示出的，在附圖中相同 的附圖標(biāo)記指代相同的要素，在附圖中圖1示出了 NAND閃存設(shè)備的存儲器陣列100的列條模式的示例性部分的簡化示 意圖；圖2示出了 NAND存儲器陣列200的列條模式的一部分的簡化示意圖以更好地例 示雙側(cè)列-條(Cs》數(shù)據(jù)模式；圖3A-3C分別描繪根據(jù)本文公開的主題的形成不同數(shù)據(jù)模式的三個(gè)溝道301-303 的截面圖；圖4將根據(jù)本文所公開的主題的在編程期間解決CS2數(shù)據(jù)模式的編程過程的示例 性實(shí)施例與常規(guī)編程過程相對比；圖5將根據(jù)本文所公開的主題的在編程期間解決CS2數(shù)據(jù)模式的編程過程的另一 示例性實(shí)施例與常規(guī)編程過程相對比；圖6A和6B分別描繪根據(jù)本文所公開的主題的在編程期間NAND陣列的編程進(jìn)展 以及CS2數(shù)據(jù)模式的相對概率；圖7示出了根據(jù)本文所公開的主題的基于編程過程完成進(jìn)度(循環(huán)計(jì)數(shù))的確定進(jìn)行NAND存儲器陣列的頁的編程過程的示例性實(shí)施例的流程圖；圖8是當(dāng)使用雙重脈沖編程技術(shù)的確定是基于編程過程完成進(jìn)度(S卩，循環(huán)計(jì)數(shù)) 時(shí)圖6的流程圖的過程的描繪；圖9示出了根據(jù)本文所公開的主題的基于以編程電壓Vpgm的量值確定為基礎(chǔ)的 進(jìn)度確定進(jìn)行NAND存儲器陣列的頁的編程過程的示例性實(shí)施例的流程圖；圖10示出了根據(jù)本文所公開的主題的基于以對CS2數(shù)據(jù)模式的檢測為基礎(chǔ)的進(jìn) 度確定進(jìn)行NAND存儲器陣列的頁的編程過程的示例性實(shí)施例的流程圖；圖11描繪了根據(jù)本文所公開的主題的用于檢測CS2數(shù)據(jù)模式的示例性電路配置； 以及圖12描繪了一種包括計(jì)算機(jī)可讀介質(zhì)的制品，該計(jì)算機(jī)可讀介質(zhì)上存儲有若被 執(zhí)行則導(dǎo)致本文公開的示例性過程中任意過程或其組合的指令。可以理解，出于簡單和清楚的例示的目的，附圖中示出的要素不一定按比例繪制。 例如，為清楚起見，一些元件的尺寸相對其它元件被夸大。附圖的比例不代表這里所描繪的 各種元件的精確尺寸和/或尺寸比。進(jìn)一步，如果認(rèn)為合適，附圖標(biāo)記在附圖當(dāng)中被重復(fù)以 指示對應(yīng)或相似的要素。
具體實(shí)施例方式本文描述的技術(shù)的實(shí)施例涉及用于編程N(yùn)AND存儲器陣列的編程技術(shù)以便消除與 特定數(shù)據(jù)模式相關(guān)聯(lián)的編程干擾失敗。在以下描述中，闡述了許多具體細(xì)節(jié)以提供對本文 所公開的實(shí)施例的透徹理解。然而，本領(lǐng)域技術(shù)人員將領(lǐng)會，本文所公開的實(shí)施例可以在沒 有這些具體細(xì)節(jié)中的一個(gè)或多個(gè)細(xì)節(jié)下、或者通過其他方法、組件、材料等來實(shí)踐。在其他 實(shí)例中，沒有詳細(xì)示出或描述公知的結(jié)構(gòu)、材料、或操作以免淡化說明書的諸方面。貫穿此說明書，對“一個(gè)實(shí)施例”或“一實(shí)施例”的引用意味著結(jié)合該實(shí)施例描述的 特定特征、結(jié)構(gòu)或特性被包含于至少一個(gè)實(shí)施例中。因此，在本說明書通篇中的多個(gè)位置中 的短語“在一個(gè)實(shí)施例中”或“在實(shí)施例中”的出現(xiàn)不一定指的是同一實(shí)施例。而且，特定特 征、結(jié)構(gòu)、或特性可按照任何合適的方式在一個(gè)或多個(gè)實(shí)施例中組合。另外，詞語“示例性” 在本文中用于表示“用作示例、實(shí)例、或例示”的意思。在本文被描述為“示例性”的任何實(shí) 施例不應(yīng)被解釋成一定優(yōu)選或優(yōu)勝于其他實(shí)施例。本文描述的主題涉及用于編程N(yùn)AND存儲器陣列的編程技術(shù)以便消除關(guān)于特定數(shù) 據(jù)模式的編程干擾失敗。當(dāng)諸如圖1中所示的示例性NAND陣列的NAND存儲器陣列被配置 成列頁布置時(shí)，其中偶數(shù)編號的位線(NAND存儲器串)是偶數(shù)列頁的部分而奇數(shù)編號的位 線(NAND存儲器串)是奇數(shù)列頁的部分，編程期間的升壓效率在未升壓溝道(在約OV上) 鄰接于經(jīng)升壓溝道(在約6V上)的兩側(cè)上從而可能導(dǎo)致編程干擾失敗時(shí)，也即在經(jīng)升壓溝 道直接介于兩個(gè)未升壓溝道之間時(shí)會降級。其中經(jīng)升壓溝道直接介于兩個(gè)未升壓溝道的數(shù) 據(jù)模式在本文被稱為雙側(cè)列條(CS》數(shù)據(jù)模式。升壓效率降級是由于經(jīng)升壓溝道與鄰接的 未升壓溝道之間的電容耦合所引起的。另外，經(jīng)升壓溝道與鄰接的未升壓溝道之間的電勢 差可能發(fā)展出電場，該電場可致使結(jié)泄漏從而導(dǎo)致升壓電壓損耗。因此，CS2數(shù)據(jù)模式的出 現(xiàn)增加了編程干擾失敗的似然性。由于CS2數(shù)據(jù)模式引起的編程干擾失敗在本文被稱為 CS2干擾失敗。
圖2示出了 NAND存儲器陣列200的列條模式的一部分的簡化示意圖以更好地例 示雙側(cè)列-條(Cs》數(shù)據(jù)模式。圖2中所示的NAND存儲器陣列200的部分包括僅6條位 線BL1-BL6和僅6條字線WL1-WL6。為了圖2的清楚起見，未在圖2中標(biāo)出諸如選擇線之 類的其他線。奇數(shù)位線BL1、BL3和BL5被安排成奇數(shù)列頁的部分，而偶數(shù)位線BL2、BL4和 BL6被安排成偶數(shù)列頁的部分。應(yīng)領(lǐng)會，存儲器陣列200是用于解說性目的而不應(yīng)被用作限 制，并且其他NAND存儲器陣列實(shí)施例可包括類似于圖2中所繪的雙側(cè)列-條數(shù)據(jù)模式。為了例示CS2數(shù)據(jù)模式，考慮其中約20V的編程電壓Vpgm被施加到字線WL3以編 程存儲器單元201。字線WL3也被耦合至數(shù)個(gè)其他存儲器單元202，對于此示例，這些其他 存儲器單元202將不被編程。將被編程且在此實(shí)例中是偶數(shù)列頁的部分的存儲器單元201 由用實(shí)線形成的圓圈指示。不被編程的存儲器單元202由用虛線形成的圓圈指示。耦合至 位線BL1、BL3和BL5的存儲器單元202是奇數(shù)列頁的部分。耦合至位線BL6的存儲器單元 202是偶數(shù)列頁的部分。由于存儲器單元201要被編程，在這兩個(gè)存儲器單元201下通過的 溝道通過其各自的位線以公知方式耦合至0V。沿位線BL2和BL4示出的影線框代表已被耦 合至OV的溝道。相比之存儲器單元201，在將不被編程的存儲器單元202下通過的溝道是 浮置的，因?yàn)檫x擇柵極在那些位線上被關(guān)斷且通過電容耦合至約為IOV的WL電壓Vpass而 被升壓至6V。位線BL1、BL3和BL5是被禁止的，因?yàn)槠鏀?shù)頁未被選中。位線BL6是被禁止 的，因?yàn)槠渚幊淌峭瓿傻?。相?yīng)地，沿位線BL1、BL3、BL5和BL6示出的影線框代表已被升壓 至約6V的溝道。CS2數(shù)據(jù)模式在由實(shí)線包圍的區(qū)域內(nèi)被指示出。圖3A描繪根據(jù)本文公開的主題的形成CS2數(shù)據(jù)模式的三個(gè)溝道301-303的截面 圖。具體而言，被升壓至約6V的溝道302直接介于未被升壓且在OV上從而待編程的溝道 301和303之間。圖3A中所繪的溝道301-303對應(yīng)于耦合至位線BL2-BL4的溝道。由于 經(jīng)升壓溝道302與鄰接的未升壓溝道301和303之間的由電容器304表示的電容耦合，溝 道302的升壓效率降級。另外，經(jīng)升壓溝道302與鄰接的未升壓溝道301和303之間的電 勢差可能發(fā)展出電場，該電場可致使由箭頭305表示的結(jié)泄漏從而導(dǎo)致升壓電壓損耗。當(dāng)諸如圖1中的NAND存儲器陣列100之類的NAND存儲器陣列完全未經(jīng)編程時(shí)，在 編程過程的開頭，CS2數(shù)據(jù)模式的概率相對較高。隨著編程的進(jìn)行和NAND存儲器陣列的更 多變?yōu)橐丫幊蹋珻S2數(shù)據(jù)模式的概率逐漸下降(取決于存儲器陣列的大小)，且單側(cè)列-條 (CSl)數(shù)據(jù)模式(圖3B)或零側(cè)列-條(CSO)數(shù)據(jù)模式(圖3C)的概率增大。圖:3B描繪根 據(jù)本文公開的主題的形成CSl數(shù)據(jù)模式的三個(gè)溝道306-308的截面圖。溝道306和307被 升壓至約6V，而溝道308未被升壓且在約OV上。圖3C描繪了全部升壓至約6V的三個(gè)溝道 309、310和311的截面圖。對于CSl數(shù)據(jù)模式而言，升壓效率不如CS2數(shù)據(jù)模式那樣降級。 對于CSO數(shù)據(jù)模式而言，升壓效率不降級。相應(yīng)地，本文所公開的主題提供在編程期間解決CS2數(shù)據(jù)模式的編程過程并由此 通過消除CS2干擾失敗來改善編程期間溝道的升壓效率。圖4將根據(jù)本文所公開的主題的在編程期間解決CS2數(shù)據(jù)模式的編程過程的示例 性實(shí)施例與常規(guī)編程過程相對比。在圖4中，在401處描繪了偶數(shù)和奇數(shù)頁架構(gòu)的示例性 位線布置。偶數(shù)頁的位線被描繪為實(shí)線，而奇數(shù)頁的位線被描繪為虛線。對于此示例，偶數(shù) 頁將被編程和校驗(yàn)。在圖4中的402，每隔一條偶數(shù)位線(即，被記為偶數(shù)_0的位線)在 第一編程脈沖Pgm_e0期間被編程。在第二編程脈沖Pgm_el期間，記為偶數(shù)_1的位線被編程。編程過程的完成進(jìn)度由圖4中心上方的箭頭指示。偶數(shù)頁的所有位線被一起校驗(yàn)。通 過此辦法，不存在可導(dǎo)致編程干擾失敗的CS2數(shù)據(jù)模式。相同的技術(shù)可被用于編程奇數(shù)頁 的位線。即，奇數(shù)頁的位線將以交替方式被編組并且每個(gè)組將以分段方式被編程。所有的 奇數(shù)頁的位線將被一起校驗(yàn)。相反，在圖4中的403，常規(guī)編程過程將在單個(gè)編程脈沖Pgm_ e期間對偶數(shù)頁(記為偶數(shù)_0和偶數(shù)_1兩者)的所有位線編程。常規(guī)編程過程的完成進(jìn) 度由圖4右上方的箭頭指示。用該常規(guī)辦法，將存在可導(dǎo)致編程干擾失敗的CS2數(shù)據(jù)模式。圖5將根據(jù)本文所公開的主題的在編程期間解決CS2數(shù)據(jù)模式的編程過程的另一 示例性實(shí)施例與常規(guī)編程過程相對比。在圖5中，在501描繪了一種示例性位線布置，即 全位線架構(gòu)。為了例示根據(jù)本文所公開的主題的編程過程，位線已被指定為BL_0、BL_1和 BL_2。在圖5中的502，被指定為BL_0的每條位線在第一編程脈沖Pgm_0期間被編程。在 第二編程脈沖Pgm_l期間，被指定為BL_1的每條位線被編程。在第三編程脈沖Pgm_2期間， 被指定為BL_2的每條位線被編程。編程過程的完成進(jìn)度由圖5中心上方的箭頭指示。所 有位線隨后在一起被校驗(yàn)。通過此辦法，不存在可導(dǎo)致編程干擾失敗的CS2數(shù)據(jù)模式。相 反，在圖5的503，常規(guī)編程過程將在單個(gè)編程脈沖Pgm期間對所有的位線編程。常規(guī)編程 過程的完成進(jìn)度由圖5右上方的箭頭指示。用該常規(guī)辦法，將存在可導(dǎo)致編程干擾失敗的 CS2數(shù)據(jù)模式。圖6A和6B分別描繪根據(jù)本文所公開的主題的在編程期間NAND陣列的編程進(jìn)展 以及CS2數(shù)據(jù)模式的相對概率。在圖6A中的原點(diǎn)處，諸如圖1中的NAND陣列100之類的 NAND陣列的編程過程開始。在一個(gè)極值處，NAND陣列的兩個(gè)列頁完全未經(jīng)編程；因此CS2 數(shù)據(jù)模式(圖3A)的概率非常高，如由圖6B的原點(diǎn)附近的相對概率曲線601的位置所表示。 然而，應(yīng)理解，編程過程無需在NAND陣列完全未經(jīng)編程的情況下開始。由于CS2數(shù)據(jù)模式 的概率非常高，所以編程過程使用相對低的Vpgm來降低CS2干擾失敗的風(fēng)險(xiǎn)。該相對低的 Vpgm在圖6A的左側(cè)被表示為相對低的電壓脈沖(即，短垂直條)。在編程脈沖之后，以公 知方式執(zhí)行校驗(yàn)，如由一系列校驗(yàn)脈沖所表示。隨著編程在圖6A中進(jìn)行，圖6B顯示CS2數(shù)據(jù)模式的概率開始逐漸減小。在一些 情形中，隨著編程的進(jìn)行，可能發(fā)生CS2數(shù)據(jù)模式(圖3A)。在其他情形中，可能發(fā)生單側(cè) 列-條(CSl)數(shù)據(jù)模式(圖3B)或者可能發(fā)生零側(cè)列-條(CSO)數(shù)據(jù)模式(圖3C)。在編 程進(jìn)行的同時(shí)，Vpgm電壓逐漸增加以解決編程存儲器單元所需要的增大的編程電壓，因?yàn)?存儲器陣列中的更多部分變?yōu)橐丫幊?。在編程過程的此階段期間，使用單脈沖編程技術(shù)，如 由在圖6A和6B之間延伸的虛線所包圍的區(qū)域左側(cè)的區(qū)域所指示的。隨著編程過程的進(jìn)行，在編程過程期間的某一點(diǎn)，CS2數(shù)據(jù)模式的概率開始以較大 的速率減小，并且，如由包圍在圖6A和6B之間的延伸的虛線內(nèi)的區(qū)域所指示的，使用了根 據(jù)本文所公開的主題的雙重脈沖編程技術(shù)以解決減小的CS2數(shù)據(jù)模式的概率，并改善編程 期間溝道的升壓效率和減小CS2干擾失敗的概率。根據(jù)本文所公開的主題的雙重脈沖技術(shù) 使用兩個(gè)編程脈沖順序地編程由具有經(jīng)升壓(禁止)電壓的溝道隔開的兩個(gè)存儲器單元 (即，圖3A)。S卩，參照圖3A，當(dāng)存在CS2數(shù)據(jù)模式時(shí)，第一編程脈沖被用于編程與溝道301 相關(guān)聯(lián)的存儲器單元，第二編程脈沖被用于編程與溝道303相關(guān)聯(lián)的存儲器單元。盡管雙 重脈沖編程技術(shù)延長了編程過程，但雙重脈沖編程技術(shù)通過創(chuàng)造CSl數(shù)據(jù)模式有利地減小 了 CS2干擾失敗的概率。
隨著編程過程的繼續(xù)，CS2數(shù)據(jù)模式的概率變得相對較低，盡管編程電壓Vpgm已 經(jīng)逐漸增大，但CS2干擾失敗的風(fēng)險(xiǎn)是較低的。因此，無需雙重脈沖編程技術(shù)，且編程過程 返回到單脈沖編程技術(shù)。編程過程的這部分由在圖6A和6B之間的延伸的虛線所包圍的區(qū) 域的右側(cè)區(qū)域指示。在NAND陣列的編程過程的開頭，遇到CS2數(shù)據(jù)模式的概率相對較高，所以本文所 公開的主題的雙重脈沖編程技術(shù)可被用于整個(gè)編程過程；然而，因?yàn)槭褂幂^低的編程電壓 Vpgm, CS2干擾失敗的概率相對較低。因此，通過使用雙重脈沖編程技術(shù)所獲得的減小的 CS2干擾失敗概率這一優(yōu)勢可能在價(jià)值上被編程過程的整體時(shí)間的增加所超過。根據(jù)本文所公開的主題，有三種主要技術(shù)可被用于確定在NAND編程過程期間何 時(shí)應(yīng)該使用雙重脈沖編程技術(shù)。第一主要技術(shù)是基于編程過程的進(jìn)度，這是以循環(huán)計(jì)數(shù)即 特定頁要接收的編程脈沖的數(shù)目為基礎(chǔ)的。用于確定何時(shí)應(yīng)該使用雙重脈沖編程技術(shù)的第 二主要技術(shù)是基于編程電壓Vpgm的相對量值的。第三主要技術(shù)是基于對CS2數(shù)據(jù)模式的 檢測。應(yīng)理解，用于確定何時(shí)應(yīng)該使用雙重脈沖編程技術(shù)的其他技術(shù)可以基于這三種主要 技術(shù)中的至少兩種或更多種的組合。圖7示出了根據(jù)本文所公開的主題的基于編程過程完成進(jìn)度(循環(huán)計(jì)數(shù))的確定 進(jìn)行NAND存儲器陣列的頁的編程過程的示例性實(shí)施例的流程圖700。圖8是當(dāng)使用雙重脈 沖編程技術(shù)的確定是基于編程過程完成進(jìn)度(即，循環(huán)計(jì)數(shù))時(shí)圖7的流程圖700的過程 的描繪。在步驟701，編程過程開始且變量循環(huán)計(jì)數(shù)被設(shè)為1。如本文所使用的，循環(huán)計(jì)數(shù) 是特定頁要接收的編程脈沖的數(shù)目。過程流向步驟702，在步驟702，確定循環(huán)計(jì)數(shù)即經(jīng)過 對NAND存儲器陣列的列頁的編程過程的編程次數(shù)是否超過預(yù)定數(shù)目k且小于預(yù)定數(shù)目η。 在一個(gè)示例性實(shí)施例中，對k和η所選取的特定值可取決于給定的制造批量內(nèi)觀測到的造 成NAND存儲器陣列容易出現(xiàn)CS2干擾失敗的制造變異。在另一示例性實(shí)施例中，對k和η 所選取的特定值可取決于在眾多制造批量上獲取的觀測到的造成NAND存儲器陣列容易出 現(xiàn)CS2干擾失敗的制造差。若在步驟702循環(huán)計(jì)數(shù)小于k或大于n，則過程流向步驟709，在步驟709，使用常 規(guī)單脈沖編程技術(shù)對NAND列頁編程。步驟709對應(yīng)由圖6A和6B之間延伸的虛線所包圍的 區(qū)域的左側(cè)或右側(cè)的區(qū)域。這在圖8中還用區(qū)域801來描繪。當(dāng)步驟709對應(yīng)圖6A和6B 之間延伸的虛線所包圍的區(qū)域左側(cè)的區(qū)域時(shí)，CS2數(shù)據(jù)模式的概率相對較高，但由于編程電 壓Vpgm相對較低所以CS2干擾失敗的概率相對較低。這在圖8中還用區(qū)域802來描繪。當(dāng) 步驟709對應(yīng)圖6A和6B之間延伸的虛線所包圍的區(qū)域右側(cè)的區(qū)域時(shí)，編程電壓Vpgm相對 較高，但由于CS2數(shù)據(jù)模式的概率相對較低所以CS2干擾失敗的概率相對較低。若在步驟702循環(huán)計(jì)數(shù)大于k且小于n，則過程流向步驟703，在步驟703，NAND列 頁的前一半被編程，而NAND列頁的后一半被禁止。即，當(dāng)過程從步驟702流向步驟703時(shí)， 已經(jīng)確定使用本文所公開的雙重脈沖編程技術(shù)，因?yàn)镃S2數(shù)據(jù)模式的概率相對較高且編程 電壓Vpgm相對較高；因此如果使用常規(guī)單脈沖編程技術(shù)那么CS2干擾失敗的概率也相對 較高。一旦步驟703完成，流程繼續(xù)到步驟704，在步驟704，NAND列頁的后一半被編程，而 NAND列頁的前一半被禁止。步驟703和704對應(yīng)于包圍在圖6A和6B之間延伸的虛線內(nèi)的 區(qū)域。這在圖8中還用區(qū)域803來描繪。不論該流程從步驟702取用哪條路徑，編程都在步驟705處被校驗(yàn)。流程繼續(xù)到步驟706，在步驟706，確定在步驟703和704、或者在步驟709所執(zhí)行的編程是否得到校驗(yàn)。 若在步驟706確定編程得到校驗(yàn)，則流程繼續(xù)到步驟708，在步驟708，NAND存儲器陣列的頁 的編程過程完成。若在步驟706確定該編程未得到校驗(yàn)，則流程繼續(xù)到步驟707，在步驟707 確定對列頁的編程過程是否完成，即循環(huán)計(jì)數(shù)是否等于該列頁中的行數(shù)P。若在步驟707確 定循環(huán)計(jì)數(shù)不等于P，則流程繼續(xù)到步驟710，在步驟710，循環(huán)計(jì)數(shù)被遞增。流程隨后繼續(xù) 到步驟702。若在步驟707確定循環(huán)計(jì)數(shù)等于P，則流程繼續(xù)到步驟708，在步驟708，NAND 存儲器陣列的頁的編程過程完成。圖9示出了根據(jù)本文所公開的主題的基于以編程電壓Vpgm的量值確定為基礎(chǔ)的 進(jìn)度確定進(jìn)行NAND存儲器陣列的頁的編程過程的示例性實(shí)施例的流程圖900。在步驟901， 編程過程開始且變量循環(huán)計(jì)數(shù)被設(shè)為1。過程流向步驟902，在步驟902，確定編程電壓Vpgm 是否大于電壓A且小于電壓B。在一個(gè)示例性實(shí)施例中，對A和B所選取的特定值可取決 于給定的制造批量內(nèi)觀測到的造成NAND存儲器陣列容易出現(xiàn)CS2干擾失敗的制造差。在 另一示例性實(shí)施例中，對A和B所選取的特定值可取決于在眾多制造批量上觀測到的造成 NAND存儲器陣列容易出現(xiàn)CS2干擾失敗的制造差。若在步驟902編程電壓Vpgm小于A或大于B，則過程流向步驟909，在步驟909，使 用常規(guī)單脈沖編程技術(shù)對NAND列頁編程。步驟909對應(yīng)由圖7A和7B之間延伸的虛線所 包圍的區(qū)域的左側(cè)或右側(cè)的區(qū)域。若在步驟902編程電壓Vpgm大于A且小于B，則過程流向步驟903，在步驟903， NAND列頁的前一半被編程，而NAND列頁的后一半被禁止。即，當(dāng)過程從步驟902流向步驟 903時(shí)，已經(jīng)作出使用本文所公開的雙重脈沖編程技術(shù)的決定，因?yàn)镃S2數(shù)據(jù)模式的概率相 對較高且編程電壓Vpgm相對較高；因此如果使用常規(guī)單脈沖編程技術(shù)那么CS2干擾失敗的 概率也相對較高。一旦步驟903完成，流程繼續(xù)到步驟904，在步驟904，NAND列頁的后一 半被編程，而NAND列頁的前一半被禁止。步驟903和904對應(yīng)于圖6A和6B之間延伸的虛 線所包圍的區(qū)域。不論該流程從步驟902采取哪條路徑，編程都在步驟905處被校驗(yàn)。流程繼續(xù)到步 驟906，在步驟906，校驗(yàn)在步驟903和904、或者在步驟909所執(zhí)行的編程。若在步驟906 確定編程已校驗(yàn)，則流程繼續(xù)到步驟908，在步驟908，NAND存儲器陣列的頁的編程過程完 成。若在步驟906確定該編程未經(jīng)校驗(yàn)，則流程繼續(xù)到步驟907，在步驟907確定對列頁的 編程過程是否完成，即循環(huán)計(jì)數(shù)是否等于該列頁中的行數(shù)P。若在步驟907確定循環(huán)計(jì)數(shù) 不等于P，則流程繼續(xù)到步驟910，在步驟910，循環(huán)計(jì)數(shù)被遞增。流程隨后繼續(xù)到步驟902。 若在步驟907確定循環(huán)計(jì)數(shù)等于p，則流程繼續(xù)到步驟908，在步驟908，NAND存儲器陣列的 頁的編程過程完成。圖10示出了根據(jù)本文所公開的主題的基于以對CS2數(shù)據(jù)模式的檢測為基礎(chǔ)的進(jìn) 度確定進(jìn)行NAND存儲器陣列的頁的編程過程的示例性實(shí)施例的流程圖1000。圖11描繪了根據(jù)本文所公開的主題的用于檢測CS2數(shù)據(jù)模式的示例性電路配置。 在圖11中，在Vcc與CS2數(shù)據(jù)模式檢測線之間耦合有多個(gè)PMOS串聯(lián)電路。當(dāng)這些PMOS串 聯(lián)電路中的任何電路導(dǎo)通時(shí)，CS2數(shù)據(jù)模式檢測線被耦合至Vcc。更具體地，第一 PMOS串聯(lián) 電路由PMOS晶體管1101和1102形成。當(dāng)位線BLOe (偶數(shù))、BLOo (奇數(shù))、BLle、和BLlo 上出現(xiàn)的數(shù)據(jù)模式形成CS2數(shù)據(jù)模式時(shí)，晶體管1101和1102皆導(dǎo)通，且CS2數(shù)據(jù)模式檢測線被耦合至Vcc。在一個(gè)示例性實(shí)施例中，對應(yīng)于介于k和η之間的循環(huán)計(jì)數(shù)，CS2數(shù)據(jù)模 式檢測線被使能，其中k和η是與列頁的行數(shù)有關(guān)的預(yù)定值。在另一示例性實(shí)施例中，當(dāng)編 程電壓Vpgm介于A和B之間時(shí)使能CS2數(shù)據(jù)模式檢測線，其中A和B是預(yù)定值。在圖10中的步驟1001，編程過程開始且變量循環(huán)計(jì)數(shù)被設(shè)為1。過程流向步驟 1002，在步驟1002，確定循環(huán)計(jì)數(shù)即經(jīng)過NAND存儲器陣列的列頁的編程過程的編程次數(shù)是 否超過預(yù)定數(shù)目k且小于預(yù)定數(shù)目η。在一個(gè)示例性實(shí)施例中，對k和η所選取的特定值可 取決于給定的制造批量內(nèi)觀測到的造成NAND存儲器陣列容易出現(xiàn)CS2干擾失敗的制造差。 在另一示例性實(shí)施例中，對k和η所選取的特定值可取決于在眾多制造批量上獲取的觀測 到的造成NAND存儲器陣列容易出現(xiàn)CS2干擾失敗的制造差。若在步驟1002循環(huán)計(jì)數(shù)小于k或大于n，則過程流向步驟1012，在步驟1012，使用 常規(guī)單脈沖編程技術(shù)對NAND列頁編程。若在步驟1002，循環(huán)計(jì)數(shù)大于k且小于n，則過程 流向步驟1003，在步驟1003，CS2檢測器被調(diào)用并確定在先前循環(huán)中是否檢測到CS2數(shù)據(jù) 模式。若在步驟1003確定在先前循環(huán)中未檢測到CS2數(shù)據(jù)模式，則流程繼續(xù)到步驟1012， 在步驟1012使用常規(guī)單脈沖技術(shù)對NAND列頁編程。若在步驟1003確定在先前循環(huán)中檢 測到CS2數(shù)據(jù)模式，則流程繼續(xù)到步驟1004，在步驟1004進(jìn)行CS2數(shù)據(jù)模式檢測過程。流 程繼續(xù)到步驟1005，在步驟1005確定是否檢測到CS2數(shù)據(jù)模式檢測。若在步驟1005未檢 測到CS2數(shù)據(jù)模式，則流程繼續(xù)到步驟1012。若在步驟1005檢測到CS2數(shù)據(jù)模式，則流程繼續(xù)到步驟1006，在步驟1006，NAND 列頁的前一半被編程而NAND列頁的后一半被禁止。一旦步驟1006完成，流程就繼續(xù)到步 驟1007，在步驟1007，NAND列頁的后一半被編程，而NAND列頁的前一半被禁止。不論該流程是來自步驟1007還是來自步驟1012，該編程都在步驟1008被校驗(yàn)。 流程繼續(xù)到步驟1009，在步驟1009，確定在步驟1006和1007、或者在步驟1012所執(zhí)行的 編程是否已校驗(yàn)。若在步驟1009確定編程已校驗(yàn)，則流程繼續(xù)到步驟1001，在步驟1001， NAND存儲器陣列的頁的編程過程完成。若在步驟1009確定該編程未經(jīng)校驗(yàn)，則流程繼續(xù)到 步驟1010，在步驟1010確定對列頁的編程過程是否完成，即循環(huán)計(jì)數(shù)是否等于該列頁中的 行數(shù)P。若在步驟1010確定循環(huán)計(jì)數(shù)不等于p，則流程繼續(xù)到步驟1013，在步驟1013，循環(huán) 計(jì)數(shù)被遞增。流程隨后繼續(xù)到步驟1002。若在步驟1010確定循環(huán)計(jì)數(shù)等于p，則流程繼續(xù) 到步驟1011，在步驟1011，NAND存儲器陣列的頁的編程過程完成。如結(jié)合圖11所描述的，CS2檢測可根據(jù)循環(huán)計(jì)數(shù)和/或編程電壓Vpgm的量值被 使能。另外，盡管本文所公開的編程技術(shù)是結(jié)合發(fā)生在配置成偶數(shù)和奇數(shù)列頁的NAND 存儲器陣列中的數(shù)據(jù)模式來描述的，但應(yīng)理解本文所公開的編程技術(shù)還適用于發(fā)生在未被 配置成偶數(shù)和奇數(shù)列頁的NAND存儲器陣列中的數(shù)據(jù)模式。圖12描繪了一種包括計(jì)算機(jī)可讀介質(zhì)1201的制品1200，該計(jì)算機(jī)可讀介質(zhì)1201 其上存儲有若被執(zhí)行則導(dǎo)致本文公開的示例性過程中任意過程或其組合的指令。在一個(gè)示 例性實(shí)施例中，制品1200包括但不限于磁存儲設(shè)備。在另一示例性實(shí)施例中，制品1200包 括但不限于光存儲設(shè)備。在又一示例性實(shí)施例中，制品1200包括但不限于基于電的存儲設(shè)備?？设b于上文的詳細(xì)說明作出這些改變。下面權(quán)利要求中使用的術(shù)語不應(yīng)當(dāng)解釋成將本發(fā)明的范圍限定于說明書和權(quán)利要求書所披露的特定實(shí)施例。相反，本文所公開的 實(shí)施例的范圍是由所附權(quán)利要求書限定的，它應(yīng)當(dāng)根據(jù)已確立的權(quán)利要求書解釋原則來解讀。
權(quán)利要求
1.一種編程N(yùn)AND存儲器陣列的方法，包括選擇所述NAND存儲器陣列的字線以編程耦合至所述字線的至少兩個(gè)存儲器單元，所 述字線被耦合至多個(gè)存儲器單元；若與待編程的至少兩個(gè)存儲器單元相關(guān)聯(lián)的數(shù)據(jù)模式是雙側(cè)列-條(CS》數(shù)據(jù)模式則 通過將編程電壓Vpgm作為雙重脈沖施加給所述字線來編程耦合至所述字線的所述至少兩 個(gè)存儲器單元，所述至少兩個(gè)存儲器單元中的第一存儲器單元由第一編程電壓脈沖編程而 所述至少兩個(gè)存儲器單元中的第二存儲器單元由第二編程電壓脈沖編程；以及若與待編程的至少兩個(gè)存儲器單元相關(guān)聯(lián)的數(shù)據(jù)模式不是雙側(cè)列-條(CS》數(shù)據(jù)模式 則通過將編程電壓Vpgm作為單個(gè)脈沖施加給所述字線來編程耦合至所述字線的所述至少 兩個(gè)存儲器單元。
2.如權(quán)利要求1所述的方法，其特征在于，所述雙側(cè)列-條(CS》數(shù)據(jù)模式包括直接介 于待編程的兩個(gè)存儲器單元之間的將不被編程的存儲器單元、與所述將不被編程的存儲器 單元相關(guān)聯(lián)的具有所施加的升壓電壓的溝道、以及與所述待編程的兩個(gè)存儲器單元相關(guān)聯(lián) 的具有所施加的編程電壓的溝道。
3.如權(quán)利要求2所述的方法，其特征在于，還包括，若與所述NAND存儲器陣列的所述編 程相關(guān)聯(lián)的循環(huán)計(jì)數(shù)大于第一預(yù)定值且小于第二預(yù)定值，則將所述編程電壓Vpgm作為所 述雙重脈沖施加給所述字線；以及若與所述NAND陣列的所述編程相關(guān)聯(lián)的所述循環(huán)計(jì)數(shù)小于所述第一預(yù)定值和大于所 述第二預(yù)定值，則將所述編程電壓Vpgm作為所述單個(gè)脈沖施加給所述字線。
4.如權(quán)利要求3所述的方法，其特征在于，還包括，若所述編程電壓Vpgm的量值大于第 一預(yù)定量值且小于第二預(yù)定量值，則將所述編程電壓Vpgm作為所述雙重脈沖施加給所述 字線；以及若所述編程電壓Vpgm的量值小于所述第一預(yù)定量值且大于所述第二預(yù)定量值，則將 所述編程電壓Vpgm作為所述單個(gè)脈沖施加給所述字線。
5.如權(quán)利要求2所述的方法，其特征在于，還包括若所述編程電壓Vpgm的量值大于第 一預(yù)定量值且小于第二預(yù)定量值，則將所述編程電壓Vpgm作為所述雙重脈沖施加給所述 字線；以及若所述編程電壓Vpgm的量值小于所述第一預(yù)定量值且大于所述第二預(yù)定量值，則將 所述編程電壓Vpgm作為所述單個(gè)脈沖施加給所述字線。
6.如權(quán)利要求5所述的方法，其特征在于，還包括，若與所述NAND存儲器陣列的所述編 程相關(guān)聯(lián)的循環(huán)計(jì)數(shù)大于第一預(yù)定值且小于第二預(yù)定值，則將所述編程電壓Vpgm作為所 述雙重脈沖施加給所述字線；以及若與所述NAND陣列的所述編程相關(guān)聯(lián)的所述循環(huán)計(jì)數(shù)小于所述第一預(yù)定值且大于所 述第二預(yù)定值，則將所述編程電壓Vpgm作為所述單個(gè)脈沖施加給所述字線。
7.如權(quán)利要求2所述的方法，其特征在于，還包括，若檢測到所述雙側(cè)列-條(CS2)數(shù) 據(jù)模式，則將所述編程電壓Vpgm作為所述雙重脈沖施加給所述字線；以及若未檢測到所述雙側(cè)列-條(CS》數(shù)據(jù)模式，則將所述編程電壓Vpgm作為所述單個(gè)脈 沖施加給所述字線。
8.一種編程N(yùn)AND存儲器陣列的方法，包括選擇所述NAND存儲器陣列的字線以編程耦合至所述字線的至少兩個(gè)存儲器單元，所 述字線被耦合至多個(gè)存儲器單元；檢測雙側(cè)列-條(CS》數(shù)據(jù)模式，所述雙側(cè)列-條(CS》數(shù)據(jù)模式包括直接介于待編 程的兩個(gè)存儲器單元之間的將不被編程的存儲器單元、與所述將不被編程的存儲器單元相 關(guān)聯(lián)的具有所施加的升壓電壓的溝道、以及與所述待編程的兩個(gè)存儲器單元相關(guān)聯(lián)的具有 所施加的編程電壓的溝道；若與待編程的至少兩個(gè)存儲器單元相關(guān)聯(lián)的數(shù)據(jù)模式是所述雙側(cè)列-條(CS》數(shù)據(jù)模 式，則通過將編程電壓Vpgm作為雙重脈沖施加給所述字線來編程耦合至所述字線的所述 至少兩個(gè)存儲器單元；以及若與待編程的至少兩個(gè)存儲器單元相關(guān)聯(lián)的數(shù)據(jù)模式不是雙側(cè)列-條(CS》數(shù)據(jù)模 式，則通過將編程電壓Vpgm作為單個(gè)脈沖施加給所述字線來編程耦合至所述字線的所述 至少兩個(gè)存儲器單元。
9.如權(quán)利要求8所述的方法，其特征在于，所述至少兩個(gè)存儲器單元中的第一存儲器 單元由第一編程電壓脈沖編程，而所述至少兩個(gè)存儲器單元中的第二存儲器單元由第二編 程電壓脈沖編程。
10.如權(quán)利要求9所述的方法，其特征在于，還包括，若與所述NAND存儲器陣列的所述 編程相關(guān)聯(lián)的循環(huán)計(jì)數(shù)大于第一預(yù)定值且小于第二預(yù)定值，則將所述編程電壓Vpgm作為 所述雙重脈沖施加給所述字線；以及若與所述NAND陣列的所述編程相關(guān)聯(lián)的所述循環(huán)計(jì)數(shù)小于所述第一預(yù)定值且大于所 述第二預(yù)定值則將所述編程電壓Vpgm作為所述單個(gè)脈沖施加給所述字線。
11.如權(quán)利要求10所述的方法，其特征在于，所述NAND存儲器陣列包括偶數(shù)列頁和奇 數(shù)列頁，其中若所述將不被編程的存儲器單元包括所述偶數(shù)列頁的部分，則所述待編程的兩個(gè) 存儲器單元包括所述奇數(shù)列頁的部分，且其中若所述將不被編程的存儲器單元包括所述奇數(shù)列頁的部分，則所述待編程的兩個(gè) 存儲器單元包括所述偶數(shù)列頁的部分。
12.如權(quán)利要求9所述的方法，其特征在于，還包括，若所述編程電壓Vpgm的量值大于 第一預(yù)定量值且小于第二預(yù)定量值，則將所述編程電壓Vpgm作為所述雙重脈沖施加給所 述字線；以及若所述編程電壓Vpgm的量值小于所述第一預(yù)定量值且大于所述第二預(yù)定量值，則將 所述編程電壓Vpgm作為所述單個(gè)脈沖施加給所述字線。
13.如權(quán)利要求12所述的方法，其特征在于，所述NAND存儲器陣列包括偶數(shù)列頁和奇 數(shù)列頁，其中若所述將不被編程的存儲器單元包括所述偶數(shù)列頁的部分，則所述待編程的兩個(gè) 存儲器單元包括所述奇數(shù)列頁的部分，且其中若所述不要被編程的存儲器單元包括所述奇數(shù)列頁的部分，則所述待編程的兩個(gè) 存儲器單元包括所述偶數(shù)列頁的部分。
14.一種編程N(yùn)AND存儲器陣列的方法，包括編程所述NAND存儲器陣列的邏輯頁的第一部分，所述邏輯頁被分割成所述第一部分和至少第二部分；編程所述NAND存儲器陣列的所述邏輯頁的所述第二部分；以及一起校驗(yàn)對所述NAND存儲器陣列的所述邏輯頁的所有部分的編程。
15.如權(quán)利要求14所述的方法，其特征在于，所述NAND存儲器陣列的每個(gè)部分包括相 同密度的預(yù)定數(shù)據(jù)模式。
16.如權(quán)利要求15所述的方法，其特征在于，所述預(yù)定數(shù)據(jù)模式包括雙側(cè)列-條(CS2) 數(shù)據(jù)模式，所述雙側(cè)列-條(CS》數(shù)據(jù)模式包括直接介于待編程的兩個(gè)存儲器單元之間的 將不被編程的存儲器單元，其中所述NAND存儲器陣列的所述邏輯頁包括多條物理位線，且其中每隔一條物理位線被編程。
17.如權(quán)利要求14所述的方法，其特征在于，所述NAND存儲器陣列的所述邏輯頁包括 多條物理位線，其中所述NAND存儲器陣列的所述邏輯頁包括第一部分和第二部分，且其中每四條物理位線是所述NAND存儲器陣列的所述邏輯頁的所述第一部分或所述 NAND存儲器陣列的所述邏輯頁的所述第二部分的部分。
18.如權(quán)利要求14所述的方法，其特征在于，所述NAND存儲器陣列的所述邏輯頁包括 多條位線，其中所述NAND存儲器陣列的所述邏輯頁包括第一部分、第二部分和第三部分；且其中每三條物理位線是所述NAND存儲器陣列的所述邏輯頁的所述第一部分、或所述 NAND存儲器陣列的所述邏輯頁的所述第二部分、或所述NAND存儲器陣列的所述邏輯頁的 所述第三部分的部分。
19.如權(quán)利要求14所述的方法，其特征在于，在對所述NAND存儲器陣列的所述邏輯頁 的編程期間，對所述NAND存儲器陣列的所述邏輯頁的所述第一部分的編程和對所述NAND 存儲器陣列的所述邏輯頁的所述第二部分的編程開啟和關(guān)閉對所述NAND存儲器陣列的所 述邏輯頁的所述第一和第二部分的分割。
20.如權(quán)利要求14所述的方法，其特征在于，在對所述NAND存儲器陣列的所述邏輯頁 的編程期間，對所述NAND存儲器陣列的所述邏輯頁的所述第一部分的編程和對所述NAND 存儲器陣列的所述邏輯頁的所述第二部分的編程開啟和關(guān)閉對所述NAND存儲器陣列的所 述邏輯頁的所述第一和第二部分的分割，其中對所述NAND陣列的所述邏輯頁的所述第一和第二部分的分割對應(yīng)于所述NAND陣 列的所述邏輯頁的第一預(yù)定次數(shù)的編程脈沖被關(guān)閉，在所述NAND陣列的所述邏輯頁的第 二預(yù)定次數(shù)的編程脈沖期間被開啟，以及在所述NAND陣列的所述邏輯頁的第三預(yù)定次數(shù) 的編程脈沖期間被關(guān)閉，所述第一預(yù)定次數(shù)的編程脈沖發(fā)生在所述第二預(yù)定次數(shù)的編程脈 沖之前，且所述第二預(yù)定次數(shù)的編程脈沖發(fā)生在所述第三預(yù)定次數(shù)的編程脈沖之前。
21.如權(quán)利要求14所述的方法，其特征在于，在對所述NAND存儲器陣列的所述邏輯頁 的編程期間，對所述NAND存儲器陣列的所述邏輯頁的所述第一部分的編程和對所述NAND 存儲器陣列的所述邏輯頁的所述第二部分的編程開啟和關(guān)閉對所述NAND存儲器陣列的所 述邏輯頁的所述第一和第二部分的分割，其中對所述NAND陣列的所述邏輯頁的所述第一和第二部分的分割是基于對所述NAND存儲器陣列的所述邏輯頁的編程的循環(huán)計(jì)數(shù)而被開啟和關(guān)閉的。
22.如權(quán)利要求14所述的方法，其特征在于，在對所述NAND存儲器陣列的所述邏輯頁 的編程期間，對所述NAND存儲器陣列的所述邏輯頁的所述第一部分的編程和對所述NAND 存儲器陣列的所述邏輯頁的所述第二部分的編程開啟和關(guān)閉對所述NAND存儲器陣列的所 述邏輯頁的所述第一和第二部分的分割，其中對所述NAND陣列的所述邏輯頁的所述第一和第二部分的分割是基于所述NAND存 儲器陣列的所述邏輯頁的編程的編程電壓而被開啟和關(guān)閉的。
23.如權(quán)利要求14所述的方法，其特征在于，在對所述NAND存儲器陣列的所述邏輯頁 的編程期間，對所述NAND存儲器陣列的所述邏輯頁的所述第一部分的編程和對所述NAND 存儲器陣列的所述邏輯頁的所述第二部分的編程開啟和關(guān)閉對所述NAND存儲器陣列的所 述邏輯頁的所述第一和第二部分的分割，其中對所述NAND陣列的所述邏輯頁的所述第一和第二部分的分割是基于對雙側(cè) 列-條(CS》數(shù)據(jù)模式的檢測而被開啟和關(guān)閉的，所述雙側(cè)列-條(CS》數(shù)據(jù)模式包括直 接介于待編程的兩個(gè)存儲器單元之間的將不被編程的存儲器單元。
24.如權(quán)利要求23所述的方法，其特征在于，所述雙側(cè)列-條(CS2)數(shù)據(jù)模式是由串聯(lián) 的且置于所述NAND存儲器陣列的兩條鄰接的物理位線與數(shù)據(jù)高速緩存之間的的兩個(gè)ρ溝 道晶體管來檢測的。
25.如權(quán)利要求23所述的方法，其特征在于，所述串聯(lián)晶體管的一側(cè)被偏置在預(yù)定電 壓上，而另一側(cè)被監(jiān)測以檢測所述雙側(cè)列-條(CS》數(shù)據(jù)模式。
26.如權(quán)利要求23所述的方法，其特征在于，基于對所述NAND存儲器陣列的所述邏輯 頁的編程的編程循環(huán)脈沖計(jì)數(shù)來調(diào)用對所述雙側(cè)列-條(CS》數(shù)據(jù)模式的檢測。
27.如權(quán)利要求23所述的方法，其特征在于，基于對所述NAND存儲器陣列的所述邏輯 頁的編程的編程循環(huán)脈沖計(jì)數(shù)和在對所述NAND存儲器陣列的所述邏輯頁的編程的先前脈 沖計(jì)數(shù)上對所述雙側(cè)列-條(CS》數(shù)據(jù)模式的檢測結(jié)果來調(diào)用對所述雙側(cè)列-條(CS2)數(shù) 據(jù)模式的檢測。
28.—種編程N(yùn)AND存儲器陣列的方法，包括選擇所述NAND存儲器陣列的字線以編程耦合至所選字線的至少兩個(gè)存儲器單元，所 述NAND存儲器陣列包括在第一方向上延伸的至少一條字線和在第二方向上延伸的多條位 線，所述第二方向基本垂直于所述第一方向，存儲器單元在字線和位線的交叉點(diǎn)處耦合至 字線和位線，所選字線被耦合至被組織成第一存儲器單元頁和第二存儲器單元頁的多個(gè)存 儲器單元，所述第一存儲器單元頁的存儲器單元與所述第一存儲器單元頁的鄰接存儲器單 元被所述第二存儲器單元頁的存儲器單元分隔開，所述正被編程的至少兩個(gè)存儲器單元是 所述第一存儲器單元頁的部分，所述正被編程的至少兩個(gè)存儲器單元中的第一存儲器單元 是所述第一存儲器單元頁的第一存儲器單元組的部分，所述第一組中的存儲器單元彼此被 作為所述第一存儲器單元頁的第二存儲器單元組的部分的存儲器單元隔開；通過將編程電壓Vpgm作為第一脈沖施加給所選字線來編程所述至少兩個(gè)存儲器單元 的所述第一存儲器單元；通過將編程電壓Vpgm作為第二脈沖施加給所選字線來編程所述至少兩個(gè)存儲器單元 的第二存儲器單元，所述第二存儲器單元是所述第一存儲器單元頁的所述第二存儲器單元組的部分；以及同時(shí)校驗(yàn)對所述第一存儲器單元頁的所述第一存儲器單元和所述第二存儲器單元的 編程。
29.如權(quán)利要求觀所述的方法，其特征在于，還包括選擇所述NAND存儲器陣列的第二字線以編程耦合至所選的第二字線的至少兩個(gè)存儲 器單元，所述被編程的至少兩個(gè)存儲器單元是所述第二存儲器單元頁的部分，所述被編程 的至少兩個(gè)存儲器單元的第一存儲器單元是所述第二存儲器單元頁的第一存儲器單元組 的部分，所述第二存儲器單元頁的所述第一組中的存儲器單元通過作為所述第二存儲器單 元頁的第二存儲器單元組的部分的存儲器單元彼此隔開；通過將編程電壓Vpgm作為第一脈沖施加給所選的第二字線來編程所述至少兩個(gè)存儲 器單元的所述第一存儲器單元；通過將編程電壓Vpgm作為第二脈沖施加給所選的第二字線來編程所述至少兩個(gè)存儲 器單元的第二存儲器單元，所述第二存儲器單元是所述第二存儲器單元頁的所述第二存儲 器單元組的部分；以及同時(shí)校驗(yàn)對作為所述第二存儲器單元頁的部分的所述第一存儲器單元和所述第二存 儲器單元的編程。
全文摘要
一種NAND編程方法，包括若與待編程的存儲器單元相關(guān)聯(lián)的數(shù)據(jù)模式形成雙側(cè)列-條(CS2)數(shù)據(jù)模式，則將編程電壓Vpgm作為雙重脈沖的編程脈沖來施加，以對NAND存儲器陣列編程。CS2數(shù)據(jù)模式包括直接介于待編程的兩個(gè)存儲器單元之間的將不被編程的存儲器單元，以使得與將不被編程的存儲器單元相關(guān)聯(lián)的溝道具有所施加的升壓電壓，以及與待編程的兩個(gè)存儲器單元相關(guān)聯(lián)的溝道具有所施加的編程電壓。通過第一編程電壓脈沖來編程這兩個(gè)存儲器單元中的第一存儲器單元，并通過第二編程電壓脈沖來編程第二存儲器單元。若未形成CS2數(shù)據(jù)模式，則將編程電壓Vpgm作為單脈沖來施加。
文檔編號G11C16/10GK102103889SQ201010617960
公開日2011年6月22日 申請日期2010年12月21日 優(yōu)先權(quán)日2009年12月22日
發(fā)明者A·后田, A·布里克勒, H·劉, T·田中 申請人:英特爾公司