專利名稱：半導(dǎo)體器件的高電壓控制電路的制作方法
技術(shù)領(lǐng)域：
示例性實(shí)施例涉及半導(dǎo)體器件的高電壓控制電路，更具體而言涉及能夠在較低電壓下被驅(qū)動(dòng)的半導(dǎo)體器件的高電壓控制電路。
背景技術(shù)：
半導(dǎo)體器件要求比輸入電源電壓高的泵浦電壓，而為了將所述電壓傳送給相關(guān)的電路或元件，需要高電壓控制電路。圖1是已知的半導(dǎo)體器件的高電壓控制電路的電路圖。參見圖1，當(dāng)執(zhí)行傳輸高電壓的操作時(shí)，反相器IVl和IV2將具有邏輯高電平的輸入信號(hào)緩沖，并將經(jīng)緩沖的信號(hào)輸出作為邏輯高電平的信號(hào)。NMOS晶體管NMOS和高電壓匪OS晶體管HNMOS響應(yīng)于第一控制信號(hào)B來將從反相器IV2輸出的具有邏輯高電平的信號(hào)傳輸?shù)捷敵龆俗覰A。因此，輸出端子NA的電位因邏輯高電平的信號(hào)的電位而提高。從反相器IVl輸出的第二控制信號(hào)C使高電壓PMOS晶體管HPMOS導(dǎo)通。輸出端子NA的電位被輸入到負(fù)電壓晶體管NNMOS的柵極，負(fù)電壓晶體管NNMOS因此而導(dǎo)通。因此，高電壓VPP被提供給輸出端子NA。當(dāng)執(zhí)行切斷高電壓的傳輸?shù)牟僮鲿r(shí)，反相器IVl和IV2將具有邏輯低電平的輸入信號(hào)A緩沖，并將經(jīng)緩沖的信號(hào)輸出作為邏輯低電平的信號(hào)。NMOS晶體管NMOS和高電壓 NMOS晶體管HNMOS響應(yīng)于第一控制信號(hào)B而導(dǎo)通。此時(shí)，輸出端子NA的電流經(jīng)由NMOS晶體管NMOS、高電壓匪OS晶體管HNMOS和反相器IV2而放電。已知的高電壓控制電路不能在電源電壓為2. 3V或1. 8V的低電壓器件中正常操作。這是因?yàn)椋?dāng)執(zhí)行切斷高電壓的傳輸?shù)牟僮鲿r(shí)，為了關(guān)斷高電壓PMOS晶體管HPM0S，必須要提供具有高電壓電平的第二控制信號(hào)C。由于在電源電壓為2. 3V或1. 8V的低電壓器件中產(chǎn)生的是2. 3V或1. 8V的第二控制信號(hào)C，因此高電壓PMOS晶體管HPMOS沒有完全關(guān)斷，并且有一些電流流經(jīng)高電壓PMOS晶體管HPM0S。因此，2. 5V或2. 8V的電位可能被傳送到輸出端子NA。

發(fā)明內(nèi)容
示例性實(shí)施例涉及半導(dǎo)體器件的高電壓控制電路，其中，在使用較低電源電壓的低電壓器件的高電壓控制電路中形成了用于將高電壓傳輸?shù)捷敵龆俗拥亩鄠€(gè)晶體管，由此，即使在切斷高電壓的操作中，所述多個(gè)晶體管沒有被較低的電源電壓完全關(guān)斷，仍可以防止高電壓被提供給輸出端子。
根據(jù)本發(fā)明的一個(gè)方面，一種示例性的半導(dǎo)體器件的高電壓控制電路包括輸出節(jié)點(diǎn)控制電路，所述輸出節(jié)點(diǎn)控制電路被配置為響應(yīng)于輸入信號(hào)來設(shè)置輸出端子的初始電位或者對(duì)輸出端子的電位進(jìn)行放電；以及高電壓供應(yīng)電路，所述高電壓供應(yīng)電路包括串聯(lián)耦接在輸出端子與用于供應(yīng)高電壓的供應(yīng)端子之間的加速單元和電位控制單元。加速單元響應(yīng)于輸出端子的電位而操作，而電位控制單元響應(yīng)于輸入信號(hào)而操作。當(dāng)執(zhí)行切斷向輸出端子傳輸高電壓的操作時(shí)，電位控制單元的閾值電壓值可以防止經(jīng)由加速單元提供的電流被提供給輸出端子。根據(jù)本發(fā)明的另一個(gè)方面，一種示例性的半導(dǎo)體器件的高電壓控制電路包括輸出節(jié)點(diǎn)控制電路，所述輸出節(jié)點(diǎn)控制電路被配置為控制輸出端子的電位；以及高電壓供應(yīng)電路，所述高電壓供應(yīng)電路包括串聯(lián)耦接的多個(gè)高電壓晶體管，并且被配置為當(dāng)執(zhí)行傳輸高電壓的操作時(shí)，經(jīng)由高電壓晶體管將高電壓傳送至輸出端子。當(dāng)執(zhí)行切斷高電壓的傳輸?shù)牟僮鲿r(shí)，高電壓供應(yīng)電路基于高電壓晶體管的閾值電壓來切斷高電壓向輸出端子的傳輸。根據(jù)本發(fā)明的又一個(gè)方面，一種示例性的半導(dǎo)體器件的高電壓控制電路包括初始節(jié)點(diǎn)控制電路，所述初始節(jié)點(diǎn)控制電路被配置為設(shè)置輸出端子的初始電位；高電壓傳輸電路，所述高電壓傳輸電路被配置為響應(yīng)于輸入信號(hào)而將高電壓傳輸至輸出端子；以及放電電路，所述放電電路被配置為從輸入信號(hào)被禁止起經(jīng)過一定的時(shí)間之后將輸出端子的電壓放電。


圖1是已知的半導(dǎo)體器件的高電壓控制電路的電路圖；圖2是根據(jù)本發(fā)明一個(gè)示例性實(shí)施例的半導(dǎo)體器件的高電壓控制電路的電路圖；圖3是根據(jù)本發(fā)明另一個(gè)示例性實(shí)施例的半導(dǎo)體器件的高電壓控制電路的電路圖；圖4是根據(jù)本發(fā)明又一個(gè)示例性實(shí)施例的半導(dǎo)體器件的高電壓控制電路的電路圖；圖5是根據(jù)本發(fā)明再一個(gè)示例性實(shí)施例的半導(dǎo)體器件的高電壓控制電路的電路圖；以及圖6是根據(jù)本發(fā)明又再一個(gè)示例性實(shí)施例的半導(dǎo)體器件的高電壓控制電路的電路圖。
具體實(shí)施例方式下面將參考附圖詳細(xì)描述本發(fā)明的一些示例性實(shí)施例。提供這些附圖是為了使本領(lǐng)域普通技術(shù)人員能理解本發(fā)明的實(shí)施例的范圍。圖2是根據(jù)本發(fā)明一個(gè)示例性實(shí)施例的半導(dǎo)體器件的高電壓控制電路的電路圖。參見圖2，根據(jù)本發(fā)明一個(gè)示例性實(shí)施例的半導(dǎo)體器件的高電壓控制電路100包括高電壓供應(yīng)電路110和輸出節(jié)點(diǎn)控制電路120。高電壓供應(yīng)電路110包括多個(gè)反相器IVl 1、IV12、加速單元DHVNl 1、以及電位控制單元HPMll、HPMl2。加速單元DHVNll由負(fù)電壓晶體管形成，并且電位控制單元由相應(yīng)的高電壓PMOS晶體管HPMl 1、HPMl2形成。反相器IVll與反相器IV12串聯(lián)耦接。反相器IVll通過將輸入信號(hào)A反相來產(chǎn)生第一控制信號(hào)B。反相器IV12通過將第一控制信號(hào)B反相來產(chǎn)生第二控制信號(hào)C。負(fù)電壓晶體管DHVNll和多個(gè)高電壓PMOS晶體管HPM11、HPMl2串聯(lián)耦接在高電壓供應(yīng)端子 VBLC與輸出端子Q3之間。負(fù)電壓晶體管DHVNll根據(jù)輸出端子Q3的電位而導(dǎo)通或關(guān)斷，并且被配置為將從高電壓供應(yīng)端子VBLC接收的高電壓提供給高電壓PMOS晶體管HPM11。負(fù)電壓晶體管DHVNll是具有負(fù)閾值電壓值的晶體管，并且優(yōu)選地由耗盡型高電壓NMOS晶體管形成。多個(gè)高電壓PMOS晶體管HPM11、HPM12響應(yīng)于第二控制信號(hào)C而將從負(fù)電壓晶體管DHVNll接收的高電壓傳送給輸出端子Q3。盡管圖2示出的是兩個(gè)高電壓PMOS晶體管 HPM11、HPM12，但是可以串聯(lián)耦接兩個(gè)或更多個(gè)高電壓PMOS晶體管。輸出節(jié)點(diǎn)控制電路120包括多個(gè)NMOS晶體管匪11和匪12。NMOS晶體管匪11耦接在接地電源Vss與反相器IVll和反相器IV12之間的節(jié)點(diǎn) Ql之間，并且被配置為響應(yīng)于輸入信號(hào)A而將節(jié)點(diǎn)Ql的電位放電。NMOS晶體管匪12耦接在節(jié)點(diǎn)Ql與輸出端子Q3之間，并且被配置為響應(yīng)于第三控制信號(hào)D而將第一控制信號(hào)B 的電位傳送給輸出端子Q3，或者經(jīng)由NMOS晶體管匪11將輸出端子Q3的電位放電。下面參照?qǐng)D2描述根據(jù)本發(fā)明的本示例性實(shí)施例的半導(dǎo)體器件的高電壓控制電路的操作。下面首先描述將高電壓傳送給輸出端子Q3的操作。輸入信號(hào)A從邏輯高電平轉(zhuǎn)變?yōu)檫壿嫷碗娖?。響?yīng)于此，反相器IVll產(chǎn)生具有邏輯高電平的第一控制信號(hào)B，而反相器IV12產(chǎn)生具有邏輯低電平的第二控制信號(hào)C。此時(shí)， 提供具有邏輯高電平的第三控制信號(hào)D，于是第一控制信號(hào)B被傳送給輸出端子Q3。因此， 輸出端子Q3的電位上升到第二控制信號(hào)B的電位減去NMOS晶體管匪12的閾值電壓Vth 所得的值。例如，在使用電源電壓為2. 3V或1. 8V的低電壓半導(dǎo)體器件中，所述低電壓半導(dǎo)體器件的輸出端子Q3的電位上升到2. 3V或1. 8V減去NMOS晶體管的閾值電壓值Vth所得的值(即，輸出端子Q3上升到2. 3-Vth或1. 8-Vth)。負(fù)電壓晶體管DHVNll響應(yīng)于輸出端子Q3的電位而將從高電壓供應(yīng)端子VBLC接收的高電壓傳送到高電壓PMOS晶體管HPMll的源極。高電壓PMOS晶體管HPMll和高電壓 PMOS晶體管HPM12響應(yīng)于具有邏輯低電平的第二控制信號(hào)C而導(dǎo)通，因而將所述高電壓傳送至輸出端子Q3。因此，輸出端子Q3的電位上升為高于初始電位，從而增加了流經(jīng)負(fù)電壓晶體管DHVNll的電流量。因此，輸出端子Q3的電位逐漸上升到高電壓供應(yīng)端子VBLC所接收的高電壓的電位。接著，高電壓的輸出電壓BLCWL經(jīng)由輸出端子Q3輸出。當(dāng)高電壓傳輸操作變?yōu)榍袛喔唠妷旱膫鬏數(shù)牟僮鲿r(shí)，輸入信號(hào)A的邏輯低電平轉(zhuǎn)變?yōu)檫壿嫺唠娖?。響?yīng)于此，反相器IVll產(chǎn)生具有邏輯低電平的第二控制信號(hào)B，而反相器IV12產(chǎn)生具有邏輯高電平的第三控制信號(hào)C。此時(shí)，NMOS晶體管匪12響應(yīng)于具有邏輯高電平的第三控制信號(hào)D而導(dǎo)通。另外，NMOS晶體管匪11響應(yīng)于具有邏輯高電平的輸入信號(hào)A而導(dǎo)通。因此，輸出端子Q3的電位利用接地電源Vss被放電。負(fù)電壓晶體管DHVNll響應(yīng)于輸出端子Q3的電位來減少經(jīng)由高電壓供應(yīng)端子VBLC 提供的高電壓的電流量。例如，在負(fù)電壓晶體管DHVNll的閾值電壓值為-2. 8V的情況下，即使輸出端子Q3的電位被放電至0V，但是負(fù)電壓晶體管DHVNll與高電壓PMOS晶體管HPMll之間的節(jié)點(diǎn)仍具有2. 8V的電壓值。高電壓PMOS晶體管HPMll和HPM12應(yīng)響應(yīng)于具有邏輯高電平的第二控制信號(hào)C而關(guān)斷，以使得提供給輸出端子Q3的高電壓被完全切斷。然而， 在半導(dǎo)體器件使用2. 3V或1. 8V的電源電壓的情況下，第二控制信號(hào)C的電位的最大值為 2.3乂或1.8￥。因此，高電壓PMOS晶體管HPMll并未完全關(guān)斷，而是傳輸少量的正電流。然而，流經(jīng)高電壓PMOS晶體管HPMll的電流被高電壓PMOS晶體管HPMl2切斷，于是電流不會(huì)被提供至輸出端子Q3。換言之，在本實(shí)施例中，當(dāng)執(zhí)行切斷高電壓的傳輸?shù)牟僮鲿r(shí)，用于傳輸高電壓的多個(gè)高電壓PMOS晶體管被用來完全阻斷提供至輸出端子Q3的高電壓。因此， 半導(dǎo)體器件可以穩(wěn)定地操作。根據(jù)本發(fā)明的本實(shí)施例的半導(dǎo)體器件的高電壓控制電路可以應(yīng)用在快閃存儲(chǔ)器件的塊譯碼器電路中。也就是說，可以通過使用塊地址信號(hào)的譯碼信號(hào)作為輸入信號(hào)A來切換用于選擇存儲(chǔ)塊的具有高電壓的塊選擇信號(hào)BLCWL。圖3是根據(jù)本發(fā)明另一個(gè)示例性實(shí)施例的半導(dǎo)體器件的高電壓控制電路的電路圖。參見圖3，根據(jù)本發(fā)明另一個(gè)示例性實(shí)施例的半導(dǎo)體器件的高電壓控制電路200 包括高電壓供應(yīng)電路210和輸出節(jié)點(diǎn)控制電路220。高電壓供應(yīng)電路210包括多個(gè)反相器1￥21、1￥22、加速單元0^^21、以及電位控制單元HPM21、HPM22。加速單元由負(fù)電壓晶體管DHVN21形成，而電位控制單元由各個(gè)高電壓 PMOS 晶體管 HPM21、HPM22 形成。反相器IV21和反相器IV22串聯(lián)耦接。反相器IV21通過將輸入信號(hào)A反相來產(chǎn)生第一控制信號(hào)B。反相器IV22通過將第一控制信號(hào)B反相來產(chǎn)生第二控制信號(hào)C。負(fù)電壓晶體管DHVN21和多個(gè)高電壓PMOS晶體管HPM21、HPM22串聯(lián)耦接在高電壓供應(yīng)端子VBLC 與輸出端子Q5之間。負(fù)電壓晶體管DHVN21響應(yīng)于輸出端子Q5的電位而導(dǎo)通或關(guān)斷，并且被配置為將從高電壓供應(yīng)端子VBLC接收的高電壓提供給高電壓PMOS晶體管HPM21。負(fù)電壓晶體管DHVN21是具有負(fù)閾值電壓值的晶體管，并且優(yōu)選地可以由耗盡型高電壓NMOS晶體管形成。高電壓PMOS晶體管HPM21響應(yīng)于第二控制信號(hào)C而將從負(fù)電壓晶體管DHVN21 接收的高電壓傳送給高電壓PMOS晶體管HPM22的源極。高電壓PMOS晶體管HPM22響應(yīng)于輸入信號(hào)A而將從高電壓PMOS晶體管HPM21接收的高電壓傳送給輸出端子Q5。雖然圖3 示出的是兩個(gè)高電壓PMOS晶體管HPM21、HPM22，但是兩個(gè)或更多個(gè)高電壓PMOS晶體管可以被串聯(lián)耦接并且響應(yīng)于第二控制信號(hào)B或輸入信號(hào)A而操作。輸出節(jié)點(diǎn)控制電路220包括多個(gè)匪OS晶體管匪21和匪22。NMOS晶體管匪21耦接在接地電源Vss與反相器IV21和反相器IV22之間的節(jié)點(diǎn) Q4之間，并且被配置為響應(yīng)于輸入信號(hào)A而將節(jié)點(diǎn)Q4的電位放電。NMOS晶體管匪22耦接在節(jié)點(diǎn)Q4與輸出端子Q5之間，并且被配置為響應(yīng)于第三控制信號(hào)D而將第一控制信號(hào)B 的電位傳送至輸出端子Q5、或者經(jīng)由NMOS晶體管匪21將輸出端子Q5的電位放電。下面參照?qǐng)D3描述根據(jù)本發(fā)明另一個(gè)示例性實(shí)施例的半導(dǎo)體器件的高電壓控制電路的操作。下面首先描述將高電壓傳輸至輸出端子Q5的操作。輸入信號(hào)A從邏輯高電平轉(zhuǎn)變?yōu)檫壿嫷碗娖健ｍ憫?yīng)于此，反相器IV21產(chǎn)生具有邏輯高電平的第一控制信號(hào)B，而反相器IV22產(chǎn)生具有邏輯低電平的第二控制信號(hào)C。此時(shí)，提供具有邏輯高電平的第三控制信號(hào)D，于是第一控制信號(hào)B被傳送至輸出端子Q5。因此， 輸出端子Q5的電位上升到第二控制信號(hào)B的電位減去NMOS晶體管匪22的閾值電壓值所得的值。例如，在使用電源電壓為2. 3V或1. 8V的低電壓半導(dǎo)體器件中，所述低電壓半導(dǎo)體器件的輸出端子Q5的電位上升到2. 3V或1. 8V減去NMOS晶體管的閾值電壓值所得的值。負(fù)電壓晶體管DHVN21響應(yīng)于輸出端子Q5的電位而將從高電壓端子VBLC接收的高電壓傳送至高電壓PMOS晶體管HPM21的源極。高電壓PMOS晶體管HPM21和高電壓PMOS 晶體管HPM22分別響應(yīng)于邏輯低電平的第二控制信號(hào)C和輸入信號(hào)而導(dǎo)通，因而將高電壓傳送至輸出端子Q5。因此，輸出端子Q5的電位上升為高于初始電位，從而增加了流經(jīng)負(fù)電壓晶體管DHVN21的電流量。因此，輸出端子Q5的電位逐漸增加到從高電壓供應(yīng)端子VBLC 接收的高電壓的電位。然后，高電壓的輸出電壓BLCWL經(jīng)由輸出端子Q5輸出。當(dāng)高電壓傳輸操作變?yōu)榍袛喔唠妷簜鬏數(shù)牟僮鲿r(shí)，輸入信號(hào)A的邏輯低電平轉(zhuǎn)變?yōu)檫壿嫺唠娖?。響?yīng)于此，反相器IV21產(chǎn)生具有邏輯低電平的第二控制信號(hào)B，而反相器 IV22產(chǎn)生具有邏輯高電平的第三控制信號(hào)C。此時(shí)，NMOS晶體管匪22響應(yīng)于具有邏輯高電平的第三控制信號(hào)D而導(dǎo)通。另外，NMOS晶體管匪21響應(yīng)于具有邏輯高電平的輸入信號(hào)A而導(dǎo)通。因此，輸出端子Q5的電位通過接地電源Vss而被放電。負(fù)電壓晶體管DHVN21響應(yīng)于輸出端子Q5的電位而減少經(jīng)由高電壓供應(yīng)端子VBLC 提供的高電壓的電流量。例如，在負(fù)電壓晶體管DHVN21的閾值電壓值為-2. 8V的情況下，即使輸出端子Q5的電位被放電至0V，但是負(fù)電壓晶體管DHVN21與高電壓PMOS晶體管HPM21 之間的節(jié)點(diǎn)仍具有2. 8V的電壓值。高電壓PMOS晶體管HPM21、HPM22應(yīng)分別響應(yīng)于具有邏輯高電平的第二控制信號(hào)C和具有邏輯高電平的輸入信號(hào)A而關(guān)斷，使得提供給輸出端子 Q5的高電壓被完全切斷。然而，在半導(dǎo)體器件使用2. 3V或1. 8V的電源電壓的情況下，第二控制信號(hào)C的電位的最大值為2. 3V或1. 8V。因此，高電壓PMOS晶體管HPM21并非完全關(guān)斷，而是傳輸少量的正電流。但是，流經(jīng)高電壓PMOS晶體管HPM21的電流被高電壓PMOS晶體管HPM22切斷，因此電流不會(huì)被提供給輸出端子Q5。換言之，在本實(shí)施例中，當(dāng)執(zhí)行切斷高電壓的傳輸?shù)牟僮鲿r(shí)，用于傳輸高電壓的多個(gè)高電壓PMOS晶體管被用來完全地阻斷提供給輸出端子Q5的高電壓。因此，半導(dǎo)體器件可以穩(wěn)定地操作。根據(jù)本發(fā)明的本示例性實(shí)施例的半導(dǎo)體器件的高電壓控制電路可以應(yīng)用在快閃存儲(chǔ)器件的塊譯碼器電路中。也就是說，可以通過使用塊地址信號(hào)的譯碼信號(hào)作為輸入信號(hào)A來切換用于選擇存儲(chǔ)塊的具有高電壓的塊選擇信號(hào)BLCWL。圖4是根據(jù)本發(fā)明又一個(gè)示例性實(shí)施例的半導(dǎo)體器件的高電壓控制電路的電路圖。參見圖4，半導(dǎo)體器件的高電壓控制電路300包括初始節(jié)點(diǎn)控制電路310、高電壓傳輸電路320和放電電路330。初始節(jié)點(diǎn)控制電路310響應(yīng)于第三控制信號(hào)D而將輸入信號(hào)A傳送給輸出端子 NA。初始節(jié)點(diǎn)控制電路310可以包括NMOS晶體管匪31。因此，輸出端子NA的電位上升到輸入信號(hào)A的電位減去NMOS晶體管匪31的閾值電壓所得的值。高電壓傳輸電路320包括反相器IV31、負(fù)電壓晶體管NNM0S31和高電壓PMOS晶體管HPM31。反相器IV31通過將輸入信號(hào)A反相來產(chǎn)生第二控制信號(hào)C。負(fù)電壓晶體管 NNM0S31與高電壓PMOS晶體管HPM31串聯(lián)耦接在高電壓供應(yīng)端子VBLC與輸出端子NA之間。負(fù)電壓晶體管NNM0S31響應(yīng)于輸出端子NA的電位而導(dǎo)通，而高電壓PMOS晶體管HPM31 響應(yīng)于第二控制信號(hào)C而導(dǎo)通。因此，來自于高電壓供應(yīng)端子VBLC的高電壓被傳送給輸出端子NA，從而產(chǎn)生輸出信號(hào)BLCTL。放電電路330包括延遲單元331和放電單元332。延遲單元331接收輸入信號(hào)A，并且通過將輸入信號(hào)A延遲一定的時(shí)間來產(chǎn)生延遲信號(hào)A’。放電單元332響應(yīng)于延遲信號(hào)A’而對(duì)輸出端子NA的電位放電。放電單元332包括反相器IV32、負(fù)電壓晶體管NNM0S32和NMOS晶體管匪32。反相器IV32通過將延遲信號(hào) A’反相來產(chǎn)生第一控制信號(hào)B。負(fù)電壓晶體管NNM0S32和NMOS晶體管匪32串聯(lián)耦接在輸出端子NA與接地電源端子Vss之間，并且響應(yīng)于第一控制信號(hào)B而導(dǎo)通。負(fù)電壓晶體管 NNM0S32可以具有快速放電效果，因?yàn)楫?dāng)執(zhí)行將輸出端子NA放電的操作時(shí)它相比于普通的 NMOS晶體管釋放大量的電流。另外，負(fù)電壓晶體管NNM0S32起到的作用是即使輸出端子 NA受到因相鄰的高電壓開關(guān)電路的輸出端子而產(chǎn)生的耦合效應(yīng)，仍能防止電壓上升。下面參照?qǐng)D4描述根據(jù)圖4所示的示例性實(shí)施例的半導(dǎo)體器件的高電壓控制電路的操作。在接收具有邏輯高電平的輸入信號(hào)A之前，放電單元332的負(fù)電壓晶體管NNM0S32 和NMOS晶體管匪32響應(yīng)于具有邏輯高電平的第一控制信號(hào)B而導(dǎo)通，從而將輸出端子NA 放電至邏輯低電平。在傳輸高電壓的操作中，當(dāng)接收到具有邏輯高電平的輸入信號(hào)A時(shí)，初始節(jié)點(diǎn)控制電路310響應(yīng)于第三控制信號(hào)D而將輸入信號(hào)A傳送至輸出端子NA。因此，輸出端子NA 的電位上升到輸入信號(hào)A的電位減去NMOS晶體管匪31的閾值電壓值所得的值。另外，高電壓傳輸電路320的反相器IV31產(chǎn)生具有邏輯低電平的第二控制信號(hào)C。高電壓PMOS晶體管HPM31響應(yīng)于具有邏輯低電平的第二控制信號(hào)C而導(dǎo)通。由于負(fù)電壓晶體管NNM0S31 具有負(fù)閾值電壓值，因此負(fù)電壓晶體管NNM0S31響應(yīng)于輸出端子NA的電位而將一定量的電流傳送給高電壓PMOS晶體管HPM31，所述輸出端子NA的電位已經(jīng)上升到輸入信號(hào)A的電位減去NMOS晶體管匪31的閾值電壓值所得的電位。因此，輸出端子NA的電位逐漸上升。延遲單元331接收具有邏輯高電平的輸入信號(hào)A，并且通過將輸入信號(hào)A延遲一定的時(shí)間來產(chǎn)生延遲信號(hào)A’。放電電路332的反相器IV32通過將具有邏輯低電平的延遲信號(hào)A’反相來產(chǎn)生第一控制信號(hào)B。放電單元332的負(fù)電壓晶體管NNM0S32響應(yīng)于具有邏輯高電平的第一控制信號(hào)B而導(dǎo)通，但是NMOS晶體管匪32響應(yīng)于具有邏輯低電平的第一控制信號(hào)B而關(guān)斷。因此，輸出端子NA不被放電。當(dāng)傳輸高電壓的操作變?yōu)榍袛喔唠妷旱膫鬏數(shù)牟僮鲿r(shí)，輸入信號(hào)A的高電平轉(zhuǎn)變?yōu)檫壿嫷碗娖?。響?yīng)于此，高電壓傳輸電路320的反相器IV31產(chǎn)生具有邏輯高電平的第二控制信號(hào)C。因此，高電壓PMOS晶體管HPM31關(guān)斷，從而切斷高電壓向輸出端子NA的傳輸。延遲單元331接收具有邏輯低電平的輸入信號(hào)A，并且通過將輸入信號(hào)A延遲一定的時(shí)間來產(chǎn)生延遲信號(hào)A’。放電單元332的反相器IV32通過將延遲信號(hào)A’反相來產(chǎn)生具有邏輯高電平的第一控制信號(hào)B。放電單元332的負(fù)電壓晶體管NNM0S32和NMOS晶體管匪32響應(yīng)于具有邏輯高電平的第一控制信號(hào)B而導(dǎo)通，使得輸出端子NA被放電。在輸入信號(hào)A從邏輯高電平轉(zhuǎn)變?yōu)檫壿嫷碗娖降那闆r下，根據(jù)延遲單元331的延遲時(shí)間來控制第一控制信號(hào)B的轉(zhuǎn)變時(shí)間。因此，高電壓傳輸電路320執(zhí)行向輸出端子NA 傳輸高電壓的操作的時(shí)間點(diǎn)和放電電路330執(zhí)行對(duì)輸出端子NA的電位進(jìn)行放電的操作的時(shí)間點(diǎn)可以被設(shè)置為彼此不重疊。換言之，因?yàn)榈诙刂菩盘?hào)C比第一控制信號(hào)B轉(zhuǎn)變得早，因此將高電壓傳輸?shù)捷敵龆俗覰A的操作可以在對(duì)輸出端子NA執(zhí)行放電的操作之前停止。另外，可以通過控制高電壓傳輸電路320的反相器IV31與放電電路330的反相器 IV32的β比(beta ratio)來控制第二控制信號(hào)C和第一控制信號(hào)B的邏輯電平轉(zhuǎn)變時(shí)間，以便改變操作時(shí)間點(diǎn)以防止電流消耗。也就是說，可以使用具有比反相器IV31高的β 值的反相器IV32，使得第二控制信號(hào)C比第一控制信號(hào)B更早地轉(zhuǎn)變邏輯電平。根據(jù)本發(fā)明的本示例性實(shí)施例的半導(dǎo)體器件的高電壓控制電路可以應(yīng)用在快閃存儲(chǔ)器件的塊譯碼器電路中。也就是說，可以通過將塊地址信號(hào)中的譯碼信號(hào)作為輸入信號(hào)A來切換用于選擇存儲(chǔ)塊的具有高電壓的塊選擇信號(hào)BLCWL。圖5是根據(jù)本發(fā)明再一個(gè)示例性實(shí)施例的半導(dǎo)體器件的高電壓控制電路的電路圖。參見圖5，半導(dǎo)體器件的高電壓控制電路400包括初始節(jié)點(diǎn)控制電路410、高電壓傳輸電路420和放電電路430。初始節(jié)點(diǎn)控制電路410響應(yīng)于輸入信號(hào)A而將輸入信號(hào)A傳送至輸出端子ΝΑ。初始節(jié)點(diǎn)控制電路410可以由NMOS晶體管ΝΜ41形成。因此，輸出端子NA的電位上升至輸入信號(hào)A的電位減去NMOS晶體管ΝΜ41的閾值電壓所得的值。高電壓傳輸電路420包括反相器IV41、負(fù)電壓晶體管NNM0S41和高電壓PMOS晶體管ΗΡΜ41。反相器IV41通過將輸入信號(hào)A反相來產(chǎn)生第二控制信號(hào)C。負(fù)電壓晶體管 NNM0S41和高電壓PMOS晶體管ΗΡΜ41串聯(lián)耦接在高電壓供應(yīng)端子VBLC與輸出端子NA之間。負(fù)電壓晶體管NNM0S41響應(yīng)于輸出端子NA的電位而導(dǎo)通，而高電壓PMOS晶體管ΗΡΜ41 響應(yīng)于第二控制信號(hào)C而導(dǎo)通。因此，來自于高電壓供應(yīng)端子VBLC的高電壓被傳送至輸出端子ΝΑ，從而產(chǎn)生輸出信號(hào)BLCTL。放電電路430包括延遲電路431和放電單元432。延遲電路431包括延遲單元431D和與非門ND1。延遲單元431D接收輸入信號(hào)Α， 并且通過將輸入信號(hào)A延遲一定的時(shí)間來產(chǎn)生延遲信號(hào)Α’。與非門NDl將輸入信號(hào)A與延遲信號(hào)Α’邏輯組合，并輸出組合結(jié)果。放電單元432響應(yīng)于延遲電路431的輸出信號(hào)來將輸出端子NA的電位放電。放電單元432包括反相器IV42、負(fù)電壓晶體管NNM0S42和匪OS晶體管匪42。反相器IV42通過將延遲電路431的輸出信號(hào)反相來產(chǎn)生第一控制信號(hào)B。負(fù)電壓晶體管NNM0S42和NMOS 晶體管ΝΜ42串聯(lián)耦接在輸出端子NA與接地電源端子Vss之間，并且響應(yīng)于第一控制信號(hào)B 而導(dǎo)通。負(fù)電壓晶體管NNM0S42可以具有快速放電效果，因?yàn)楫?dāng)執(zhí)行對(duì)輸出端子NA進(jìn)行放電的操作時(shí)它相比于普通的NMOS晶體管釋放大量的電流。另外，負(fù)電壓晶體管NNM0S42的作用是即使輸出端子NA經(jīng)受因?yàn)橄噜彽母唠妷洪_關(guān)電路的輸出端子而產(chǎn)生的耦合效應(yīng)， 仍防止電壓上升。下面參照?qǐng)D5來描述如圖5所示的本示例性實(shí)施例的半導(dǎo)體器件的高電壓控制電路的操作。
在接收具有邏輯高電平的輸入信號(hào)A之前，放電單元432的負(fù)電壓晶體管NNM0S42 和NMOS晶體管NM42響應(yīng)于具有邏輯高電平的第一控制信號(hào)B而導(dǎo)通。因此，輸出端子NA 被放電至低電平。在傳輸高電壓的操作中，當(dāng)接收到具有邏輯高電平的輸入信號(hào)A時(shí)，初始節(jié)點(diǎn)控制電路410響應(yīng)于輸入信號(hào)A而將輸入信號(hào)A傳送至輸出端子NA。因此，輸出端子NA的電位上升到輸入信號(hào)A的電位減去NMOS晶體管NM41的閾值電壓所得的值。另外，高電壓傳輸電路420的反相器IV41產(chǎn)生具有邏輯低電平的第二控制信號(hào)C。高電壓PMOS晶體管 HPM41響應(yīng)于具有邏輯低電平的第二控制信號(hào)C而導(dǎo)通。由于負(fù)電壓晶體管NNM0S41具有負(fù)閾值電壓值，因此負(fù)電壓晶體管NNM0S41響應(yīng)于已經(jīng)上升的輸出端子NA的電位而向高電壓PMOS晶體管HPM41傳送一定量的電流。因此，輸出端子NA的電位逐漸上升。延遲電路431接收輸入信號(hào)A，并且通過將輸入信號(hào)A延遲一定的時(shí)間來產(chǎn)生輸出信號(hào)。放電單元432的反相器IV42通過將延遲電路431的輸出信號(hào)反相來產(chǎn)生具有邏輯低電平的第一控制信號(hào)B。放電單元432的負(fù)電壓晶體管NNM0S42響應(yīng)于具有邏輯高電平的第一控制信號(hào)B而導(dǎo)通，但是NMOS晶體管NM42響應(yīng)于具有邏輯低電平的第一控制信號(hào) B而關(guān)斷。因此，輸出端子NA不被放電。當(dāng)從傳輸高電壓的操作變?yōu)榍袛喔唠妷旱膫鬏數(shù)牟僮鲿r(shí)，輸入信號(hào)A的高電平轉(zhuǎn)變?yōu)檫壿嫷碗娖健ｍ憫?yīng)于具有邏輯低電平的輸入信號(hào)A，高電壓傳輸電路420的反相器IV41 產(chǎn)生具有邏輯高電平的第二控制信號(hào)C。高電壓PMOS晶體管HPM41響應(yīng)于具有邏輯高電平的第二控制信號(hào)C而關(guān)斷，使得高電壓向輸出端子NA的傳輸被切斷。延遲電路431接收輸入信號(hào)A，并且延遲電路431的延遲單元43ID將輸入信號(hào)A 延遲一定的時(shí)間來產(chǎn)生延遲信號(hào)A’。然后，延遲電路431將輸入信號(hào)A與延遲信號(hào)A’邏輯組合并且輸出組合的信號(hào)。例如，延遲電路431可以對(duì)輸入信號(hào)A與延遲信號(hào)A’執(zhí)行與非操作。放電單元432的反相器IV42通過將延遲電路431的輸出信號(hào)反相來產(chǎn)生具有邏輯高電平的第一控制信號(hào)B。放電單元432的負(fù)電壓晶體管NNM0S42和NMOS晶體管NM42響應(yīng)于具有邏輯高電平的第一控制信號(hào)B而導(dǎo)通，使得輸出端子NA被放電。在輸入信號(hào)從邏輯高電平轉(zhuǎn)變?yōu)檫壿嫷碗娖降那闆r下，根據(jù)延遲電路431的延遲單元431D的延遲時(shí)間來控制第一控制信號(hào)B的轉(zhuǎn)變時(shí)間。因此，高電壓傳輸電路420執(zhí)行將高電壓傳輸至輸出端子NA的操作的時(shí)間點(diǎn)和放電電路430執(zhí)行對(duì)輸出端子NA的電位進(jìn)行放電的操作的時(shí)間點(diǎn)可以被設(shè)置為彼此不重疊。換言之，因?yàn)榈诙刂菩盘?hào)C比第一控制信號(hào)B轉(zhuǎn)變得更早，因此將高電壓傳輸至輸出端子NA的操作可以在執(zhí)行將輸出端子NA 的電位放電的操作之前停止。圖6是根據(jù)本發(fā)明又再一個(gè)示例性實(shí)施例的半導(dǎo)體器件的高電壓控制電路的電路圖。參見圖6，高電壓切換電路500包括初始節(jié)點(diǎn)控制電路510、高電壓傳輸電路520 和放電電路530。初始節(jié)點(diǎn)控制電路510將輸入信號(hào)A的反相信號(hào)A’傳送至輸出端子NA0初始節(jié)點(diǎn)控制電路510包括反相器IV51和負(fù)電壓晶體管NNM0S51。反相器IV51 通過將輸入信號(hào)A反相來產(chǎn)生反相信號(hào)/A。負(fù)電壓晶體管NNM0S51響應(yīng)于第三控制信號(hào)D 將反相信號(hào)/A傳送至輸出端子NA。
高電壓傳輸電路520包括反相器IV52、負(fù)電壓晶體管NNM0S52和高電壓PMOS晶體管HPM51。反相器IV52通過將反相信號(hào)/A反相來產(chǎn)生第二控制信號(hào)C。負(fù)電壓晶體管 NNM0S52和高電壓PMOS晶體管HPM51串聯(lián)耦接在高電壓供應(yīng)端子VBLC與輸出端子NA之間。負(fù)電壓晶體管NNM0S52響應(yīng)于輸出端子NA的電位而導(dǎo)通，而高電壓PMOS晶體管HPM51 響應(yīng)于第二控制信號(hào)C而導(dǎo)通。因此，來自于高電壓供應(yīng)端子VBLC的高電壓被傳送至輸出端子NA，從而產(chǎn)生輸出信號(hào)BLCTL。放電電路530包括多個(gè)反相器IV53、IV54、IV55和IV56、以及NMOS晶體管NM51。 反相器IV53、IV54、IV55和IV56將輸入信號(hào)A延遲來產(chǎn)生延遲信號(hào)A’，并將延遲信號(hào)A’輸出至NMOS晶體管匪51的柵極。NMOS晶體管匪51耦接在接地電源端子Vss與反相器IV51 的輸出端子之間。NMOS晶體管NM51響應(yīng)于延遲信號(hào)A’而將反相器IV51的輸出端子的電位放電。下面描述根據(jù)圖6所示的示例性實(shí)施例的半導(dǎo)體器件的高電壓控制電路的操作。首先，當(dāng)接收到具有邏輯高電平的輸入信號(hào)A時(shí)，放電電路530的匪OS晶體管匪51導(dǎo)通。此時(shí)，負(fù)電壓晶體管NNM0S51響應(yīng)于具有邏輯高電平的第一控制信號(hào)D而導(dǎo)通。 因此，輸出端子NA的電位經(jīng)由負(fù)電壓晶體管NNM0S51和匪OS晶體管匪51而被放電。接著，在使能操作中，當(dāng)接收到具有邏輯低電平的輸入信號(hào)A時(shí)，放電電路530的 NMOS晶體管匪51關(guān)斷，于是輸出端子NA的放電操作終止。反相器IV51通過將輸入信號(hào)A 反相來產(chǎn)生具有邏輯高電平的輸出信號(hào)。高電壓傳輸電路520響應(yīng)于具有邏輯高電平的反相信號(hào)/A來產(chǎn)生具有邏輯低電平的第二控制信號(hào)C。高電壓晶體管HPM51響應(yīng)于第二控制信號(hào)C而導(dǎo)通。另外，負(fù)電壓晶體管NNM0S52響應(yīng)于輸出端子NA的電位而導(dǎo)通。因此，高電壓傳輸電路520將來自于高電壓供應(yīng)端子VBLC的電壓傳送至輸出端子NA。在使能操作終止之后，輸入信號(hào)A從邏輯低電平轉(zhuǎn)變?yōu)檫壿嫺唠娖?，從而產(chǎn)生具有邏輯低電平的反相信號(hào)/A。響應(yīng)于此，高電壓傳輸電路520被禁止。接著，放電電路530的NMOS晶體管匪51響應(yīng)于通過將輸入信號(hào)A延遲一定的時(shí)間所產(chǎn)生的延遲信號(hào)A’而導(dǎo)通，使得輸出端子NA的電位被放電。因此，NMOS晶體管匪51 在高電壓傳輸電路520被禁止之后執(zhí)行放電操作。根據(jù)本發(fā)明的示例性實(shí)施例，用于將高電壓傳送至輸出端子的多個(gè)晶體管被應(yīng)用在使用低電源電壓的低電壓器件的高電壓控制電路中。因此，即使在切斷高電壓的操作中多個(gè)晶體管并未被低電源電壓完全關(guān)斷，但是也可以防止高電壓被提供至輸出端子，從而器件可以穩(wěn)定地操作。
權(quán)利要求
1.一種半導(dǎo)體器件的高電壓控制電路，包括輸出節(jié)點(diǎn)控制電路，所述輸出節(jié)點(diǎn)控制電路被配置為響應(yīng)于輸入信號(hào)來設(shè)置輸出端子的初始電位或者將所述輸出端子的電位放電；以及高電壓供應(yīng)電路，所述高電壓供應(yīng)電路包括串聯(lián)耦接在所述輸出端子與用于供應(yīng)高電壓的供應(yīng)端子之間的加速單元和電位控制單元，其中，所述加速單元響應(yīng)于所述輸出端子的電位而操作，而所述電位控制單元響應(yīng)于所述輸入信號(hào)而操作。
2.如權(quán)利要求1所述的高電壓控制電路，其中，所述高電壓供應(yīng)電路包括第一反相器，所述第一反相器被配置為通過將所述輸入信號(hào)反相來產(chǎn)生第一控制信號(hào)；以及第二反相器，所述第二反相器被配置為通過將所述第一控制信號(hào)反相來產(chǎn)生第二控制信號(hào)，其中，所述加速單元耦接在所述供應(yīng)端子與所述電位控制單元之間，并且被配置為響應(yīng)于所述輸出端子的電位來控制提供給所述電位控制單元的高電壓的電流量，以及所述電位控制單元稱接在所述加速單元與所述輸出端子之間，并且被配置為響應(yīng)于所述第二控制信號(hào)來將高電壓傳輸至所述輸出端子。
3.如權(quán)利要求2所述的高電壓控制電路，其中，所述加速單元是具有負(fù)閾值電壓值的耗盡型高電壓晶體管。
4.如權(quán)利要求2所述的高電壓控制電路，其中，當(dāng)執(zhí)行切斷向所述輸出端子傳輸高電壓的操作時(shí)，所述電位單元的閾值電壓值防止經(jīng)由所述加速單元提供的電流被提供給所述輸出端子。
5.如權(quán)利要求1所述的高電壓控制電路，其中，所述高電壓供應(yīng)電路包括第一反相器，所述第一反相器被配置為通過將所述輸入信號(hào)反相來產(chǎn)生第一控制信號(hào)；以及第二反相器，所述第二反相器被配置為通過將所述第一控制信號(hào)反相來產(chǎn)生第二控制信號(hào)，其中所述加速單元耦接在所述供應(yīng)端子與所述電位控制單元之間，并且被配置為響應(yīng)于所述輸出端子的電位來控制提供給所述電位控制單元的高電壓的電流量，以及所述電位控制單元耦接在所述加速單元與所述輸出端子之間，并且被配置為響應(yīng)于所述輸入信號(hào)和所述第二控制信號(hào)而將所述高電壓傳輸至所述輸出端子。
6.如權(quán)利要求2所述的高電壓控制電路，其中，所述輸出節(jié)點(diǎn)控制電路包括第一開關(guān)，所述第一開關(guān)耦接在所述輸出端子與所述第一反相器和所述第二反相器之間的節(jié)點(diǎn)之間，并且被配置為當(dāng)執(zhí)行傳輸高電壓的操作時(shí)，響應(yīng)于第三控制信號(hào)而將所述第一控制信號(hào)傳輸至所述輸出端子；以及第二開關(guān)，所述第二開關(guān)耦接在所述第一反相器和所述第二反相器之間的所述節(jié)點(diǎn)與接地電源之間，并且被配置為當(dāng)執(zhí)行切斷高電壓的傳輸?shù)牟僮鲿r(shí)，響應(yīng)于所述輸入信號(hào)來將所述輸出端子的電位放電。
7.如權(quán)利要求2所述的高電壓控制電路，其中，所述第二控制信號(hào)具有2.3V或1. 8V的電位。
8.一種半導(dǎo)體器件的高電壓控制電路，包括輸出節(jié)點(diǎn)控制電路，所述輸出節(jié)點(diǎn)控制電路被配置為控制輸出端子的電位；以及高電壓供應(yīng)電路，所述高電壓供應(yīng)電路包括串聯(lián)耦接的多個(gè)高電壓晶體管，并且被配置為當(dāng)執(zhí)行傳輸高電壓的操作時(shí)，經(jīng)由所述高電壓晶體管將高電壓傳輸至所述輸出端子，其中，當(dāng)執(zhí)行切斷高電壓的傳輸?shù)牟僮鲿r(shí)，所述高電壓供應(yīng)電路基于所述高電壓晶體管的閾值電壓來切斷高電壓向所述輸出端子的傳輸。
9.如權(quán)利要求8所述的高電壓控制電路，其中，所述高電壓供應(yīng)電路包括串聯(lián)耦接在所述輸出端子與用于供應(yīng)高電壓的供應(yīng)端子之間的第一晶體管、第二晶體管和第三晶體管。
10.如權(quán)利要求9所述的高電壓控制電路，其中，所述第一晶體管是具有負(fù)閾值電壓值的耗盡型高電壓晶體管。
11.如權(quán)利要求9所述的高電壓控制電路，其中，當(dāng)執(zhí)行切斷高電壓的傳輸?shù)牟僮鲿r(shí)， 基于所述第二晶體管和所述第三晶體管的閾值電壓來防止經(jīng)由所述第一晶體管供應(yīng)的電流被提供至所述輸出端子。
12.如權(quán)利要求8所述的高電壓控制電路，其中，所述高電壓供應(yīng)電路包括 第一反相器，所述第一反相器被配置為通過將輸入信號(hào)反相來產(chǎn)生第一控制信號(hào)；第二反相器，所述第二反相器被配置為通過將所述第一控制信號(hào)反相來產(chǎn)生第二控制信號(hào)；第一晶體管、第二晶體管和第三晶體管，所述第一晶體管、所述第二晶體管和所述第三晶體管串聯(lián)耦接在所述輸出端子與用于提供所述高電壓的供應(yīng)端子之間，其中，所述第一晶體管響應(yīng)于所述輸出端子的電位而操作，而所述第二晶體管和所述第三晶體管響應(yīng)于所述第二控制信號(hào)而被驅(qū)動(dòng)。
13.如權(quán)利要求8所述的高電壓控制電路，其中，所述高電壓供應(yīng)電路包括 第一反相器，所述第一反相器被配置為通過將輸入信號(hào)反相來產(chǎn)生第一控制信號(hào)；第二反相器，所述第二反相器被配置為通過將所述第一控制信號(hào)反相來產(chǎn)生第二控制信號(hào)；第一晶體管、第二晶體管和第三晶體管，所述第一晶體管、所述第二晶體管和所述第三晶體管串聯(lián)耦接在所述輸出端子與用于提供所述高電壓的供應(yīng)端子之間，其中，所述第一晶體管響應(yīng)于所述輸出端子的電位而操作，所述第二晶體管響應(yīng)于所述第二控制信號(hào)而操作，而所述第三晶體管響應(yīng)于所述輸入信號(hào)而操作。
14.如權(quán)利要求12所述的高電壓控制電路，其中，所述輸出節(jié)點(diǎn)控制電路包括第四晶體管，所述第四晶體管耦接在所述輸出端子與所述第一反相器和所述第二反相器之間的節(jié)點(diǎn)之間，并且被配置為當(dāng)執(zhí)行傳輸高電壓的操作時(shí)，響應(yīng)于第三控制信號(hào)而將所述第二控制信號(hào)傳輸至所述輸出端子；以及第五晶體管，所述第五晶體管耦接在所述第一反相器和所述第二反相器之間的所述節(jié)點(diǎn)與接地電源之間，并且被配置為當(dāng)執(zhí)行切斷所述高電壓的傳輸?shù)牟僮鲿r(shí)，響應(yīng)于所述輸入信號(hào)來將所述輸出端子的電位放電。
15.一種半導(dǎo)體器件的高電壓控制電路，包括初始節(jié)點(diǎn)控制電路，所述初始節(jié)點(diǎn)控制電路被配置為設(shè)置輸出端子的初始電位；高電壓傳輸電路，所述高電壓傳輸電路被配置為響應(yīng)于輸入信號(hào)來將高電壓傳輸至所述輸出端子；以及放電電路，所述放電電路被配置為從所述輸入信號(hào)被禁止起經(jīng)過一定的時(shí)間之后將所述輸出端子的電壓放電。
16.如權(quán)利要求15所述的高電壓控制電路，其中，所述初始節(jié)點(diǎn)控制電路通過將所述輸入信號(hào)傳輸至所述輸出端子來設(shè)置所述初始電位。
17.如權(quán)利要求15所述的高電壓控制電路，其中，所述高電壓傳輸電路包括 第一反相器，所述第一反相器被配置為通過將所述輸入信號(hào)反相來產(chǎn)生第一控制信號(hào)；以及第一晶體管和第二晶體管，所述第一晶體管和所述第二晶體管串聯(lián)耦接在所述輸出端子與用于提供高電壓的端子之間，并且分別響應(yīng)于所述輸出端子的電位和所述第一控制信號(hào)而導(dǎo)通。
18.如權(quán)利要求17所述的高電壓控制電路，其中，所述放電電路包括延遲電路，所述延遲電路被配置為通過將所述輸入信號(hào)延遲一定的時(shí)間來產(chǎn)生輸出信號(hào)；以及放電單元，所述放電單元被配置為通過將所述延遲電路的輸出信號(hào)反相來產(chǎn)生第二控制信號(hào)，并且響應(yīng)于所述第二控制信號(hào)來將所述第二輸出端子的電位放電。
19.如權(quán)利要求18所述的高電壓控制電路，其中，所述第一控制信號(hào)的邏輯電平比所述第二控制信號(hào)的邏輯電平轉(zhuǎn)變得更早。
20.如權(quán)利要求18所述的高電壓控制電路，其中，所述放電單元包括第二反相器，所述第二反相器被配置為通過將所述延遲電路的輸出信號(hào)反相來產(chǎn)生所述第二控制信號(hào)；以及第三晶體管和第四晶體管，所述第三晶體管和所述第四晶體管串聯(lián)耦接在所述輸出端子與接地電源之間，并且響應(yīng)于所述第二控制信號(hào)而導(dǎo)通。
21.如權(quán)利要求20所述的高電壓控制電路，其中，所述第一反相器和所述第二反相器具有不同的β比。
22.如權(quán)利要求18所述的高電壓控制電路，其中，所述延遲電路包括延遲單元，所述延遲單元被配置為通過將所述輸入信號(hào)延遲所述一定的時(shí)間來產(chǎn)生延遲信號(hào)；以及邏輯門，所述邏輯門被配置為通過將所述輸入信號(hào)與所述延遲信號(hào)邏輯組合來產(chǎn)生所述輸出信號(hào)。
23.如權(quán)利要求20所述的高電壓控制電路，其中，所述第一晶體管和所述第三晶體管中的每個(gè)都是具有負(fù)閾值電壓值的負(fù)電壓晶體管。
24.如權(quán)利要求15所述的高電壓控制電路，其中，所述初始節(jié)點(diǎn)控制電路通過將所述輸入信號(hào)的反相信號(hào)傳送至所述輸出端子來設(shè)置所述初始電位。
25.如權(quán)利要求M所述的高電壓控制電路，其中，所述高電壓傳輸電路包括 第一反相器，所述第一反相器被配置為通過將所述反相信號(hào)反相來產(chǎn)生第一控制信號(hào)；以及第一晶體管和第二晶體管，所述第一晶體管和所述第二晶體管串聯(lián)耦接在所述輸出端子與用于供應(yīng)高電壓的端子之間，并且分別響應(yīng)于所述第一控制信號(hào)和所述輸出端子的電位而導(dǎo)通。
26.如權(quán)利要求15所述的高電壓控制電路，其中，所述放電電路包括延遲單元，所述延遲單元通過將所述輸入信號(hào)延遲一定的時(shí)間來產(chǎn)生延遲信號(hào)；以及放電單元，所述放電單元響應(yīng)于所述延遲信號(hào)來將所述輸出端子的電位放電。
27.如權(quán)利要求沈所述的高電壓控制電路，其中，所述延遲單元包括串聯(lián)耦接的多個(gè)反相器。
全文摘要
本發(fā)明公開一種半導(dǎo)體器件的高電壓控制電路，包括輸出節(jié)點(diǎn)控制電路，被配置為響應(yīng)于輸入信號(hào)來設(shè)置輸出端子的初始電位或者對(duì)輸出端子的電位進(jìn)行放電；以及高電壓供應(yīng)電路，包括串聯(lián)耦接在輸出端子與用于供應(yīng)高電壓的供應(yīng)端子之間的加速單元和電位控制單元。所述加速單元響應(yīng)于輸出端子的電位而操作，而所述電位控制單元響應(yīng)于輸入信號(hào)而操作。
文檔編號(hào)G11C11/4193GK102314939SQ201110181370
公開日2012年1月11日 申請(qǐng)日期2011年6月30日 優(yōu)先權(quán)日2010年7月9日
發(fā)明者張棌圭 申請(qǐng)人:海力士半導(dǎo)體有限公司