專利名稱：一種產(chǎn)生dram內(nèi)部寫時(shí)鐘的電路的制作方法
技術(shù)領(lǐng)域：
一種產(chǎn)生DRAM內(nèi)部寫時(shí)鐘的電路
技術(shù)領(lǐng)域：
本實(shí)用新型涉及動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(Dynamic Random AccessMemory, DRAM)技術(shù)領(lǐng)域，特別涉及一種產(chǎn)生DRAM內(nèi)部寫時(shí)鐘的電路。
背景技術(shù)：
在高速DRAM中，數(shù)據(jù)通路上的速率是外部總線時(shí)鐘頻率的2倍，為了方便數(shù)據(jù)捕捉，往往會(huì)提供一組額外的數(shù)據(jù)時(shí)鐘，在進(jìn)行寫操作的時(shí)候，需要保證該數(shù)據(jù)時(shí)鐘與數(shù)據(jù)信號(hào)具有完全固定的建立保持時(shí)間。請(qǐng)參閱圖1所示，為正常寫操作的時(shí)序圖，定義了寫數(shù)據(jù)與其時(shí)鐘的建立保持時(shí)間tDS、tDH，同時(shí)也定義了寫時(shí)鐘與外部時(shí)鐘的時(shí)序關(guān)系tDQSS。隨著內(nèi)存操作中越來越寬的數(shù)據(jù)位數(shù)，系統(tǒng)需要越來越寬的數(shù)據(jù)通路，越來越復(fù)雜的操作指令。對(duì)于頻道的縮減，和指令的簡化成為提高系統(tǒng)工作效率的有效方式。

實(shí)用新型內(nèi)容本實(shí)用新型的目的是提供一種產(chǎn)生DRAM內(nèi)部寫時(shí)鐘的電路，其能夠通過內(nèi)部產(chǎn)生寫時(shí)鐘信號(hào)來縮減輸入端口數(shù)量，同時(shí)簡化系統(tǒng)寫操作的時(shí)序要求。為了實(shí)現(xiàn)上述目的，本實(shí)用新型采用如下技術(shù)方案一種產(chǎn)生DRAM內(nèi)部寫時(shí)鐘的電路，包括時(shí)鐘信號(hào)線CLK、延時(shí)鎖相電路DLL、讀寫控制器、離線驅(qū)動(dòng)調(diào)整器OOT和鎖存器DQLatch ；所述時(shí)鐘信號(hào)線CLK、延時(shí)鎖相電路DLL、 離線驅(qū)動(dòng)調(diào)整器OCD和鎖存器DQ Latch依次電性連接，所述讀寫控制器連接延時(shí)鎖相電路 DLL和離線驅(qū)動(dòng)調(diào)整器0⑶。所述電路還包括第一接收放大器RCV，所述第一接收放大器RCV電性連接所述時(shí)鐘信號(hào)線CLK和延時(shí)鎖相電路DLL。所述電路還包括第二接收放大器RCV，所述第二接收放大器RCV連接所述離線驅(qū)動(dòng)調(diào)整器0⑶和鎖存器DQ Latch。所述電路還包括第三接收放大器RCV和數(shù)據(jù)總線DQ，所述數(shù)據(jù)總線DQ、第三接收放大器RCV和鎖存器DQ Latch依次連接。所述讀寫控制器為控制所述離線驅(qū)動(dòng)調(diào)整器開、關(guān)的控制器。與現(xiàn)有技術(shù)相比，本實(shí)用新型具有以下優(yōu)點(diǎn)本實(shí)用新型利用已有的時(shí)序校正電路產(chǎn)生與外部時(shí)鐘完全一致的內(nèi)部時(shí)鐘作為內(nèi)存寫指令的參考信號(hào)；進(jìn)而縮減輸入端口數(shù)量，同時(shí)簡化系統(tǒng)寫操作的時(shí)序要求；能夠縮減2-4個(gè)信號(hào)通路，對(duì)外部系統(tǒng)僅僅需要提供與系統(tǒng)時(shí)鐘對(duì)應(yīng)的數(shù)據(jù)就能滿足內(nèi)存的寫時(shí)序要求。

圖1為正常寫操作的時(shí)序圖；圖2為本實(shí)用新型產(chǎn)生DRAM內(nèi)部寫時(shí)鐘的電路結(jié)構(gòu)圖；[0015]圖3為內(nèi)部寫時(shí)鐘控制寫操作時(shí)序圖。
具體實(shí)施方式
以下結(jié)合附圖對(duì)本實(shí)用新型做進(jìn)一步詳細(xì)描述。請(qǐng)參閱圖2所示，本實(shí)用新型利用已有的時(shí)序校正電路產(chǎn)生與外部時(shí)鐘完全一致的內(nèi)部時(shí)鐘作為內(nèi)存寫指令的參考信號(hào)。本實(shí)用新型通過復(fù)用讀操作通路的讀數(shù)據(jù)時(shí)鐘輸出信號(hào)DQS，作為輸入數(shù)據(jù)通路的寫時(shí)鐘信號(hào)。由于內(nèi)存芯片內(nèi)部DLUDelay-Locked Loop，延時(shí)鎖相回路)能夠產(chǎn)生非常精確的與外部時(shí)鐘CLK同步的讀時(shí)鐘DQS，以此作為寫操作的時(shí)鐘信號(hào)完全可以滿足芯片的寫操作要求。從而外部控制電路只需要保證數(shù)據(jù)與外部時(shí)鐘滿足一定的時(shí)序要求即可。請(qǐng)參閱圖2所示，本實(shí)用新型一種產(chǎn)生DRAM內(nèi)部寫時(shí)鐘的電路，包括時(shí)鐘信號(hào)線 CLK、第一接收放大器RCV1、延時(shí)鎖相電路DLL、讀寫控制器、離線驅(qū)動(dòng)調(diào)整器0⑶、第二接收放大器RCV2、鎖存器DQ Latch、第三接收放大器RCV3、數(shù)據(jù)總線DQ ；時(shí)鐘信號(hào)線CLK、第一接收放大器RCV1、延時(shí)鎖相電路DLL、離線驅(qū)動(dòng)調(diào)整器OOT依次連接，延時(shí)鎖相電路DLL連接讀寫控制器，讀寫控制器連接離線驅(qū)動(dòng)調(diào)整器0⑶，離線驅(qū)動(dòng)調(diào)整器0⑶、第二接收放大器 RCV2、鎖存器DQ Latch依次連接，數(shù)據(jù)總線DQ、第三接收放大器RCV3、鎖存器DQ Latch依次連接。時(shí)鐘信號(hào)線CLK的時(shí)鐘信號(hào)進(jìn)過第一接收放大器RCVl進(jìn)入延時(shí)鎖相電路DLL，延時(shí)鎖相電路DLL對(duì)時(shí)鐘信號(hào)進(jìn)行延時(shí)鎖相產(chǎn)生與時(shí)鐘信號(hào)同步的信號(hào)，延時(shí)鎖相電路DLL 產(chǎn)生的延時(shí)時(shí)鐘信號(hào)輸入離線驅(qū)動(dòng)調(diào)整器OCD和讀寫控制器中，讀寫控制器控制OCD的開/ 關(guān)，離線驅(qū)動(dòng)調(diào)整器OCD輸出地信號(hào)輸入第二接收放大器RCV2中進(jìn)行放大，第二接收放大器RCV2的輸出信號(hào)輸入鎖存器DQ Latch中以控制寫操作。請(qǐng)參閱圖3所示，當(dāng)內(nèi)部時(shí)序校正電路工作正常的情況下，可以在寫操作時(shí)開啟讀通路的時(shí)鐘(DQS)產(chǎn)生電路，在讀寫控制器中產(chǎn)生正確的時(shí)鐘使能信號(hào)，從而可以給寫路徑的寄存器提供精確的時(shí)鐘信號(hào)?；诖朔N設(shè)計(jì)，我們可以簡化寫操作的時(shí)序要求，僅僅需要提供數(shù)據(jù)DQ與時(shí)鐘CLK的相對(duì)關(guān)系即可。
權(quán)利要求1.一種產(chǎn)生DRAM內(nèi)部寫時(shí)鐘的電路，其特征在于包括時(shí)鐘信號(hào)線(CLK)、延時(shí)鎖相電路(DLL)、讀寫控制器、離線驅(qū)動(dòng)調(diào)整器(OCD)和鎖存器(DQ Latch)；所述時(shí)鐘信號(hào)線 (CLK)、延時(shí)鎖相電路(DLL)、離線驅(qū)動(dòng)調(diào)整器(0⑶)和鎖存器(DQ Latch)依次電性連接，所述讀寫控制器連接延時(shí)鎖相電路(DLL)和離線驅(qū)動(dòng)調(diào)整器(OCD)。
2.如權(quán)利要求1所述一種產(chǎn)生DRAM內(nèi)部寫時(shí)鐘的電路，其特征在于所述電路還包括第一接收放大器(1)，所述第一接收放大器(1)電性連接所述時(shí)鐘信號(hào)線(CLK)和延時(shí)鎖相電路(DLL)。
3.如權(quán)利要求1所述一種產(chǎn)生DRAM內(nèi)部寫時(shí)鐘的電路，其特征在于所述電路還包括第二接收放大器O)，所述第二接收放大器( 連接所述離線驅(qū)動(dòng)調(diào)整器(OCD)和鎖存器 (DQ Latch)。
4.如權(quán)利要求1所述一種產(chǎn)生DRAM內(nèi)部寫時(shí)鐘的電路，其特征在于所述電路還包括第三接收放大器C3)和數(shù)據(jù)總線(DQ)，所述數(shù)據(jù)總線(DQ)、第三接收放大器C3)和鎖存器 (DQ Latch)依次連接。
5.如權(quán)利要求1至4中任一項(xiàng)所述一種產(chǎn)生DRAM內(nèi)部寫時(shí)鐘的電路，其特征在于所述讀寫控制器為控制所述離線驅(qū)動(dòng)調(diào)整器(OCD)開、關(guān)的控制器。
專利摘要本實(shí)用新型提供一種產(chǎn)生DRAM內(nèi)部寫時(shí)鐘的電路，包括時(shí)鐘信號(hào)線CLK、延時(shí)鎖相電路DLL、讀寫控制器、離線驅(qū)動(dòng)調(diào)整器OCD和鎖存器DQ Latch；所述時(shí)鐘信號(hào)線CLK、延時(shí)鎖相電路DLL、離線驅(qū)動(dòng)調(diào)整器OCD和鎖存器DQLatch依次電性連接，所述讀寫控制器連接延時(shí)鎖相電路DLL和離線驅(qū)動(dòng)調(diào)整器OCD。本實(shí)用新型利用已有的時(shí)序校正電路產(chǎn)生與外部時(shí)鐘完全一致的內(nèi)部時(shí)鐘作為內(nèi)存寫指令的參考信號(hào)；進(jìn)而縮減輸入端口數(shù)量，同時(shí)簡化系統(tǒng)寫操作的時(shí)序要求；能夠縮減2-4個(gè)信號(hào)通路，對(duì)外部系統(tǒng)僅僅需要提供與系統(tǒng)時(shí)鐘對(duì)應(yīng)的數(shù)據(jù)就能滿足內(nèi)存的寫時(shí)序要求。
文檔編號(hào)G11C11/4063GK201994074SQ20112004429
公開日2011年9月28日 申請(qǐng)日期2011年2月21日 優(yōu)先權(quán)日2011年2月21日
發(fā)明者王嵩 申請(qǐng)人:山東華芯半導(dǎo)體有限公司