專利名稱：一種混合非揮發(fā)快閃存儲(chǔ)器及其存儲(chǔ)系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及存儲(chǔ)器技術(shù)領(lǐng)域，特別涉及一種混合非揮發(fā)快閃存儲(chǔ)器以及包括該混合非揮發(fā)快閃存儲(chǔ)器的存儲(chǔ)系統(tǒng)。
背景技術(shù)：
快閃存儲(chǔ)器(Flash)根據(jù)其邏輯結(jié)構(gòu)的不同，可以分為NAND型和NOR型兩種。
NAND型閃存，指的是存儲(chǔ)單元通過(guò)串聯(lián)關(guān)系構(gòu)成整個(gè)陣列。由于相鄰存儲(chǔ)單元之間不需要有接觸孔，因此等效的單個(gè)存儲(chǔ)單元面積較小，整個(gè)陣列結(jié)構(gòu)密度較高。同時(shí)，實(shí)現(xiàn)NAND結(jié)構(gòu)的存儲(chǔ)單元的結(jié)構(gòu)相對(duì)簡(jiǎn)單，擦除較快。其缺點(diǎn)在于，讀取速度較慢且不支持代碼本地執(zhí)行。NAND型閃存的特性決定了其適合高密度大容量數(shù)據(jù)存儲(chǔ)。
NOR型閃存，指的是存儲(chǔ)單元通過(guò)并聯(lián)關(guān)系構(gòu)成整個(gè)陣列。eNOR特指嵌入到 ASIC(特定用途集成電路)、CPU、DSP(數(shù)字信號(hào)處理器)等電路系統(tǒng)中的NOR型閃存。并聯(lián)結(jié)構(gòu)的陣列決定了 eNOR閃存可以實(shí)現(xiàn)隨機(jī)讀取，并且讀取速度較快。因此它可以支持代碼本地執(zhí)行，適用于大量程序存儲(chǔ)。其缺點(diǎn)在于，eNOR閃存的相鄰存儲(chǔ)單元之間都需要接觸孔，同時(shí)需要一些輔助的讀寫擦除邏輯，因此其存儲(chǔ)密度較小、容量小。另外，eNOR閃存的擦除和編程速度慢、塊尺寸較大，使得eNOR閃存不適合大容量數(shù)據(jù)存儲(chǔ)。
由于NAND型閃存和eNOR型閃存具有上述互補(bǔ)的優(yōu)缺點(diǎn)，故其應(yīng)用領(lǐng)域互不相同且不能相互代替?，F(xiàn)有的同時(shí)應(yīng)用NAND型閃存和eNOR型閃存的數(shù)碼產(chǎn)品存在以下問(wèn)題一方面，NAND型閃存和eNOR型閃存的工藝流程不同，故需要分別制作，增加了產(chǎn)品的制作成本；NAND型閃存是以獨(dú)立的芯片集成到系統(tǒng)中，而eNOR型閃存則嵌入到其他電路系統(tǒng)芯片中，二者不同的集成方式導(dǎo)致系統(tǒng)面積較大，從而影響產(chǎn)品的最終尺寸；另一方面，以NAND 型閃存作為大容量數(shù)據(jù)的存儲(chǔ)介質(zhì)，而以eNOR型閃存作為小容量的系統(tǒng)程序的存儲(chǔ)介質(zhì)， 同時(shí)需要RAM(隨機(jī)存儲(chǔ)器)作為數(shù)據(jù)緩存介質(zhì)，不同的存儲(chǔ)系統(tǒng)通過(guò)多個(gè)芯片封裝組合在一起，導(dǎo)致整個(gè)系統(tǒng)結(jié)構(gòu)復(fù)雜。
近幾年來(lái)，出現(xiàn)了一些將NAND與NOR陣列的優(yōu)點(diǎn)相結(jié)合的新技術(shù)，比如三星公司提出的OneNAND結(jié)構(gòu)。該結(jié)構(gòu)基于NAND結(jié)構(gòu)，并結(jié)合NOR閃存讀取速度快和代碼芯片內(nèi)執(zhí)行的特點(diǎn)，在單獨(dú)的OneNAND芯片中集成NOR閃存接口，NAND閃存控制器邏輯、NAND閃存陣列，以及高達(dá)5KB的緩沖SRAM(靜態(tài)隨機(jī)存儲(chǔ)器)作為高速緩沖區(qū)。但是OneNAND芯片有其不可克服的缺點(diǎn)，首先，采用與NAND陣列相同的存儲(chǔ)內(nèi)核，會(huì)遭遇存儲(chǔ)壞塊的問(wèn)題，需要使用專門的嵌入式控制軟件對(duì)存儲(chǔ)內(nèi)核進(jìn)行管理。另外，采用芯片內(nèi)部的SRAM作為緩存， 實(shí)現(xiàn)芯片內(nèi)執(zhí)行程序。但SRAM的晶體管利用效率非常低，無(wú)法實(shí)現(xiàn)大容量程序的快速存取執(zhí)行，故在程序存儲(chǔ)容量和執(zhí)行速度上不能與真正的NOR型閃存相比擬。
又比如Spansion公司提出的ORNAND結(jié)構(gòu)。該結(jié)構(gòu)基于NOR架構(gòu)，通過(guò)雙信息位的方式實(shí)現(xiàn)媲美NAND的高密度存儲(chǔ)。不過(guò)，ORNAND結(jié)構(gòu)與OneNAND結(jié)構(gòu)一樣都無(wú)法直接支持代碼本地執(zhí)行功能，而是必須通過(guò)另外的NOR陣列執(zhí)行或者將ORNAND的指令代碼下載到DRAM(動(dòng)態(tài)隨機(jī)存儲(chǔ)器)中運(yùn)行。4
綜上，ORNAND與OneNAND技術(shù)都沒(méi)有從實(shí)質(zhì)上將eNOR閃存和NAND閃存真正融合在一起。所以，需要一種能夠高速讀取、代碼本地運(yùn)行，同時(shí)又能實(shí)現(xiàn)大容量數(shù)據(jù)存儲(chǔ)的存儲(chǔ)器。發(fā)明內(nèi)容
本發(fā)明的目的旨在至少解決上述技術(shù)缺陷之一，特別是提供一種混合非揮發(fā)快閃存儲(chǔ)器，以較小的芯片面積實(shí)現(xiàn)NAND閃存的大容量數(shù)據(jù)存儲(chǔ)和eNOR閃存的快速程序讀取。
為達(dá)到上述目的，本發(fā)明一方面提出了一種混合非揮發(fā)快閃存儲(chǔ)器，包括半導(dǎo)體襯底、形成在所述半導(dǎo)體襯底上的第一存儲(chǔ)器陣列和第二存儲(chǔ)器陣列。其中，所述第一存儲(chǔ)器陣列包括沿第一方向的多個(gè)并行排列的存儲(chǔ)單元列，每個(gè)所述存儲(chǔ)單元列包括多個(gè)第一存儲(chǔ)單元，在第二方向上相鄰的所述存儲(chǔ)單元列之間相互隔離；沿第二方向的多條并行排列的第一字線，和所述第一存儲(chǔ)單元的柵極連接；沿所述第二方向的一條第一源線，將所有所述第一存儲(chǔ)單元的源端連接；沿所述第一方向的多條并行排列的第一位線，與所述第一字線、第一源線交叉排列，和所述第一存儲(chǔ)單元的漏端連接。所述第二存儲(chǔ)器陣列包括 沿所述第一方向的多個(gè)串行結(jié)構(gòu)，所述多個(gè)串行結(jié)構(gòu)在所述第一方向和第二方向上并行排列，每個(gè)所述串行結(jié)構(gòu)包括一個(gè)第一選擇晶體管、多個(gè)第二存儲(chǔ)單元以及一個(gè)第二選擇晶體管，所述晶體管和所述多個(gè)第二存儲(chǔ)單元串行連接，在所述第二方向上相鄰的所述串行結(jié)構(gòu)之間相互隔離；沿所述第二方向的多條并行排列的第二字線，和所述第二存儲(chǔ)單元的柵極連接；沿所述第二方向的第一選擇線，并行位于所述多條并行排列的第二字線的第一端，并和所述第一選擇晶體管的柵極連接；沿所述第二方向的第二選擇線，并行位于所述多條并行排列的第二字線的第二端，并和所述第二選擇晶體管的柵極連接；沿所述第一方向的多條并行排列的第二位線，和所述第二字線、第一選擇線及第二選擇線交叉排列，所述串行結(jié)構(gòu)的所述第一選擇晶體管的漏端和與所述串行結(jié)構(gòu)相鄰的一條第二位線連接，所述串行結(jié)構(gòu)的所述第二選擇晶體管的源端和與所述串行結(jié)構(gòu)相鄰的另一條第二位線連接。
其中，所述第一存儲(chǔ)單元和第二存儲(chǔ)單元結(jié)構(gòu)相同，包括位于所述半導(dǎo)體襯底上的溝道區(qū)，位于所述溝道區(qū)之上的由隧穿氧化層、氮化硅層、阻擋氧化層及多晶硅柵極層依次排列形成的柵極，以及位于所述柵極第一邊緣處所述半導(dǎo)體襯底中的源端和位于所述柵極第二邊緣處所述半導(dǎo)體襯底中的漏端。每個(gè)所述第一存儲(chǔ)單元和每個(gè)所述第二存儲(chǔ)單元分別可以存儲(chǔ)兩位信息，所述兩位信息分別存儲(chǔ)于所述存儲(chǔ)單元的源端和漏端附近的所述氮化硅層中。
在本發(fā)明的一個(gè)實(shí)施例中，所述半導(dǎo)體襯底為ρ型半導(dǎo)體襯底，所述第一存儲(chǔ)單元和第二存儲(chǔ)單元包括形成在所述P型半導(dǎo)體襯底上的P阱和形成在所述P阱上的所述溝道區(qū)，所述溝道區(qū)為非均勻摻雜，水平方向摻雜情況為Ρ+/Π-/Ρ+，或者P+/P-/P+，或者 P+/耗盡區(qū)/P+。
在本發(fā)明的一個(gè)實(shí)施例中，所述存儲(chǔ)單元列中的相鄰兩個(gè)所述第一存儲(chǔ)單元反向串聯(lián)，以使相鄰兩個(gè)所述第一存儲(chǔ)單元的源端連接在所述第一源線上，或者以使相鄰兩個(gè)所述第一存儲(chǔ)單元的漏端連接在同一條所述第一位線上，有利于簡(jiǎn)化第一存儲(chǔ)器陣列結(jié)構(gòu)，從而縮小整個(gè)存儲(chǔ)器芯片的面積。
在本發(fā)明的一個(gè)實(shí)施例中，所述第一方向上相鄰兩個(gè)所述串行結(jié)構(gòu)反向串聯(lián)，以使相鄰兩個(gè)所述串行結(jié)構(gòu)的所述第一選擇晶體管的漏端連接在與所述串行結(jié)構(gòu)相鄰的一條所述第二位線上，或者以使相鄰兩個(gè)所述串行結(jié)構(gòu)的所述第二選擇晶體管的源端連接在與所述串行結(jié)構(gòu)相鄰的另一條所述第二位線上，有利于簡(jiǎn)化第二存儲(chǔ)器陣列結(jié)構(gòu)，從而縮小整個(gè)存儲(chǔ)器芯片的面積。
本發(fā)明另一方面還提出了一種包含上述混合非揮發(fā)快閃存儲(chǔ)器的存儲(chǔ)系統(tǒng)。
在本發(fā)明的一個(gè)實(shí)施例中，所述混合非揮發(fā)快閃存儲(chǔ)器的所述第一存儲(chǔ)器陣列作為所述存儲(chǔ)系統(tǒng)的程序存儲(chǔ)器，用于存儲(chǔ)程序，以實(shí)現(xiàn)快速讀取程序和代碼本地運(yùn)行；所述混合非揮發(fā)快閃存儲(chǔ)器的所述第二存儲(chǔ)器陣列作為所述存儲(chǔ)系統(tǒng)的數(shù)據(jù)存儲(chǔ)器，用于存儲(chǔ)數(shù)據(jù)，以實(shí)現(xiàn)大容量存儲(chǔ)數(shù)據(jù)。
在本發(fā)明的一個(gè)實(shí)施例中，所述存儲(chǔ)系統(tǒng)還包括微處理器和隨機(jī)存儲(chǔ)器，其中， 所述隨機(jī)存儲(chǔ)器用于暫存數(shù)據(jù)，所述程序存儲(chǔ)器、數(shù)據(jù)存儲(chǔ)器和隨機(jī)存儲(chǔ)器分別與所述微處理器連接，由所述微處理器控制執(zhí)行存儲(chǔ)命令。
在本發(fā)明的一個(gè)實(shí)施例中，所述程序存儲(chǔ)器、數(shù)據(jù)存儲(chǔ)器和隨機(jī)存儲(chǔ)器分別通過(guò)地址總線和數(shù)據(jù)總線以和所述微處理器雙線連接。
在本發(fā)明的一個(gè)實(shí)施例中，所述存儲(chǔ)系統(tǒng)可以應(yīng)用于身份證智能卡、電話智能卡、 手機(jī)SIM卡、安全數(shù)碼SD卡等智能卡或存儲(chǔ)卡中。用戶不僅可以在該存儲(chǔ)系統(tǒng)中存儲(chǔ)數(shù)據(jù)， 還可以存儲(chǔ)程序，有利于簡(jiǎn)化手機(jī)相機(jī)等電子數(shù)碼產(chǎn)品的系統(tǒng)構(gòu)造，提高系統(tǒng)運(yùn)行速度，減小功耗。
根據(jù)本發(fā)明實(shí)施例的混合非揮發(fā)快閃存儲(chǔ)器，通過(guò)采用高密度的雙位非均勻溝道器件作為存儲(chǔ)單元，并以此在同一個(gè)芯片上構(gòu)成NOR陣列(第一存儲(chǔ)器陣列)和NAND陣列 (第二存儲(chǔ)器陣列)，實(shí)現(xiàn)eNOR和NAND閃存的單芯片混合存儲(chǔ)。其有益效果體現(xiàn)在
(I)NOR陣列中的單個(gè)存儲(chǔ)單元從功能上可以等效為由一個(gè)柵控制的一個(gè)存儲(chǔ)管加一個(gè)選擇管，存儲(chǔ)管用來(lái)存儲(chǔ)信息，可以對(duì)其進(jìn)行編程、擦除和讀取等操作；通過(guò)選擇管的導(dǎo)通和關(guān)斷來(lái)控制該存儲(chǔ)單元是否被選中。該NOR陣列架構(gòu)既可以提高存儲(chǔ)密度，又可以避免過(guò)擦除帶來(lái)的漏電問(wèn)題，簡(jiǎn)化外圍控制電路；
(2) NAND陣列中的單個(gè)存儲(chǔ)單元可以實(shí)現(xiàn)1位存儲(chǔ)、2存儲(chǔ)以及多電平 (Multi-Level)存儲(chǔ)，并且能夠進(jìn)行正反向編程擦除與讀取，具有大容量數(shù)據(jù)存儲(chǔ)能力以及靈活的操作方式。另外，該NAND陣列架構(gòu)占用面積小、集成度高，降低功耗，節(jié)約成本，適于存儲(chǔ)器小尺寸高密度的發(fā)展需求。
(3)基于該雙位非均勻溝道器件的eNOR和NAND陣列使用完全相同的工藝流程制作，從而可以在同一芯片上實(shí)現(xiàn)eNOR和NAND閃存的真正集成，減小芯片面積的同時(shí)，兼具 NAND大容量數(shù)據(jù)存儲(chǔ)和eNOR快速程序存儲(chǔ)的優(yōu)點(diǎn)。
本發(fā)明附加的方面和優(yōu)點(diǎn)將在下面的描述中部分給出，部分將從下面的描述中變得明顯，或通過(guò)本發(fā)明的實(shí)踐了解到。


本發(fā)明上述的和/或附加的方面和優(yōu)點(diǎn)從下面結(jié)合附圖對(duì)實(shí)施例的描述中將變得明顯和容易理解，其中
圖1為本發(fā)明實(shí)施例的混合非揮發(fā)快閃存儲(chǔ)器的存儲(chǔ)單元的剖面示意圖2為本發(fā)明實(shí)施例的由SONOS快閃存儲(chǔ)器單元構(gòu)成的NOR閃存陣列結(jié)構(gòu)示意圖3為本發(fā)明實(shí)施例的由SONOS快閃存儲(chǔ)器單元構(gòu)成的NAND閃存陣列結(jié)構(gòu)示意圖4為包含本發(fā)明實(shí)施例的混合非揮發(fā)快閃存儲(chǔ)器的存儲(chǔ)系統(tǒng)結(jié)構(gòu)示意圖。
具體實(shí)施方式
下面詳細(xì)描述本發(fā)明的實(shí)施例，所述實(shí)施例的示例在附圖中示出，其中自始至終相同或類似的標(biāo)號(hào)表示相同或類似的元件或具有相同或類似功能的元件。下面通過(guò)參考附圖描述的實(shí)施例是示例性的，僅用于解釋本發(fā)明，而不能解釋為對(duì)本發(fā)明的限制。
在本發(fā)明的描述中，需要理解的是，術(shù)語(yǔ)“中心”、“縱向”、“橫向”、“上”、“下”、“前”、 “后”、“左”、“右”、“豎直”、“水平”、“頂”、“底” “內(nèi)”、“外”等指示的方位或位置關(guān)系為基于附圖所示的方位或位置關(guān)系，僅是為了便于描述本發(fā)明和簡(jiǎn)化描述，而不是指示或暗示所指的裝置或元件必須具有特定的方位、以特定的方位構(gòu)造和操作，因此不能理解為對(duì)本發(fā)明的限制。
需要說(shuō)明的是，此外，術(shù)語(yǔ)“第一”、“第二”僅用于描述目的，而不能理解為指示或暗示相對(duì)重要性或者隱含指明所指示的技術(shù)特征的數(shù)量。由此，限定有“第一”、“第二”的特征可以明示或者隱含地包括一個(gè)或者更多個(gè)該特征。進(jìn)一步地，在本發(fā)明的描述中，除非另有說(shuō)明，“多個(gè)”的含義是兩個(gè)或兩個(gè)以上。
本發(fā)明實(shí)施例提供一種混合非揮發(fā)快閃存儲(chǔ)器以及包括該混合非揮發(fā)快閃存儲(chǔ)器的存儲(chǔ)系統(tǒng)，通過(guò)采用高密度的雙位非均勻溝道器件作為存儲(chǔ)單元，并以此在同一個(gè)芯片上形成成NOR陣列(第一存儲(chǔ)器陣列)和NAND陣列(第二存儲(chǔ)器陣列)，實(shí)現(xiàn)eNOR和 NAND閃存的單芯片混合存儲(chǔ)。下面結(jié)合

本發(fā)明的具體實(shí)施方式
。
圖1為本發(fā)明實(shí)施例的混合非揮發(fā)快閃存儲(chǔ)器的存儲(chǔ)單元的剖面示意圖。如圖1 所示，該存儲(chǔ)單元包括位于半導(dǎo)體襯底100上的溝道區(qū)308 ；位于溝道區(qū)308上的依次由隧穿二氧化硅層304、用于電荷俘獲的氮化硅層303、二氧化硅層302組成的復(fù)合介質(zhì)層；以及在復(fù)合介質(zhì)層上是起控制作用的多晶硅控制柵301，與復(fù)合介質(zhì)層共同構(gòu)成柵結(jié)構(gòu)(即柵極)；在不均勻溝道308左邊位于柵結(jié)構(gòu)第一邊緣處襯底100中的源端306 ；在不均勻溝道308右邊位于柵結(jié)構(gòu)第二邊緣處襯底100中的漏端305。該存儲(chǔ)單元可以存儲(chǔ)兩位信息 bitl和bit2，其中，bitl存儲(chǔ)于存儲(chǔ)單元的源端306附近的氮化硅層303中，bit2存儲(chǔ)于存儲(chǔ)單元的漏端305附近的氮化硅層303中。
其中，根據(jù)現(xiàn)有技術(shù)公知的設(shè)計(jì)要求(例如ρ型襯底或者η型襯底)，襯底100可以包括各種摻雜配置。襯底100還可以包括硅、鍺、金剛石、碳化硅、砷化鎵、砷化銦或者磷化銦等半導(dǎo)體材料。此外，襯底100可以可選地包括外延層，可以被應(yīng)力改變以增強(qiáng)其性能，以及也可以包括絕緣體上硅(SOI)結(jié)構(gòu)。在本實(shí)施例中，襯底100為P型硅襯底，故該存儲(chǔ)單元的結(jié)構(gòu)為硅-氧化層-氮化硅-氧化層-硅型SONOS快閃存儲(chǔ)器。優(yōu)選地，本實(shí)施例的存儲(chǔ)單元還包括位于P型半導(dǎo)體襯底100上的P阱200。其中，位于P阱200上的溝道區(qū)308為非均勻摻雜，水平方向摻雜情況為ρ+/η-/ρ+(如圖1所示)，或者ρ+/ρ-/ρ+，或者P+/耗盡區(qū)/ρ+。
根據(jù)本發(fā)明實(shí)施例的混合非揮發(fā)快閃存儲(chǔ)器包括半導(dǎo)體襯底100，以及形成在半導(dǎo)體襯底100上的NOR陣列和NAND陣列。以下分別描述由上述SONOS快閃存儲(chǔ)器單元構(gòu)成的NOR陣列和NAND陣列結(jié)構(gòu)。
由上述SONOS快閃存儲(chǔ)器單元構(gòu)成的NOR閃存陣列結(jié)構(gòu)如圖2所示。該陣列結(jié)構(gòu)包括多個(gè)存儲(chǔ)單元分別沿行方向(第二方向W)和列方向(第一方向L) 二維排列，在列方向上形成存儲(chǔ)單元列，在行方向上相鄰的存儲(chǔ)單元列之間相互隔離，例如可以采用沿列方向的淺槽隔離結(jié)構(gòu)(STI)進(jìn)行隔離。其中，同一行的每個(gè)存儲(chǔ)單元的柵極401通過(guò)第一字線 WL連接，故陣列中包括多條沿行方向的并行排列的第一字線WL(如圖2所示的WL1、WL2)； 陣列中每個(gè)存儲(chǔ)單元的源端404通過(guò)一條第一源線SL(如圖2所示的SL)連接，即陣列中的各個(gè)存儲(chǔ)單元是共源的；同一列的每個(gè)存儲(chǔ)單元的漏端405通過(guò)第一位線BL連接，故陣列中包括多條沿列方向的并行排列的第一位線BL(如圖2所示的BL1、BL2、BL3)。第一位線BL與第一字線WL、第一源線SL交叉排列。
在本發(fā)明實(shí)施例中，同一存儲(chǔ)單元列中的相鄰兩個(gè)存儲(chǔ)單元反向串聯(lián)，也就是說(shuō)， 相鄰兩個(gè)存儲(chǔ)單元的源端404連接在源線SL上，或者漏端405連接在同一條第一位線BL 上。有利于簡(jiǎn)化NOR陣列結(jié)構(gòu)，從而縮小整個(gè)存儲(chǔ)器芯片的面積。
根據(jù)本發(fā)明實(shí)施例的NOR陣列中的單個(gè)存儲(chǔ)單元從功能上可以等效為一個(gè)存儲(chǔ)管加一個(gè)選擇管(例如MOS晶體管)，該存儲(chǔ)管和選擇管由一個(gè)柵控制。存儲(chǔ)管用來(lái)存儲(chǔ)信息，可以對(duì)其進(jìn)行編程、擦除和讀取等操作；通過(guò)選擇管的導(dǎo)通和關(guān)斷來(lái)控制該存儲(chǔ)單元是否被選中。該NOR陣列架構(gòu)既可以提高存儲(chǔ)密度，又可以避免過(guò)擦除帶來(lái)的漏電問(wèn)題，簡(jiǎn)化外圍控制電路。
由上述SONOS快閃存儲(chǔ)器單元構(gòu)成的NAND閃存陣列結(jié)構(gòu)如圖3所示。該陣列結(jié)構(gòu)包括多個(gè)SONOS串行結(jié)構(gòu)STi在行方向(第二方向W)和列方向(第一方向L) 二維排列。 其中，每個(gè)串行結(jié)構(gòu)STi包括在列方向上順次串聯(lián)的一個(gè)第一選擇晶體管501D(即位線選擇晶體管501D)、多個(gè)SONOS快閃存儲(chǔ)器單元和一個(gè)第二選擇晶體管501S (即源線選擇晶體管501S)。在行方向上相鄰的串行結(jié)構(gòu)STi之間相互隔離，例如可以采用沿列方向的淺槽隔離結(jié)構(gòu)(STI)進(jìn)行隔離。每個(gè)串行結(jié)構(gòu)STi所包含的SONOS存儲(chǔ)單元的數(shù)量可以為但不限于圖3中所示的16個(gè)。在行方向上每個(gè)SONOS存儲(chǔ)單元的柵極通過(guò)一條第二字線WL’ (如圖3中的Wi)’ -WL15’ )連接，同時(shí)行方向上每個(gè)位線選擇晶體管501D的柵極通過(guò)一條第一選擇線BkL(如圖3中的BSeLO、BSeLl)連接，行方向上每一個(gè)源線選擇晶體管501S的柵極通過(guò)一條第二選擇線GkL(如圖3中的GSeLO、BSeLl)連接。第二位線BL’和第二字線WL，、第一選擇線BSeL及第二選擇線GSeL交叉排列。
在本發(fā)明實(shí)施例中，在列方向上相鄰的兩個(gè)串行結(jié)構(gòu)STi反相串聯(lián)，也就是說(shuō)，在列方向，相鄰串行結(jié)構(gòu)STi的位線選擇晶體管501D的漏端503共同連接到一條第二位線 BLi',而相鄰串行結(jié)構(gòu)STi的源線選擇晶體管501S的源端505共同連接到前一條第二位線 BLi-1’，其中，i為第二位線BL’的編號(hào)。該反向串聯(lián)的結(jié)構(gòu)有利于減少NAND陣列的數(shù)據(jù)線數(shù)量，簡(jiǎn)化NAND陣列結(jié)構(gòu)，從而縮小整個(gè)存儲(chǔ)器芯片的面積。
根據(jù)本發(fā)明實(shí)施例的NAND陣列中的單個(gè)存儲(chǔ)單元可以實(shí)現(xiàn)1位存儲(chǔ)、2存儲(chǔ)以及多電平(Multi-Level)存儲(chǔ)，并且能夠進(jìn)行正反向編程擦除與讀取，具有大容量數(shù)據(jù)存儲(chǔ)能力以及靈活的操作方式。另外，該NAND陣列架構(gòu)占用面積小、集成度高，降低功耗，節(jié)約成本，適于存儲(chǔ)器小尺寸高密度的發(fā)展需求。
本發(fā)明實(shí)施例提供一種基于雙位非均勻溝道器件的混合非揮發(fā)快閃存儲(chǔ)器，即具備NAND閃存的小尺寸高密度的優(yōu)點(diǎn)，又具備eNOR閃存支持代碼本地執(zhí)行，讀取速度較快的優(yōu)點(diǎn)，并且根據(jù)本發(fā)明實(shí)施例的eNOR陣列由于采用雙位非均勻溝道器件為存儲(chǔ)單元，相對(duì)于普通的eNOR陣列存儲(chǔ)密度更高。此外，基于雙位非均勻溝道器件的eNOR和NAND陣列可以使用完全相同的工藝流程進(jìn)行制作，從而可以在同一芯片上實(shí)現(xiàn)eNOR和NAND閃存的真正集成，在減小芯片面積的同時(shí)，兼具NAND大容量數(shù)據(jù)存儲(chǔ)和eNOR快速程序存儲(chǔ)的優(yōu)點(diǎn)。
本發(fā)明實(shí)施例另一方面提供一種包含根據(jù)本發(fā)明實(shí)施例第一方面的混合非揮發(fā)快閃存儲(chǔ)器的存儲(chǔ)系統(tǒng)，如圖4所示。其中，該混合非揮發(fā)快閃存儲(chǔ)器的NOR陣列作為存儲(chǔ)芯片的程序存儲(chǔ)器606，用于存儲(chǔ)程序，以實(shí)現(xiàn)快速讀取程序和代碼本地運(yùn)行；該混合非揮發(fā)快閃存儲(chǔ)器的NAND陣列作為存儲(chǔ)芯片的數(shù)據(jù)存儲(chǔ)器608，用于存儲(chǔ)數(shù)據(jù)，以實(shí)現(xiàn)大容量存儲(chǔ)數(shù)據(jù)。該存儲(chǔ)系統(tǒng)可以應(yīng)用于各種用于識(shí)別信息的智能卡，例如身份證智能卡、電話卡、手機(jī)SIM卡等，也可以應(yīng)用于用于存儲(chǔ)信息的存儲(chǔ)卡，例如SD卡(安全數(shù)碼卡)等。通過(guò)集成有NOR陣列和NAND陣列的混合非揮發(fā)快閃存儲(chǔ)器，既可以滿足用戶大容量存儲(chǔ)的需求，又可以提高程序執(zhí)行速度，并且有利于簡(jiǎn)化產(chǎn)品的系統(tǒng)構(gòu)造，提高系統(tǒng)運(yùn)行速度，減小系統(tǒng)功耗。
本發(fā)明實(shí)施例以應(yīng)用于智能卡的存儲(chǔ)系統(tǒng)為例，如圖4所示，該存儲(chǔ)系統(tǒng)包括 微處理器MCU602、RAM604、程序存儲(chǔ)器606和數(shù)據(jù)存儲(chǔ)器608。程序存儲(chǔ)器606、數(shù)據(jù)存儲(chǔ)器608和RAM604分別與微處理器MCU602連接，例如，程序存儲(chǔ)器606、數(shù)據(jù)存儲(chǔ)器608和 RAM604分別通過(guò)各自的地址總線601和數(shù)據(jù)總線603以和微處理器MCU602雙線連接，由微處理器MCU602控制執(zhí)行相應(yīng)的存儲(chǔ)命令。其中，RAM604用于暫存程序和數(shù)據(jù)，程序存儲(chǔ)器 606用于存儲(chǔ)需快速讀取和運(yùn)行的程序，數(shù)據(jù)存儲(chǔ)器608用于存儲(chǔ)大容量的數(shù)據(jù)。
在本說(shuō)明書的描述中，參考術(shù)語(yǔ)“一個(gè)實(shí)施例”、“一些實(shí)施例”、“示例”、“具體示例”、或“一些示例”等的描述意指結(jié)合該實(shí)施例或示例描述的具體特征、結(jié)構(gòu)、材料或者特點(diǎn)包含于本發(fā)明的至少一個(gè)實(shí)施例或示例中。在本說(shuō)明書中，對(duì)上述術(shù)語(yǔ)的示意性表述不一定指的是相同的實(shí)施例或示例。而且，描述的具體特征、結(jié)構(gòu)、材料或者特點(diǎn)可以在任何的一個(gè)或多個(gè)實(shí)施例或示例中以合適的方式結(jié)合。
盡管已經(jīng)示出和描述了本發(fā)明的實(shí)施例，對(duì)于本領(lǐng)域的普通技術(shù)人員而言，可以理解在不脫離本發(fā)明的原理和精神的情況下可以對(duì)這些實(shí)施例進(jìn)行多種變化、修改、替換和變型，本發(fā)明的范圍由所附權(quán)利要求及其等同限定。
權(quán)利要求
1.一種混合非揮發(fā)快閃存儲(chǔ)器，包括 半導(dǎo)體襯底；形成在所述半導(dǎo)體襯底上的第一存儲(chǔ)器陣列，包括沿第一方向的多個(gè)并行排列的存儲(chǔ)單元列，每個(gè)所述存儲(chǔ)單元列包括多個(gè)第一存儲(chǔ)單元，在第二方向上相鄰的所述存儲(chǔ)單元列之間相互隔離，沿所述第二方向的多條并行排列的第一字線，和所述第一存儲(chǔ)單元的柵極連接， 沿所述第二方向的一條第一源線，將所有所述第一存儲(chǔ)單元的源端連接， 沿所述第一方向的多條并行排列的第一位線，與所述第一字線、第一源線交叉排列，和所述第一存儲(chǔ)單元的漏端連接；和形成在所述半導(dǎo)體襯底上的第二存儲(chǔ)器陣列，包括沿所述第一方向的多個(gè)串行結(jié)構(gòu)，所述多個(gè)串行結(jié)構(gòu)在所述第一方向和第二方向上并行排列，每個(gè)所述串行結(jié)構(gòu)包括一個(gè)第一選擇晶體管、多個(gè)第二存儲(chǔ)單元以及一個(gè)第二選擇晶體管，在所述第二方向上相鄰的所述串行結(jié)構(gòu)之間相互隔離，沿所述第二方向的多條并行排列的第二字線，和所述第二存儲(chǔ)單元的柵極連接， 沿所述第二方向的第一選擇線，并行位于所述多條并行排列的第二字線的第一端，并和所述第一選擇晶體管的柵極連接，沿所述第二方向的第二選擇線，并行位于所述多條并行排列的第二字線的第二端，并和所述第二選擇晶體管的柵極連接，沿所述第一方向的多條并行排列的第二位線，和所述第二字線、第一選擇線及第二選擇線交叉排列，所述串行結(jié)構(gòu)的所述第一選擇晶體管的漏端和與所述串行結(jié)構(gòu)相鄰的一條所述第二位線連接，所述串行結(jié)構(gòu)的所述第二選擇晶體管的源端和與所述串行結(jié)構(gòu)相鄰的另一條所述第二位線連接；其中，所述第一存儲(chǔ)單元和第二存儲(chǔ)單元的結(jié)構(gòu)相同，包括位于所述半導(dǎo)體襯底上的溝道區(qū)，位于所述溝道區(qū)之上的由隧穿氧化層、氮化硅層、阻擋氧化層及多晶硅柵極層依次排列形成的柵極，以及位于所述柵極第一邊緣處所述半導(dǎo)體襯底中的源端和位于所述柵極第二邊緣處所述半導(dǎo)體襯底中的漏端。
2.如權(quán)利要求1所述的混合非揮發(fā)快閃存儲(chǔ)器，其特征在于，每個(gè)所述第一存儲(chǔ)單元和每個(gè)所述第二存儲(chǔ)單元分別存儲(chǔ)兩位信息，所述兩位信息分別存儲(chǔ)于所述存儲(chǔ)單元的源端和漏端附近的所述氮化硅層中。
3.如權(quán)利要求1所述的混合非揮發(fā)快閃存儲(chǔ)器，其特征在于，所述半導(dǎo)體襯底為P型半導(dǎo)體襯底，所述第一存儲(chǔ)單元和第二存儲(chǔ)單元包括形成在所述P型半導(dǎo)體襯底上的P阱和形成在所述P阱上的所述溝道區(qū)，所述溝道區(qū)為非均勻摻雜，水平方向摻雜情況為P+/n-/ P+，或者p+/p-/p+,或者P+/耗盡區(qū)/P+。
4.如權(quán)利要求1所述的混合非揮發(fā)快閃存儲(chǔ)器，其特征在于，所述存儲(chǔ)單元列中的相鄰兩個(gè)所述第一存儲(chǔ)單元反向串聯(lián)，以使相鄰兩個(gè)所述第一存儲(chǔ)單元的源端連接在所述第一源線上；或者以使相鄰兩個(gè)所述第一存儲(chǔ)單元的漏端連接在同一條所述第一位線上。
5.如權(quán)利要求1所述的混合非揮發(fā)快閃存儲(chǔ)器，其特征在于，所述第一方向上相鄰兩個(gè)所述串行結(jié)構(gòu)反向串聯(lián)，以使相鄰兩個(gè)所述串行結(jié)構(gòu)的所述第一選擇晶體管的漏端連接在與所述串行結(jié)構(gòu)相鄰的一條所述第二位線上；或者以使相鄰兩個(gè)所述串行結(jié)構(gòu)的所述第二選擇晶體管的源端連接在與所述串行結(jié)構(gòu)相鄰的另一條所述第二位線上。
6.一種存儲(chǔ)系統(tǒng)，其特征在于，所述存儲(chǔ)系統(tǒng)包括如權(quán)利要求1-5任一項(xiàng)所述的混合非揮發(fā)快閃存儲(chǔ)器。
7.如權(quán)利要求6所述的存儲(chǔ)系統(tǒng)，其特征在于，所述混合非揮發(fā)快閃存儲(chǔ)器的所述第一存儲(chǔ)器陣列為所述存儲(chǔ)系統(tǒng)的程序存儲(chǔ)器，所述混合非揮發(fā)快閃存儲(chǔ)器的所述第二存儲(chǔ)器陣列為所述存儲(chǔ)系統(tǒng)的數(shù)據(jù)存儲(chǔ)器。
8.如權(quán)利要求6所述的存儲(chǔ)系統(tǒng)，其特征在于，還包括微處理器和隨機(jī)存儲(chǔ)器，其中， 所述隨機(jī)存儲(chǔ)器用于暫存數(shù)據(jù)，所述程序存儲(chǔ)器、數(shù)據(jù)存儲(chǔ)器和隨機(jī)存儲(chǔ)器分別與所述微處理器連接，由所述微處理器控制執(zhí)行存儲(chǔ)命令。
9.如權(quán)利要求8所述的存儲(chǔ)系統(tǒng)，其特征在于，所述程序存儲(chǔ)器、數(shù)據(jù)存儲(chǔ)器和隨機(jī)存儲(chǔ)器分別通過(guò)地址總線和數(shù)據(jù)總線以和所述微處理器雙線連接。
全文摘要
本發(fā)明提供一種混合非揮發(fā)快閃存儲(chǔ)器，該存儲(chǔ)器的存儲(chǔ)單元包括位于所述半導(dǎo)體襯底上的溝道區(qū)，位于所述溝道區(qū)之上的由隧穿氧化層、氮化硅層、阻擋氧化層及多晶硅柵極層依次排列形成的柵極，以及位于所述柵極第一邊緣處所述半導(dǎo)體襯底中的源端和位于所述柵極第二邊緣處所述半導(dǎo)體襯底中的漏端。本發(fā)明實(shí)施例通過(guò)采用高密度的雙位非均勻溝道器件作為存儲(chǔ)單元，并以此在同一個(gè)芯片上構(gòu)成NOR陣列和NAND陣列，利用同一種工藝形成eNOR閃存和NAND閃存的單芯片混合存儲(chǔ)，從而以較小的芯片面積實(shí)現(xiàn)NAND閃存的大容量數(shù)據(jù)存儲(chǔ)和eNOR閃存的快速程序讀取。
文檔編號(hào)G11C16/04GK102544022SQ20121000225
公開(kāi)日2012年7月4日 申請(qǐng)日期2012年1月5日 優(yōu)先權(quán)日2012年1月5日
發(fā)明者劉利芳, 潘立陽(yáng) 申請(qǐng)人:清華大學(xué)