專利名稱：一種存儲器陣列結構及其操作方法
一種存儲器陣列結構及其操作方法
技術領域：
本發(fā)明涉及計算機技術領域，特別涉及一種儲存器陣列結構及其操作方法。
背景技術：
請參閱圖1所示，隨著工藝尺寸的縮小，為減小單元尺寸的面積，采用開路位線結構。1，3，5，7，9是存儲陣列，由一根或多根字線Wl和位線(BL_0、BL_e)組成，2，4，6，8是靈敏放大器陣列，由一個或多個靈敏放大器組成。當對存儲陣列3進行操作時，3中的字線WL被激活，其它的字線處于未激活狀態(tài)，與該字線相連的存儲單元的信息通過與存儲單元相連的位線，如圖1中偶數(shù)位線BL_e和奇數(shù)位線BL_o，傳遞到2，4中的靈敏放大器，通過該靈敏放大器可以對存儲單元進行讀寫操作。輸入到2，4的位線有兩種，一種來自于要進行操作的存儲陣列，用于傳遞存儲單元中的信息，即讀出位線，另一種來自于未被激活的存儲陣列，作為靈敏放大器的比較基準，即基準位線，因此需要2和4兩個靈敏放大器陣列來處理一根字線上的存儲單元的數(shù)據(jù)。而且對于任何一個存儲陣列的讀寫操作都需要另兩塊相鄰的存儲陣列提供基準位線。由于采用開路位線結構，需要在存儲陣列中加入多余的存儲模塊以提供基準位線，該多余的存儲模塊被稱為邊界模塊100，為了減少多余存儲模塊的面積，如圖2所示，將圖1中的一個存儲陣列(邊界模塊)去掉，然后將靈敏放大器陣列8的奇數(shù)位線連接存儲陣列I的奇數(shù)位線，充分利用存儲陣列I ;兩個邊界模塊具有相同的行地址，每一個邊界模塊中只有一半的位線被使用，因此兩個邊界模塊和在一起所含有的物理存儲單元是正常模塊的兩倍，但可以存取的單元個數(shù)和正常模塊相同，該方法可以減少一半被浪費的芯片面積。

發(fā)明內(nèi)容本發(fā)明提供一種儲存器陣列結構及其操作方法，在儲存器寬度不變的情況下有效減少存儲器的邊界模塊的高度，以降低儲存器的高度。為了實現(xiàn)上述目的，本發(fā)明一種儲存器陣列結構采用如下技術方案:一種存儲器陣列結構，包括依次排列的第一邊界存儲陣列模塊、第二邊界存儲陣列模塊、若干中間存儲陣列模塊、第三邊界存儲陣列模塊和第四邊界存儲陣列模塊；第一邊界存儲陣列模塊和第二邊界存儲陣列模塊之間設置第一邊界靈敏放大器陣列，第三邊界存儲陣列模塊和第四邊界存儲陣列模塊之間設置第二邊界靈敏放大器陣列；第一邊界存儲陣列模塊、第二邊界存儲陣列模塊、第三邊界存儲陣列模塊和第四邊界存儲陣列模塊的寬度和存儲單元個數(shù)相同，均為所述中間存儲陣列模塊一半；第二邊界存儲陣列模塊與相鄰的中間存儲陣列模塊之間設有第一中間靈敏放大器陣列；第三邊界存儲陣列模塊與相鄰的中間存儲陣列模塊之間設有第二中間靈敏放大器陣列；第一邊界靈敏放大器陣列中的每一個靈敏放大器，一端連接第一邊界存儲陣列模塊中對應的一個偶數(shù)位線，另一端連接第二邊界存儲陣列模塊中對應的一個奇數(shù)位線；第一邊界存儲陣列模塊的若干奇數(shù)位線通過若干第一 MOS管錯位連接第二邊界存儲陣列模塊中對應的偶數(shù)位線； 第二邊界靈敏放大器陣列中的每一個靈敏放大器，一端連接第三邊界存儲陣列模塊中對應的一個偶數(shù)位線，另一端連接第四邊界存儲陣列模塊中對應的一個奇數(shù)位線；第三邊界存儲陣列模塊的若干奇數(shù)位線通過第二 MOS管錯位連接第四邊界存儲陣列模塊中對應的偶數(shù)位線。本發(fā)明進一步的改進在于:第一邊界存儲陣列模塊的奇數(shù)位線和錯位的第二邊界存儲陣列模塊的偶數(shù)位線連接第一MOS管的源極和漏極，第一MOS管的柵極連接控制線；第
一MOS管為NMOS管或PMOS管。本發(fā)明進一步的改進在于:第一中間靈敏放大器陣列工作時，第一 MOS管導通。本發(fā)明進一步的改進在于:第三邊界存儲陣列模塊的奇數(shù)位線和錯位的第四邊界存儲陣列模塊的偶數(shù)位線連接第二MOS管的源極和漏極，第二MOS管的柵極連接控制線；第
二MOS管為NMOS管或PMOS管。本發(fā)明進一步的改進在于:第二中間靈敏放大器陣列工作時，第二 MOS管導通。一種存儲器陣列結 構的操作方法，第一邊界存儲陣列模塊的奇數(shù)位線和錯位的第二邊界存儲陣列模塊的偶數(shù)位線連接第一 MOS管的源極和漏極；第一中間靈敏放大器陣列工作時，控制第一 MOS管的柵極為高電位，使得第一 MOS管導通，將第一邊界存儲陣列模塊的奇數(shù)位線與第二邊界存儲陣列模塊錯位對應的偶數(shù)位線連接；第三邊界存儲陣列模塊的奇數(shù)位線和錯位的第四邊界存儲陣列模塊的偶數(shù)位線連接第二 MOS管的源極和漏極；第二中間靈敏放大器陣列工作時，控制第二 MOS管的柵極為高電位，使得第二 MOS管導通，將第三邊界存儲陣列模塊的奇數(shù)位線與第四邊界存儲陣列模塊錯位對應的偶數(shù)位線連接。相對于現(xiàn)有技術，本發(fā)明具有以下有益效果:本發(fā)明通過將存儲器陣列的兩個邊界模塊平均拆分，再在平均拆分后的兩個小模塊之間加入靈敏放大器；小模塊與相鄰中間正常存儲陣列模塊之間的靈敏放大器工作時，將邊界處拆分的兩個小模塊的位線通過MOS管連接，使得小模塊與相鄰中間正常存儲陣列模塊之間的靈敏放大器工作時，基準位線和讀出位線相同，以提高穩(wěn)定性。本發(fā)明結構相較于現(xiàn)有結構的高度減少了一個正常存儲陣列模塊的高度減去一個靈敏放大器的高度。

圖1為現(xiàn)有存儲器陣列的結構示意圖；圖2為另一種現(xiàn)有存儲器陣列的結構示意圖；圖3為本發(fā)明存儲器陣列結構示意圖；圖4為MOS管的連接示意圖。
具體實施方式下面結合附圖對本發(fā)明的實施方式做進一步描述。如圖3所示，本發(fā)明一種儲存器陣列結構，包括第一存儲陣列模塊1012、第二存儲陣列模塊14、第三存儲陣列模塊16和第四存儲陣列模塊1820 ;第一存儲陣列模塊1012、第二存儲陣列模塊14、第三存儲陣列模塊16和第四存儲陣列模塊1820的寬度和存儲單元個數(shù)相同；第一存儲陣列模塊1012和第二存儲陣列模塊14之間設有第一中間靈敏放大器陣列13，第二存儲陣列模塊14和第三存儲陣列模塊16之間設有第三中間靈敏放大器陣列15，第三存儲陣列模塊16和第四存儲陣列模塊1820之間設有第二中間靈敏放大器陣列17。本發(fā)明將位于邊界的第一存儲陣列模塊1012和第四存儲陣列模塊1820分別分成兩個相同的邊界存儲陣列模塊，即將第一存儲陣列模塊1012分成第一邊界存儲陣列模塊10和第二邊界存儲陣列模塊12，將第四存儲陣列模塊1820分成第三邊界存儲陣列模塊18和第四邊界存儲陣列模塊20 ;第一邊界存儲陣列模塊10、第二邊界存儲陣列模塊12、第三邊界存儲陣列模塊18和第四邊界存儲陣列模塊20的寬度和存儲單元個數(shù)相同，均為正常存儲陣列模塊(第一存儲陣列模塊1012、第二存儲陣列模塊14、第三存儲陣列模塊16和第四存儲陣列模塊1820)的一半；再在第一邊界存儲陣列模塊10和第二邊界存儲陣列模塊12之間設置第一邊界靈敏放大器陣列11，在第三邊界存儲陣列模塊18和第四邊界存儲陣列模塊20之間設置第二邊界靈敏放大器陣列19。第一邊界靈敏放大器陣列11中的每一個靈敏放大器，一端連接第一邊界存儲陣列模塊10的偶數(shù)位線，另一端連接第二邊界存儲陣列模塊12的奇數(shù)位線；第一邊界存儲陣列模塊10的奇數(shù)位線通過一個第一 MOS管錯位連接第二邊界存儲陣列模塊12的偶數(shù)位線。第二邊界靈敏放大器陣列19中的每一個靈敏放大器，一端連接第三邊界存儲陣列模塊18的偶數(shù)位線，另一端連接第四邊界存儲陣列模塊20的奇數(shù)位線；第三邊界存儲陣列模塊18的奇數(shù)位線通過一個第二 MOS管錯位連接第四邊界存儲陣列模塊20的偶數(shù)位線。圖3中，10和20為新的邊界模塊100，12，14，16，18為正常模塊，但12和18中存儲單元的個數(shù)是14 和16中的一半。第一中間靈敏放大器陣列13或第二中間靈敏放大器陣列17工作讀取存儲單元時，對應將第一邊界存儲陣列模塊10的奇數(shù)位線通過第一 MOS管錯位連接第二邊界存儲陣列模塊12的偶數(shù)位線或第三邊界存儲陣列模塊18的奇數(shù)位線通過第二 MOS管錯位連接第四邊界存儲陣列模塊20的偶數(shù)位線，連接方式如虛線所示。該該控制方式是為了確保，當使用第一中間靈敏放大器陣列13或第二中間靈敏放大器陣列17讀取存儲單元時，基準位線和讀出位線相同，以提高穩(wěn)定性。請參閱圖4所示，邊界存儲陣列模塊的奇數(shù)位線BL_u通過MOS管(NM0S或PM0S)錯位連接另一邊界存儲陣列模塊的偶數(shù)位線BL_d ;奇數(shù)位線BL_u連接MOS管中的源極或漏極中一個，偶數(shù)位線BL_d連接另一個，MOS管的柵極連接控制線BL_sw ;當?shù)谝恢虚g靈敏放大器陣列13或第二中間靈敏放大器陣列17讀取存儲單元時，BL_sw為高電平，將^^_11和BL_d連接到一起。通過本發(fā)明結構的改進，無法使用的存儲單元的個數(shù)變?yōu)橐郧暗囊话?，整個存儲陣列的高度減少了一個正常模塊的高度減去一個靈敏放大器的高度。
權利要求
1.一種存儲器陣列結構，其特征在于，包括依次排列的第一邊界存儲陣列模塊(10)、第二邊界存儲陣列模塊(12 )、若干中間存儲陣列模塊、第三邊界存儲陣列模塊(18 )和第四邊界存儲陣列模塊(20);第一邊界存儲陣列模塊(10)和第二邊界存儲陣列模塊(12)之間設置第一邊界靈敏放大器陣列(11)，第三邊界存儲陣列模塊(18)和第四邊界存儲陣列模塊(20)之間設置第二邊界靈敏放大器陣列(19);第一邊界存儲陣列模塊(10)、第二邊界存儲陣列模塊(12)、第三邊界存儲陣列模塊(18)和第四邊界存儲陣列模塊(20)的寬度和存儲單元個數(shù)相同，均為所述中間存儲陣列模塊一半；第二邊界存儲陣列模塊(12)與相鄰的中間存儲陣列模塊之間設有第一中間靈敏放大器陣列(13);第三邊界存儲陣列模塊(18)與相鄰的中間存儲陣列模塊之間設有第二中間靈敏放大器陣列(17);第一邊界靈敏放大器陣列(11)中的每一個靈敏放大器，一端連接第一邊界存儲陣列模塊(10)中對應的一個偶數(shù)位線，另一端連接第二邊界存儲陣列模塊(12)中對應的一個奇數(shù)位線；第一邊界存儲陣列模塊(10)的若干奇數(shù)位線通過若干第一 MOS管錯位連接第二邊界存儲陣列模塊(12)中對應的偶數(shù)位線；第二邊界靈敏放大器陣列(19)中的每一個靈敏放大器，一端連接第三邊界存儲陣列模塊(18)中對應的一個偶數(shù)位線，另一端連接第四邊界存儲陣列模塊(20)中對應的一個奇數(shù)位線；第三邊界存儲陣列模塊(18)的若干奇數(shù)位線通過第二 MOS管錯位連接第四邊界存儲陣列模塊(20)中對應的偶數(shù)位線。
2.根據(jù)權利要求1所述的一種存儲器陣列結構，其特征在于，第一邊界存儲陣列模塊(10)的奇數(shù)位線和錯位的第二邊界存儲陣列模塊(12)的偶數(shù)位線連接第一 MOS管的源極和漏極，第一 MOS管的柵極連接控制線(BL_sw);第一 MOS管為NMOS管或PMOS管。
3.根據(jù)權利要求2所述的一種存儲器陣列結構，其特征在于，第一中間靈敏放大器陣列(13)工作時，第一 MOS管導通。
4.根據(jù)權利要求1所述的一種存儲器陣列結構，其特征在于，第三邊界存儲陣列模塊(18)的奇數(shù)位線和錯位的第四邊界存儲陣列模塊(20)的偶數(shù)位線連接第二 MOS管的源極和漏極，第二 MOS管的柵極連接控制線(BL_sw);第二 MOS管為NMOS管或PMOS管。
5.根據(jù)權利要求4所述的一種存儲器陣列結構，其特征在于，第二中間靈敏放大器陣列(18)工作時，第二 MOS管導通。
6.根據(jù)權利要求1所述的一種存儲器陣列結構的操作方法，其特征在于，第一邊界存儲陣列模塊(10)的奇數(shù)位線和錯位的第二邊界存儲陣列模塊(12)的偶數(shù)位線連接第一MOS管的源極和漏極；第一中間靈敏放大器陣列(13)工作時，控制第一MOS管的柵極為高電位，使得第一 MOS管導通，將第一邊界存儲陣列模塊(10)的奇數(shù)位線與第二邊界存儲陣列模塊(12)錯位對應的偶數(shù)位線連接；第三邊界存儲陣列模塊(18)的奇數(shù)位線和錯位的第四邊界存儲陣列模塊(20)的偶數(shù)位線連接第二 MOS管的源極和漏極；第二中間靈敏放大器陣列(18)工作時，控制第二 MOS管的柵極為高電位，使得第二 MOS管導通，將第三邊界存儲陣列模塊(18)的奇數(shù)位線與第四邊界存儲陣列模塊(20)錯位對應的偶數(shù)位線連接。
全文摘要
本發(fā)明提供一種存儲器陣列結構及其操作方法，將存儲器陣列的兩個邊界模塊平均拆分，再在平均拆分后的兩個小模塊之間加入靈敏放大器；小模塊與相鄰中間正常存儲陣列模塊之間的靈敏放大器工作時，將邊界處拆分的兩個小模塊的位線通過MOS管連接，使得小模塊與相鄰中間正常存儲陣列模塊之間的靈敏放大器工作時，基準位線和讀出位線相同，以提高穩(wěn)定性。本發(fā)明結構相較于現(xiàn)有結構的高度減少了一個正常存儲陣列模塊的高度減去一個靈敏放大器的高度。
文檔編號G11C7/18GK103177752SQ20131009813
公開日2013年6月26日 申請日期2013年3月25日 優(yōu)先權日2013年3月25日
發(fā)明者俞冰, 亞歷山大, 郝福亨 申請人:西安華芯半導體有限公司