存儲器件及其制造方法和存取方法
【專利摘要】本申請公開了一種存儲器件及其制造方法和存取方法。一示例存儲器件可以包括：襯底；在襯底上形成的背柵；晶體管，包括：在襯底上在背柵的相對兩側(cè)形成的鰭；以及在襯底上形成的柵堆疊，所述柵堆疊與鰭相交；以及夾于背柵與各鰭之間以及背柵與襯底之間的背柵介質(zhì)層，其中，在柵堆疊的一側(cè)，背柵介質(zhì)層存在開口，背柵通過該開口與鰭電接觸。
【專利說明】存儲器件及其制造方法和存取方法

【技術(shù)領(lǐng)域】
[0001] 本公開涉及半導(dǎo)體領(lǐng)域，更具體地，涉及一種存儲器件及其制造方法和存取方法。

【背景技術(shù)】
[0002] 當(dāng)前提出了各種基于半導(dǎo)體技術(shù)的存儲器件如動態(tài)隨機(jī)存取存儲器（DRAM)。例 如，通過晶體管（T)和電容器（C)相配合，可以實(shí)現(xiàn)各種mTnC存儲單元（m、n分別表示單個(gè) 存儲單元內(nèi)晶體管的數(shù)目和電容器的數(shù)目）。
[0003] -方面，隨著晶體管的不斷小型化，已經(jīng)提出了多種高性能晶體管結(jié)構(gòu)，例如 UTBB (超薄埋入氧化物和本體）器件和FinFET (鰭式場效應(yīng)晶體管）等。
[0004] UTBB器件利用ET-S0I (極薄-絕緣體上半導(dǎo)體）襯底。由于SOI襯底中埋入氧化 物（BOX)的存在，可以抑制短溝道效應(yīng)。另外，可以SOI襯底背側(cè)設(shè)置背柵電極，來控制器 件的閾值電壓，從而可以有效降低器件的功耗（例如，通過在器件截止時(shí)提升閾值電壓，從 而降低漏電流）。但是，ET-S0I的成本極高，且存在自加熱問題。而且，隨著器件的不斷小 型化，ET-S0I越來越難以制造。
[0005] FinFET是一種立體型器件，包括在襯底上堅(jiān)直形成的鰭（fin)，可以在鰭中形成 器件的導(dǎo)電溝道。由于可以提升鰭的高度而不增加其占用面積（footprint)，從而可以增加 每單位占用面積的電流驅(qū)動能力。但是，F(xiàn)inFET并不能有效地控制其閾值電壓。而且，隨 著器件的不斷小型化，鰭越來越薄，從而容易在制造過程中坍塌。
[0006] 另一方面，目前尚不存在將電容器制造有效地結(jié)合到晶體管制造中的工藝。


【發(fā)明內(nèi)容】

[0007] 本公開的目的至少部分地在于提供一種存儲器件及其制造方法和存取。
[0008] 根據(jù)本公開的一個(gè)方面，提供了一種存儲器件，包括：襯底；在襯底上形成的背 柵；晶體管，包括：在襯底上在背柵的相對兩側(cè)形成的鰭；以及在襯底上形成的柵堆疊，所 述柵堆疊與鰭相交；以及夾于背柵與各鰭之間以及背柵與襯底之間的背柵介質(zhì)層，其中，在 柵堆疊的一側(cè)，背柵介質(zhì)層存在開口，背柵通過該開口與鰭電接觸。
[0009] 根據(jù)本公開的另一方面，提供了一種制造存儲器件的方法，包括：在襯底中形成背 柵槽；在背柵槽的底壁和側(cè)壁上形成背柵介質(zhì)層；向背柵槽中填充導(dǎo)電材料，形成背柵；在 背柵槽的一端去除部分背柵和背柵介質(zhì)層，并重新填充導(dǎo)電材料；對襯底進(jìn)行構(gòu)圖，以形成 與背柵介質(zhì)層鄰接的鰭；以及在襯底上形成柵堆疊，所述柵堆疊與所述鰭相交，其中，重新 填充的導(dǎo)電材料位于柵堆疊一側(cè)，使得背柵與鰭電接觸。
[0010] 根據(jù)本公開的再一方面，提供了一種對上述存儲器件進(jìn)行存取的方法，包括：通過 字線施加導(dǎo)通電壓，以使晶體管導(dǎo)通，并通過位線向晶體管的源極施加第一偏置，使載流子 從源極流向晶體管的漏極且通過背柵介質(zhì)中的開口進(jìn)入并因此存儲于背柵中，以在該存儲 器件中存儲第一狀態(tài)；以及通過字線施加導(dǎo)通電壓，以使晶體管導(dǎo)通，并通過位線向源極施 加第二偏置，使背柵中存儲的載流子釋放，以在該存儲器件中存儲第二狀態(tài)，其中，晶體管 在第一狀態(tài)下的閾值電壓不同于在第二狀態(tài)下的閾值電壓。
[0011] 根據(jù)本發(fā)明的示例性實(shí)施例，兩個(gè)鰭之間夾有背柵，從而整體上構(gòu)成一種三明治 鰭（sandwich Fin,或者簡稱為sFin)。以這種sFin為基礎(chǔ)，可以制造以三明治鰭式場效應(yīng) 晶體管（sFinFET)為基礎(chǔ)的存儲器件如DRAM。在制造過程中，背柵可以充當(dāng)鰭的支撐結(jié)構(gòu)， 有助于改善結(jié)構(gòu)的可靠性。
[0012] 另外，背柵可以形成電容器結(jié)構(gòu)，例如可以通過背柵介質(zhì)層與相鄰的導(dǎo)電區(qū)域和 /或?qū)樱ɡ?，襯底中的阱區(qū)等）形成電容器結(jié)構(gòu)。該電容器通過背柵介質(zhì)層中的開口與 sFinFET電連接，從而與該sFinFET -起構(gòu)成存儲器件的存儲單元。這種存儲器件的制造工 藝可以很好地與相應(yīng)sFinFET的制造工藝相兼容。

【專利附圖】

【附圖說明】
[0013] 通過以下參照附圖對本公開實(shí)施例的描述，本公開的上述以及其他目的、特征和 優(yōu)點(diǎn)將更為清楚，在附圖中：
[0014] 圖1-4是示出了根據(jù)本公開一個(gè)實(shí)施例的存儲器件的透視圖，其中圖2是示出了 圖1所示的存儲器件沿A1-A1'線切開后的透視圖，圖3是示出了圖1所示的存儲器件沿 A2-A2'線切開后的透視圖，圖4是示出了圖1所示的存儲器件沿B-B'線切開后的透視 圖；
[0015] 圖5-27是示出了根據(jù)本公開另一實(shí)施例的制造存儲器件的流程中多個(gè)階段的示 意圖；
[0016] 圖28是示出了根據(jù)本公開另一實(shí)施例的存儲器就的存取原理的示意圖。

【具體實(shí)施方式】
[0017] 以下，將參照附圖來描述本公開的實(shí)施例。但是應(yīng)該理解，這些描述只是示例性 的，而并非要限制本公開的范圍。此外，在以下說明中，省略了對公知結(jié)構(gòu)和技術(shù)的描述，以 避免不必要地混淆本公開的概念。
[0018] 在附圖中示出了根據(jù)本公開實(shí)施例的各種結(jié)構(gòu)示意圖。這些圖并非是按比例繪制 的，其中為了清楚表達(dá)的目的，放大了某些細(xì)節(jié)，并且可能省略了某些細(xì)節(jié)。圖中所示出的 各種區(qū)域、層的形狀以及它們之間的相對大小、位置關(guān)系僅是示例性的，實(shí)際中可能由于制 造公差或技術(shù)限制而有所偏差，并且本領(lǐng)域技術(shù)人員根據(jù)實(shí)際所需可以另外設(shè)計(jì)具有不同 形狀、大小、相對位置的區(qū)域/層。
[0019] 在本公開的上下文中，當(dāng)將一層/元件稱作位于另一層/元件"上"時(shí)，該層/元 件可以直接位于該另一層/元件上，或者它們之間可以存在居中層/元件。另外，如果在一 種朝向中一層/元件位于另一層/元件"上"，那么當(dāng)調(diào)轉(zhuǎn)朝向時(shí)，該層/元件可以位于該另 一層/元件"下"。
[0020] 根據(jù)本公開的實(shí)施例，提供了一種存儲器件。該存儲器件可以包括晶體管（存取 控制器件）和背柵（構(gòu)成存儲電容器）。根據(jù)一有利示例，該晶體管可以包括在襯底上在背 柵的相對兩側(cè)形成的鰭。這樣，背柵和鰭形成三明治鰭（sFin)結(jié)構(gòu)。晶體管還可以包括在 襯底上形成的柵堆疊，該柵堆疊與鰭（以及它們之間的背柵）相交。從而，該晶體管可以配 置為sFinFET。柵堆疊在鰭中限定了溝道區(qū)（對應(yīng)于鰭中與柵堆疊相交的部分），并因此限 定了源/漏區(qū)（對應(yīng)于鰭中位于溝道區(qū)相對兩側(cè)的部分）。為了避免柵堆疊和背柵之間的 干擾，它們之間可以形成有電介質(zhì)層并因此電隔離。
[0021] 另外，背柵與各鰭及之下的襯底之間可以夾有背柵介質(zhì)層，并因此可以形成背柵 電容器（例如，與相鄰的導(dǎo)電區(qū)域和/或?qū)?，如襯底（體區(qū)）或者襯底中的阱區(qū)等），該背柵 電容器可以用作該存儲器件的存儲部件。
[0022] 背柵介質(zhì)層在柵堆疊的一側(cè)可以具有開口，從而背柵可以通過該開口與 sFinFET(具體地，其中的鰭）電接觸。這樣，該sFinFET與背柵電容器彼此電連接，可以形 成1T1C的DRAM配置。
[0023] 根據(jù)一示例，背柵介質(zhì)層中的開口可以位于sFinFET的漏極一側(cè)。這樣，當(dāng) sFinFET導(dǎo)通時(shí)，載流子可以通過鰭（其中形成溝道區(qū)）從其源極流向漏極。在漏極一側(cè)， 載流子（例如，對于η型器件為電子，對于p型器件為空穴）可以經(jīng)由背柵介質(zhì)層中的開口， 而進(jìn)入并因此存儲于背柵電容器中。另一方面，當(dāng)sFinFET導(dǎo)通時(shí)，如果在源極上施加一定 的電壓，可以使得背柵電容器中存儲的載流子（如果存在的話）排出。這樣，該存儲器件可 以表現(xiàn)出（至少）兩種狀態(tài)：背柵電容器中存儲有電荷，背柵電容器中沒有存儲電荷（例 如，可以將背柵電容器中存儲有電荷的狀態(tài)認(rèn)為是邏輯"1"，而將背柵電容器中沒有存儲電 荷的狀態(tài)認(rèn)為是邏輯"〇" ；反之亦然）。
[0024] 另一方面，由于背柵與sFinFET的鰭之間的相鄰設(shè)置，背柵中的電荷會影響 sFinFET的閾值電壓。這樣，根據(jù)背柵電容器中存儲電荷與否，sFinFET可以表現(xiàn)出不同的 閾值電壓并因此表現(xiàn)出不同的電學(xué)特性。因此，可以根據(jù)sFinFET的電學(xué)特性，來讀出存儲 器件的狀態(tài)（或者，"數(shù)據(jù)"）。
[0025] 在一些示例中，為了電隔離柵堆疊與襯底，該存儲器件可以包括在襯底上形成的 隔離層，這種隔離層露出sFin中鰭的一部分（該部分用作sFinFET的真正鰭），而柵堆疊形 成于隔離層上。由于鰭的底部被隔離層遮擋，所以柵堆疊難以對鰭的底部進(jìn)行有效控制，從 而可能造成源漏之間經(jīng)由鰭底部的漏電流。為抑制這種漏電流，sFinFET可以包括位于鰭 的露出部分下方的穿通阻擋部（PTS)。例如，該P(yáng)TS可以基本上位于sFin的鰭中被隔離層 遮擋的部分中。
[0026] 根據(jù)一些示例，為了增強(qiáng)器件性能，可以應(yīng)用應(yīng)變源/漏技術(shù)。例如，源/漏區(qū)可 以包括與鰭不同材料的半導(dǎo)體層，從而可以向溝道區(qū)施加應(yīng)力。例如，對于P型器件，可以 施加壓應(yīng)力；而對于η型器件，可以施加拉應(yīng)力。
[0027] 根據(jù)本公開的一些示例，存儲器件可以如下來制作。例如，可以在襯底中形成背柵 槽，通過向該背柵槽中填充導(dǎo)電材料如金屬、摻雜的多晶硅等來形成背柵。另外，在填充背 柵槽之前，可以在背柵槽的側(cè)壁和底壁上形成背柵介質(zhì)層。而且，可以對背柵介質(zhì)層進(jìn)行構(gòu) 圖，以在其一部分中形成開口。例如，背柵介質(zhì)層的構(gòu)圖可以通過在背柵槽的一端去除部分 背柵和背柵介質(zhì)層，并重新填充導(dǎo)電材料來進(jìn)行。接下來，可以對襯底進(jìn)行構(gòu)圖，來形成與 背柵介質(zhì)層鄰接的鰭。例如，可以如此對襯底進(jìn)行構(gòu)圖，使得在背柵槽的側(cè)壁（更具體地， 背柵槽側(cè)壁上形成的背柵介質(zhì)層）上留有襯底的（鰭狀）部分。然后，可以在襯底上形成 與鰭相交的柵堆疊。
[0028] 為了便于背柵槽和鰭的構(gòu)圖，根據(jù)一有利示例，可以在襯底上形成構(gòu)圖輔助層。該 構(gòu)圖輔助層可以被構(gòu)圖為具有與背柵槽相對應(yīng)的開口，并且在其與開口相對的側(cè)壁上可以 形成圖案轉(zhuǎn)移層。這樣，可以構(gòu)圖輔助層和圖案轉(zhuǎn)移層為掩模，來構(gòu)圖背柵槽（以下稱作 "第一構(gòu)圖；另外，可以圖案轉(zhuǎn)移層為掩模，來構(gòu)圖鰭（以下稱作"第二構(gòu)圖"）。
[0029] 這樣，鰭通過兩次構(gòu)圖形成：在第一構(gòu)圖中，形成鰭的一個(gè)側(cè)面；而在第二構(gòu)圖 中，形成鰭的另一個(gè)側(cè)面。在第一構(gòu)圖中，鰭尚與襯底的主體相連并因此得到支撐。另外， 在第二構(gòu)圖中，鰭與背柵相連并因此得到支撐。結(jié)果，可以防止鰭的制造過程中坍塌，并因 此可以更高的產(chǎn)率來制造較薄的鰭。
[0030] 在第二構(gòu)圖之前，可以在背柵槽中形成電介質(zhì)層，以覆蓋背柵。該電介質(zhì)層一方面 可以使背柵（例如與柵堆疊）電隔離，另一方面可以防止第二構(gòu)圖對背柵造成影響。
[0031] 另外，為了便于構(gòu)圖，根據(jù)一有利示例，可以按側(cè)墻形成工藝，來在構(gòu)圖輔助層的 側(cè)壁上形成圖案轉(zhuǎn)移層。由于側(cè)墻形成工藝不需要掩模，從而可以減少工藝中使用的掩模 數(shù)量。
[0032] 根據(jù)一示例，襯底可以包括 Si、Ge、SiGe、GaAs、GaSb、AlAs、InAs、InP、GaN、SiC、 InGaAs、InSb、InGaSb，而構(gòu)圖輔助層可以包括非晶硅。在這種情況下，為了避免在構(gòu)圖背 柵槽期間不必要地刻蝕構(gòu)圖輔助層，可以在構(gòu)圖輔助層的頂面上形成保護(hù)層。另外，在形成 構(gòu)圖輔助層之前，還可以在襯底上形成停止層。對于構(gòu)圖輔助層的構(gòu)圖（以在其中形成開 口）可以停止于該停止層。例如，刻蝕保護(hù)層可以包括氮化物（如，氮化硅），圖案轉(zhuǎn)移層可 以包括氮化物，停止層可以包括氧化物（如，氧化硅）。
[0033] 另外，根據(jù)本公開的一些示例，可以先在形成有sFin的襯底上形成隔離層，該隔 離層露出sFin(特別是其中的鰭）的一部分。然后，可以在隔離層上形成與sFin相交的柵 堆疊。為了形成上述的PTS，可以在形成隔離層之后且在形成柵堆疊之前，進(jìn)行離子注入。 由于sFin的形狀因子及其頂部存在的各電介質(zhì)層（例如，圖案轉(zhuǎn)移層等），PTS可以基本上 形成于sFin的鰭中被隔離層遮擋的部分中。之后，還可以去除sFin中鰭頂部的電介質(zhì)層 (例如，圖案轉(zhuǎn)移層等）。這樣，隨后形成的柵堆疊可以與鰭露出的側(cè)面及頂面接觸。
[0034] 本公開可以各種形式呈現(xiàn)，以下將描述其中一些示例。
[0035] 圖1是示出了根據(jù)本公開一個(gè)實(shí)施例的存儲器件的透視圖，且圖2是示出了圖 1所示的存儲器件沿A1-A1'線切開后的透視圖，圖3是示出了圖1所示的存儲器件沿 A2-A2'線切開后的透視圖，圖4是示出了圖1所示的存儲器件沿B-B'線切開后的透視圖。
[0036] 如圖1所示，該存儲器件包括襯底100。襯底100可以包括體半導(dǎo)體襯底如Si、Ge， 化合物半導(dǎo)體襯底如 SiGe、GaAs、GaSb、AlAs、InAs、InP、GaN、SiC、InGaAs、InSb、InGaSb， 絕緣體上半導(dǎo)體襯底（SOI)等。為方便說明，以下以體硅襯底以及硅系材料為例進(jìn)行描述。
[0037] 該存儲器件還可以包括在襯底上形成的sFin結(jié)構(gòu)。具體地，該sFin結(jié)構(gòu)可以包括 在襯底上形成的兩個(gè)鰭104以及夾于它們之間的背柵120。鰭104的寬度例如為約3-28nm， 且與背柵120之間夾有背柵介質(zhì)層116。另外，背柵介質(zhì)層116還可以形成于背柵120的 底面，使得背柵120與襯底100隔開。背柵介質(zhì)層116可以包括各種合適的電介質(zhì)材料，優(yōu) 選為高K電介質(zhì)材料，如Hf0 2，其厚度（圖中紙面內(nèi)水平方向上的維度）例如為約l-25nm。 背柵120可以包括各種合適的導(dǎo)電材料，如摻雜的多晶硅、TiN、W或其組合，其寬度（圖中 紙面內(nèi)水平方向上的維度）例如為約5-30nm。背柵120的頂面可以與各鰭104的頂面基本 上持平或高于鰭的頂面。
[0038] 襯底100中可以形成有阱區(qū)（未示出），背柵120可以進(jìn)入該阱區(qū)中，從而增大背 柵電容器。
[0039] 在圖1的示例中，鰭104與襯底100 -體，由襯底100的一部分形成。但是，本公 開不限于此。例如，鰭104可通過在襯底100上外延的另外半導(dǎo)體層形成。
[0040] 圖1中還示出了位于背柵120頂面上的電介質(zhì)層124。電介質(zhì)層124例如可以包 括氮化物（如氮化硅）。電介質(zhì)層124可以將背柵120與襯底100正面（圖1中上表面） 形成的其余部件（例如，柵堆疊）電隔離。
[0041] 另外，圖1中還示出了位于鰭104頂部的電介質(zhì)層106(例如，氧化物）和114(例 如，氮化物）。這些電介質(zhì)層是在該存儲器件的制造過程中殘留的，它們可以留于鰭104頂 部，或者可以根據(jù)需要去除。
[0042] 如圖1和2所示，該存儲器件還可以包括在襯底100上形成的柵堆疊。柵堆疊可 以包括柵介質(zhì)層138和柵導(dǎo)體層140。例如，柵介質(zhì)層138可以包括高K柵介質(zhì)如Hf0 2，厚 度為l_5nm ;柵導(dǎo)體層140可以包括金屬柵導(dǎo)體。另外，柵介質(zhì)層138還可以包括一層薄的 氧化物（高K柵介質(zhì)形成于該氧化物上），例如厚度為0. 3-1. 2nm。在柵介質(zhì)層138和柵 導(dǎo)體140之間，還可以形成功函數(shù)調(diào)節(jié)層（圖中未示出）。另外，柵堆疊兩側(cè)形成有柵側(cè)墻 130。例如，柵側(cè)墻130可以包括氮化物，厚度為約5-20nm。背柵220通過其頂面上的電介 質(zhì)層124與柵堆疊隔離。
[0043] 另外，在圖1的示例中，該存儲器件還包括在襯底上形成的隔離層102,柵堆疊通 過該隔離層102與襯底100隔離。例如，隔離層102可以包括氧化物（如，氧化硅）。這里 需要指出的是，在某些情況下，例如襯底100為SOI襯底的情況下，可以不需要單獨(dú)形成隔 離層102。鰭104例如可以通過SOI襯底中的SOI半導(dǎo)體形成，而SOI襯底的埋入絕緣層可 以充當(dāng)這種隔離層。
[0044] 由于柵堆疊的存在，在sFin中限定了溝道區(qū)（對應(yīng)于鰭與柵堆疊相交的部分）和 源/漏區(qū)（對應(yīng)于鰭中位于溝道區(qū)相對兩側(cè)的部分）。在圖1所示的存儲器件中，在源/漏 區(qū)，還在鰭的表面上生長形成半導(dǎo)體層132。半導(dǎo)體層132可以包括不同于鰭104的材料， 以便能夠向鰭1〇4(特別是其中的溝道區(qū)）施加應(yīng)力。例如，在鰭104包括Si的情況下，對 于η型器件，半導(dǎo)體層132可以包括Si :C(C的原子百分比例如為約0. 2-2% )，以施加拉應(yīng) 力；對于P型器件，半導(dǎo)體層132可以包括SiGe (例如，Ge的原子百分比為約15-75% )，以 施加壓應(yīng)力。另外，半導(dǎo)體層132的存在還展寬了源/漏區(qū)，從而有利于后繼制造與源/漏 區(qū)的接觸部。
[0045] 如圖2所示，柵堆疊與鰭104(與背柵120相反一側(cè)）的側(cè)面相交。具體地，柵介 質(zhì)層138與鰭104的該側(cè)面接觸，從而柵導(dǎo)體層140可以通過柵介質(zhì)層138控制在鰭104 的該側(cè)面上產(chǎn)生導(dǎo)電溝道。因此，該存儲器件可以構(gòu)成雙柵器件。另外，在去除鰭104頂部 的電介質(zhì)層106和114的情況下，還可以在鰭104的頂面上也產(chǎn)生導(dǎo)電溝道，從而該存儲器 件可以構(gòu)成四柵器件。
[0046] 如圖3和4所示，背柵介質(zhì)層116在柵堆疊的一側(cè)具有開口 116g。在該示例中，開 口 116g可以位于漏區(qū)一側(cè)（柵堆疊另一側(cè)為源區(qū)）。如圖3和4所示，在漏區(qū)一側(cè)的一部 分區(qū)域中，背柵介質(zhì)層116形成于背柵120的側(cè)壁下部和底壁上，并且開口 116g具有矩形 形狀。另外，在該示例中，開口 116g沒有遍布整個(gè)漏區(qū)，而是僅占據(jù)漏區(qū)的一部分。這里需 要指出的是，開口 116g可以具有任意合適的形狀和位置，只要它們能夠便于制造。
[0047] 這樣，背柵120可以通過開口 116g與漏區(qū)電接觸。結(jié)果，由柵堆疊和鰭104構(gòu)成 的FinFET可以與背柵電容器彼此電連接，從而一起構(gòu)成1T1C的DRAM配置。在此，所謂"背 柵電容器"是指背柵120所形成的電容器，例如通過背柵介質(zhì)層116與相鄰的導(dǎo)電區(qū)域和/ 或?qū)尤缫r底（體區(qū)）或者襯底中的阱區(qū)等形成的電容器。
[0048] 圖5-27是示出了根據(jù)本公開另一實(shí)施例的制造存儲器件的流程中多個(gè)階段的示 意圖。
[0049] 如圖5所示，提供襯底1000,例如體硅襯底。在襯底1000中，例如通過離子注入， 形成有阱區(qū)1000-1。例如，對于P型器件，可以形成η型阱區(qū)；而對于η型器件，可以形成 Ρ型阱區(qū)。例如，η型阱區(qū)可以通過在襯底1000中注入η型雜質(zhì)如Ρ或As來形成，ρ型阱 區(qū)可以通過在襯底1000中注入P型雜質(zhì)如B來形成。如果需要，在注入之后還可以進(jìn)行退 火。本領(lǐng)域技術(shù)人員能夠想到多種方式來形成η型阱、ρ型阱，在此不再贅述。
[0050] 在襯底1000上可以依次形成停止層1006、構(gòu)圖輔助層1008和保護(hù)層1010。例如， 停止層1006可以保護(hù)氧化物（如氧化硅），厚度為約5-25nm;構(gòu)圖輔助層1008可以包括 非晶硅，厚度為約50-200nm ;保護(hù)層1010可以包括氮化物（如氮化硅），厚度為約5-15nm。 這些層的材料選擇主要是為了在后繼處理過程中提供刻蝕選擇性。本領(lǐng)域技術(shù)人員應(yīng)當(dāng)理 解，這些層可以包括其他合適的材料，并且其中的一些層在某些情況下可以省略。
[0051] 接著，在保護(hù)層1010上可以形成光刻膠1012。例如通過光刻，對光刻膠1012進(jìn) 行構(gòu)圖，以在其中形成與將要形成的背柵相對應(yīng)的開口。開口的寬度D1例如可以為約 15_100nm〇
[0052] 接著，如圖6所示，可以光刻膠1012為掩模，依次對保護(hù)層1010和構(gòu)圖輔助層 1008進(jìn)行刻蝕，如反應(yīng)離子刻蝕（RIE)，從而在保護(hù)層1010和構(gòu)圖輔助層1008中形成開 口?？涛g可以停止于停止層1006。當(dāng)然，如果構(gòu)圖輔助層1008與之下的襯底1000之間具 有足夠的刻蝕選擇性，甚至可以去除這種停止層1006。之后，可以去除光刻膠1012。
[0053] 然后，如圖7所示，可以在構(gòu)圖輔助層1008(與開口相對）的側(cè)壁上，形成圖案轉(zhuǎn) 移層1014。圖案轉(zhuǎn)移層1014可以按照側(cè)墻形成工藝來制作。例如，可以通過在圖6所示結(jié) 構(gòu)（去除光刻膠1012)的表面上淀積一層氮化物，然后對氮化物進(jìn)行RIE，來形成側(cè)墻形式 的圖案轉(zhuǎn)移層。所淀積的氮化物層的厚度可以為約3-28nm(基本上確定隨后形成的鰭的寬 度）。這種淀積例如可以通過原子層淀積（ALD)來進(jìn)行。本領(lǐng)域技術(shù)人員知道多種方式來 形成這種側(cè)墻，在此不再贅述。
[0054] 接下來，如圖8所示，可以構(gòu)圖輔助層1008和圖案轉(zhuǎn)移層1014為掩模，對襯底 1000進(jìn)行構(gòu)圖，以在其中形成背柵槽BG。在此，可以依次對停止層1006和襯底1000進(jìn)行 RIE，來形成背柵槽BG。由于保護(hù)層1010的存在，這些RIE不會影響到構(gòu)圖輔助層1008。當(dāng) 然，如果構(gòu)圖輔助層1008的材料與停止層1006和襯底1000的材料之間具有足夠的刻蝕選 擇性，甚至可以去除保護(hù)層1010。
[0055] 根據(jù)一有利實(shí)施例，背柵槽BG進(jìn)入到阱區(qū)1000-1中。例如，如圖8所示，背柵槽 BG的底面相比于阱區(qū)1000-1的頂面下凹Deap的深度。Deap可以在約20-100nm的范圍。
[0056] 隨后，如圖9(圖9(a)為截面圖，圖9(b)為俯視圖）所示，可以在背柵槽BG的側(cè) 壁和底壁上形成背柵介質(zhì)層1016。背柵介質(zhì)層1016可以包括任何合適的電介質(zhì)材料，優(yōu) 選為高K介質(zhì)材料如Hf0 2，厚度為約l-25nm。之后，可以在背柵槽BG中填充導(dǎo)電材料（例 如，摻雜的多晶硅，摻雜濃度可以為約lE18cnT3-lE21cnT3)，來形成背柵1020。例如，這種背 柵介質(zhì)層1016和背柵1020可以如下形成。具體地，依次淀積一層薄的淀積電介質(zhì)材料和一 層厚的導(dǎo)電材料。淀積進(jìn)行至導(dǎo)電材料完全充滿背柵槽BG，然后對淀積的導(dǎo)電材料進(jìn)行回 蝕。回蝕后背柵1020的頂面可以與襯底1000的表面持平或高于襯底1000的表面（在該 示例中，襯底1000的表面對應(yīng)于隨后形成的鰭的頂面）。然后可以對電介質(zhì)材料進(jìn)行RIE。 在此，對電介質(zhì)材料的RIE可以按照側(cè)墻（spacer)工藝來進(jìn)行。
[0057] 接下來，可以對背柵介質(zhì)層116進(jìn)行構(gòu)圖，以在其中形成開口。例如，這可以如下 進(jìn)行。具體地，如圖10所示，可以在圖9所示的結(jié)構(gòu)上形成光刻膠1018,并且將該光刻膠 1018構(gòu)圖為包括開口 1018〇(位于將要形成的柵堆疊一側(cè)）。開口 1018〇至少露出sFin中 的背柵1020和背柵介質(zhì)層1016。接著，如圖11 (示出了沿圖10中B2B2'線的截面圖）所 示，經(jīng)由開口 1018〇,對背柵1020進(jìn)行回蝕，使其下凹，并且對背柵介質(zhì)層1016的露出部分 進(jìn)行選擇性刻蝕，使之去除。在如上所述進(jìn)行構(gòu)圖之后，可以去除光刻膠1018。
[0058] 然后，可以如圖12所示，在背柵槽中重新填充導(dǎo)電材料1020'，以在背柵1020與 相鄰的襯底部分（之后形成鰭）之間形成電接觸。重新填充的導(dǎo)電材料l〇2(V可以與背柵 1020高度大致相同，且可以與背柵1020的導(dǎo)電材料相同或不同。在以下描述中，為了簡化 說明，假設(shè)導(dǎo)電材料1020'與背柵1020的導(dǎo)電材料相同，例如摻雜的多晶硅，并且將它們 統(tǒng)一示出為1020,而不再對它們進(jìn)行區(qū)分。
[0059] 為了避免背柵1020與隨后形成的柵堆疊之間的干擾，可以如圖12、13所示，在背 柵槽BG中進(jìn)一步填充電介質(zhì)層1024,以覆蓋背柵1020。例如，電介質(zhì)層1022可以包括氮 化物，且可以通過淀積氮化物然后回蝕來形成。在回蝕過程中，構(gòu)圖輔助層1008頂面上的 保護(hù)層1010也可以被去除，從而露出構(gòu)圖輔助層1008。
[0060] 由于上述處理，沿圖10中B1B1'線的截面將會呈現(xiàn)如圖13所示的形貌。根據(jù)一 有利示例，在填充電介質(zhì)層1024之前，可以例如通過選擇性刻蝕，去除背柵1020表面上方 的背柵介質(zhì)層部分。
[0061] 從圖12和13可以看出，背柵介質(zhì)層1016基本上覆蓋背柵1020的側(cè)壁和底壁，并 因此充當(dāng)隨后形成的背柵電容器的電介質(zhì)層。另外，背柵介質(zhì)層1016被構(gòu)圖為具有開口， 該開口使得背柵1020能夠與相鄰的襯底部分（隨后形成鰭）電接觸。本領(lǐng)域技術(shù)人員應(yīng) 當(dāng)理解，只要能夠?qū)崿F(xiàn)背柵1020與相鄰襯底部分（特別是隨后形成sFinFET漏區(qū)的部分） 之間的電接觸，背柵介質(zhì)層1016中的開口可以具有任意合適的形狀、尺寸和位置。
[0062] 在如上所述形成背柵之后，接下來可以對襯底1000進(jìn)行構(gòu)圖，來形成鰭。
[0063] 具體地，如圖14所示，可以通過選擇性刻蝕，如通過TMAH溶液進(jìn)行濕法刻蝕，來去 除構(gòu)圖輔助層1008,留下圖案轉(zhuǎn)移層1014。然后，如圖15所示，可以圖案轉(zhuǎn)移層1014為掩 模，進(jìn)一步選擇性刻蝕如RIE停止層1006和襯底1000。這樣，就在背柵1020兩側(cè)留下了鰭 狀的襯底部分1004,它們對應(yīng)于圖案轉(zhuǎn)移層1014的形狀。
[0064] 這里需要指出的是，盡管在圖15的示例中，將鰭1004示出為在其中包括阱區(qū) 1000-1的一部分，但是本公開不限于此。例如，鰭1004中可以不包括阱區(qū)1000-1，特別 是在如下所述形成穿通阻擋部（PTS)的情況下。另外，根據(jù)本公開的示例，為了使得背柵 1020 (更具體地，背柵電容器中存儲的電荷）能夠有效地控制鰭1004,在堅(jiān)直方向上鰭1004 的延伸范圍優(yōu)選不超過背柵1020的延伸范圍。
[0065] 這樣，就得到了根據(jù)該實(shí)施例的sFin結(jié)構(gòu)。如圖15所示，該sFin結(jié)構(gòu)包括背柵 1020以及位于背柵1020相對兩側(cè)的鰭1004,背柵1020通過背柵介質(zhì)層1016與各鰭1004 以及襯底1000隔開。背柵1020可以通過背柵介質(zhì)層1016與相鄰的導(dǎo)電區(qū)域和/或?qū)有?成背柵電容器。
[0066] 另外，在該sFin中，鰭1004的頂面被電介質(zhì)層（包括停止層1006和圖案轉(zhuǎn)移層 1014)所覆蓋。因此，隨后形成的柵堆疊可以與每一鰭各自（與背柵1020相反一側(cè)）的側(cè) 面相交，并控制在該側(cè)面中產(chǎn)生溝道，并因此得到雙柵器件。
[0067] 在通過上述流程得到sFin之后，可以sFin為基礎(chǔ)，來制造 sFinFET。這里需要指 出的是，在圖15所示的示例中，一起形成了三個(gè)sFin。但是本公開不限于此。例如，可以根 據(jù)需要，形成更多或更少的sFin。另外，所形成的sFin的布局也不一定是如圖所示的并行 設(shè)置。
[0068] 在以下，將說明制造 sFinFET的示例方法流程。
[0069] 為制造 sFinFET，可以在襯底1000上形成隔離層。例如，如圖16所示，可以在襯底 上例如通過淀積形成電介質(zhì)層1002 (例如，可以包括氧化物），然后對淀積的電介質(zhì)層進(jìn)行 回蝕，來形成隔離層。通常，淀積的電介質(zhì)層可以完全覆蓋sFin，并且在回蝕之前可以對淀 積的電介質(zhì)進(jìn)行平坦化，如化學(xué)機(jī)械拋光（CMP)。根據(jù)一優(yōu)選示例，可以通過濺射來對淀積 的電介質(zhì)層進(jìn)行平坦化處理。例如，濺射可以使用等離子體，如Ar或N等離子體。
[0070] 為改善器件性能，特別是降低源漏泄漏，根據(jù)本公開的一示例，如圖17中的箭頭 所示，可以通過離子注入來形成穿通阻擋部（PTS) 1046。例如，對于η型器件而言，可以注 入Ρ型雜質(zhì)，如B、BF2或In ;對于ρ型器件，可以注入η型雜質(zhì)，如As或Ρ。離子注入可以 垂直于襯底表面?？刂齐x子注入的參數(shù)，使得PTS形成于鰭1004位于隔離層1002表面之 下的部分中，并且具有期望的摻雜濃度，例如約5E17-2E19cnT 3,并且摻雜濃度應(yīng)高于襯底中 阱區(qū)1000-1的摻雜濃度。應(yīng)當(dāng)注意，由于sFin的形狀因子（細(xì)長形）及其頂部存在的各 電介質(zhì)層，有利于在深度方向上形成陡峭的摻雜分布?？梢赃M(jìn)行退火如尖峰退火、激光退火 和/或快速退火，以激活注入的摻雜劑。這種PTS有助于減小源漏泄漏。
[0071] 接下來，可以在隔離層1002上形成與sFin相交的柵堆疊。例如，這可以如下進(jìn)行。 具體地，如圖18所示，例如通過淀積，形成柵介質(zhì)層1026。例如，柵介質(zhì)層1026可以包括氧 化物，厚度為約0. 8-1. 5nm。在圖18所示的示例中，僅示出了形成于sFin頂面和側(cè)面上的 柵介質(zhì)層1026。但是，柵介質(zhì)層1026也可以包括在隔離層1002的頂面上延伸的部分。然 后，例如通過淀積，形成柵導(dǎo)體層1028。例如，柵導(dǎo)體層1028可以包括多晶硅。柵導(dǎo)體層 1028可以填充sFin之間的間隙，并可以進(jìn)行平坦化處理例如CMP。
[0072] 如圖19所示，對柵導(dǎo)體層1028進(jìn)行構(gòu)圖。在圖19的示例中，柵導(dǎo)體層1028被構(gòu) 圖為與sFin相交的條形。根據(jù)另一實(shí)施例，還可以構(gòu)圖后的柵導(dǎo)體層1028為掩模，進(jìn)一步 對柵介質(zhì)層1026進(jìn)行構(gòu)圖。
[0073] 在形成構(gòu)圖的柵導(dǎo)體之后，例如可以柵導(dǎo)體為掩模，進(jìn)行暈圈（halo)注入和延伸 區(qū)（extension)注入。
[0074] 接下來，如圖20(圖20(b)示出了沿圖20(a)中C1C廣線的截面圖，圖20(c)示 出了沿圖20(a)中C2C2'線的截面圖）所示，可以在柵導(dǎo)體層1028的側(cè)壁上形成柵側(cè)墻 1030。例如，可以通過淀積形成厚度約為5-20nm的氮化物（如氮化硅），然后對氮化物進(jìn)行 RIE，來形成柵側(cè)墻1030。在此，在形成柵側(cè)墻時(shí)可以控制RIE的量，使得柵側(cè)墻1030基本 上不會形成于sFin的側(cè)壁上。本領(lǐng)域技術(shù)人員知道多種方式來形成這種側(cè)墻，在此不再贅 述。
[0075] 在形成側(cè)墻之后，可以柵導(dǎo)體及側(cè)墻為掩模，進(jìn)行源/漏（S/D)注入。隨后，可以 通過退火，激活注入的離子，以形成源/漏區(qū)，得到sFinFET。
[0076] 為改善器件性能，根據(jù)本公開的一示例，可以利用應(yīng)變源/漏技術(shù)。具體地，如圖 21(圖21(b)示出了沿圖21(a)中BB'線的截面圖）所示，可以通過外延，在鰭1004被柵 堆疊露出的部分（對應(yīng)于源/漏區(qū)）的表面上形成半導(dǎo)體層1032。根據(jù)本公開的一實(shí)施 例，可以在生長半導(dǎo)體層1032的同時(shí)，對其進(jìn)行原位摻雜。例如，對于η型器件，可以進(jìn)行 η型原位摻雜；而對于ρ型器件，可以進(jìn)行ρ型原位摻雜。另外，為了進(jìn)一步提升性能，半 導(dǎo)體層1032可以包括不同于鰭1004的材料，以便能夠向鰭1004(其中將形成器件的溝道 區(qū)）施加應(yīng)力。例如，在鰭1004包括Si的情況下，對于η型器件，半導(dǎo)體層1032可以包括 Si :C(C的原子百分比例如為約0.2-2% )，以施加拉應(yīng)力；對于ρ型器件，半導(dǎo)體層1014可 以包括SiGe(例如，Ge的原子百分比為約15-75% )，以施加壓應(yīng)力。另一方面，生長的半 導(dǎo)體層1032在橫向上展寬一定程度，從而有助于隨后形成到源/漏區(qū)的接觸部。
[0077] 如圖21(b)所示，背柵1020(或者，背柵電容器）通過背柵介質(zhì)層1016中位于柵 堆疊一側(cè)（例如，漏區(qū)一側(cè)）的開口而與柵堆疊這一側(cè)的鰭1004部分和半導(dǎo)體層1032(例 如，它們構(gòu)成漏區(qū)）電接觸，從而使得背柵電容器與sFinFET電連接，形成1T1C配置。
[0078] 在上述實(shí)施例中，在形成sFin之后，直接形成了柵堆疊。本公開不限于此。例如， 替代柵工藝同樣適用于本公開。
[0079] 根據(jù)本公開的另一實(shí)施例，在圖18中形成的柵介質(zhì)層1026和柵導(dǎo)體層1028為犧 牲柵介質(zhì)層和犧牲柵導(dǎo)體層（這樣，通過結(jié)合圖18、19描述的操作得到的柵堆疊為犧牲柵 堆疊）。接下來，可以同樣按以上結(jié)合圖20描述的操作來形成柵側(cè)墻1030。另外，同樣可 以按以上結(jié)合圖21描述的操作，來應(yīng)用應(yīng)變源/漏技術(shù)。
[0080] 接下來，可以根據(jù)替代柵工藝，對犧牲柵堆疊進(jìn)行處理，以形成器件的真正柵堆 疊。例如，這可以如下進(jìn)行。
[0081] 具體地，如圖22 (圖22(b)示出了沿圖22(a)中C1C1'線的截面圖，圖22(c)示出 了沿圖22(a)中C2C2'線的截面圖）所示，例如通過淀積，形成電介質(zhì)層1034。該電介質(zhì) 層1034例如可以包括氧化物。隨后，對該電介質(zhì)層1034進(jìn)行平坦化處理例如CMP。該CMP 可以停止于柵側(cè)墻1030,從而露出犧牲柵導(dǎo)體層1028。
[0082] 隨后，如圖23 (圖23 (a)的截面圖對應(yīng)于圖22(b)的截面圖，圖23(b)的截面圖對 應(yīng)于圖22 (c)的截面圖）所示，例如通過TMAH溶液，選擇性去除犧牲柵導(dǎo)體1028,從而在柵 側(cè)墻1030內(nèi)側(cè)形成了柵槽1036。根據(jù)另一示例，還可以進(jìn)一步去除犧牲柵介質(zhì)層1026。
[0083] 然后，如圖24 (圖24 (a)對應(yīng)于圖23 (a)的截面圖，圖24 (b)對應(yīng)于圖23 (b)的截 面圖，圖24(c)對應(yīng)于圖18的截面圖）、圖25(示出了圖24所示結(jié)構(gòu)的俯視圖）所示，通過 在柵槽中形成柵介質(zhì)層1038和柵導(dǎo)體層1040,形成最終的柵堆疊。柵介質(zhì)層1038可以包 括高K柵介質(zhì)例如Hf0 2，厚度為約l-5nm。另外，柵介質(zhì)層1038還可以包括一層薄的氧化 物（高K柵介質(zhì)形成于該氧化物上），例如厚度為0.3-1. 2nm。柵導(dǎo)體層1040可以包括金 屬柵導(dǎo)體。優(yōu)選地，在柵介質(zhì)層1038和柵導(dǎo)體層1040之間還可以形成功函數(shù)調(diào)節(jié)層（未 示出）。
[0084] 這樣，就得到了根據(jù)該實(shí)施例的sFinFET。如圖24、25所示，該SFinFET包括在襯底 1000 (或者，隔離層1002)上形成的與sFin (包括背柵1020和鰭1004)相交的柵堆疊（包 括柵介質(zhì)層1038和柵導(dǎo)體層1040)。如圖24(c)清楚所示，柵導(dǎo)體層1040可以經(jīng)由柵介質(zhì) 層1038,控制鰭1004在（與背柵1020相反一側(cè)的）側(cè)面上產(chǎn)生導(dǎo)電溝道，從而該sFinFET 是雙柵器件。另外，背柵1020 (或者，背柵電容器）可以通過背柵介質(zhì)層1016中的開口與 sFinFET電連接，從而構(gòu)成1T1C配置。背柵1020可以通過電介質(zhì)層1024與柵堆疊電隔離。
[0085] 在如上所述形成sFinFET之后，還可以制作各種電接觸。例如，如圖26所示，可以 在圖25所示結(jié)構(gòu)的表面上淀積層間電介質(zhì)（ILD)層1042。該ILD層1042例如可以包括氧 化物?？梢詫LD層1042進(jìn)行平坦化處理例如CMP，使其表面大致平坦。然后，例如可以 通過光刻，形成接觸孔，并在接觸孔中填充導(dǎo)電材料如金屬（例如，W或Cu等），來形成接觸 部，例如與柵堆疊的接觸部1044-1、與源/漏區(qū)的接觸部1044-2以及與背柵電容器的接觸 部 1044-2。
[0086] 圖27(a)、（b)、（c)分別示出了沿圖26中B1B1'線、B2B2'線、B3B3'線的截面 圖。如圖27所示，接觸部1044-1穿透ILD層1042,到達(dá)柵導(dǎo)體1040,并因此與柵導(dǎo)體1040 電接觸。該接觸部1044-1可以與存儲器件的字線相連。接觸部1044-2穿透ILD層1042 以及電介質(zhì)層1034,達(dá)到一側(cè)的源/漏區(qū)（在該示例中為半導(dǎo)體層1032)，并因此與該側(cè)的 源/漏區(qū)（例如，源區(qū)）電接觸。該接觸部1044-2可以與存儲器件的位線相連。接觸部 1044-3穿透ILD層1042、電介質(zhì)層1034以及隔離層1002,到達(dá)襯底1000(特別是，其中的 阱區(qū)1000-1)，并因此與背柵電容器（背柵電容器的一個(gè)極板）電接觸。通過這些電接觸， 可以施加/讀取所需的電信號。
[0087] 下面，將結(jié)合圖28 (沿圖27(b)中D1D1'線的截面圖）描述根據(jù)本公開實(shí)施例的 存儲器件的工作原理。
[0088] 當(dāng)例如通過接觸部1044-1向柵極1040施加導(dǎo)通電壓而使該存儲器件（具體地， 其中的sFinFET)導(dǎo)通時(shí)，例如通過接觸部1044-2向源極施加一定的偏置（"第一偏置"） 時(shí)，可以存在從源極到漏極的載流子（器件的多數(shù)載流子，例如，對于η型器件，為電子；而 對于Ρ型器件，為空穴）流動。這些載流子可以通過背柵介質(zhì)層1016中的開口 1016g，進(jìn)入 并因此存儲于背柵1020(或者，背柵電容器）中，如圖28中的實(shí)線箭頭所示。
[0089] 另一方面，在例如通過接觸部1044-1向柵極1040施加導(dǎo)通電壓而使該存儲器件 (具體地，其中的sFinFET)導(dǎo)通同時(shí)，例如通過接觸部1044-2向源極施加一定的偏置（"第 二偏置"，例如高于或等于針對漏極的供電電壓Vdd)時(shí)，可以將背柵1020(或者，背柵電容 器）中存儲的電荷（如果存在的話）拉出背柵電容器，如圖28中的虛線箭頭所示。這樣， 可以對背柵電容器進(jìn)行放電。
[0090] 因此，該存儲器件至少可以存儲兩種狀態(tài)：背柵電容器中存儲有電荷的狀態(tài)（例 如，可以視為邏輯"1"），以及背柵電容器中沒有存儲電荷的狀態(tài)（例如，可以視為邏輯 "0")。背柵電容器中電荷的有無會影響SFinFET的閾值電壓（例如，對于η型器件，背柵電 容器中存儲有電子時(shí)sFinFET的閾值電壓Vtl高于背柵電容器中沒有存儲電子時(shí)sFinFET 的閾值電壓Vt2)，從而sFinFET可以對外表現(xiàn)出不同的電學(xué)特性。可以根據(jù)sFinFET的這 種電學(xué)特性差異，來對存儲器件的存儲狀態(tài)進(jìn)行檢測。
[0091] 例如，假設(shè)狀態(tài)為"1"（即，背柵電容器中存儲有電荷）時(shí)漏極電壓為VI，而狀態(tài) 為"〇"（即，背柵電容器中沒有存儲電荷）時(shí)漏極電壓為V2(V2尹VI)。在需要對存儲器件 進(jìn)行讀取時(shí)，可以（例如，通過接觸部1044-1向柵極1040施加截止偏置）先截止該存儲器 件（具體地，其中的sFinFET)。然后，可以將位線預(yù)充電至電壓V3。該電壓V3可以位于電 壓VI和V2之間。接著，可以（例如，通過接觸部1044-1向柵極1040施加導(dǎo)通偏置）使該 存儲器件（具體地，其中的sFinFET)導(dǎo)通。此時(shí)，位線上的電壓將根據(jù)存儲器件的狀態(tài)，而 從電壓V3接近電壓VI或V2。例如，當(dāng)存儲器件為"1"狀態(tài)時(shí)，位線上的電壓將接近或基本 上等于電壓VI ;而存儲器件為"0"狀態(tài)時(shí)，位線上的電壓將接近或基本上等于電壓V2。因 此，可以根據(jù)位線電壓的不同，讀取存儲器件中存儲的狀態(tài)（或，"數(shù)據(jù)"）。
[0092] 根據(jù)一有利示例，為了降低待機(jī)狀態(tài)（即，不對存儲器件進(jìn)行存取操作）下的功 耗，可以將位線電壓（或者，源極電壓）設(shè)置為與漏極電壓相同，這樣可以增大器件的閾值 電壓，從而降低漏電流。例如，可以將位線電壓（或者，源極電壓）設(shè)置為與較小的漏極電 壓（即，VI和V2中較小的一個(gè)）相等。這樣，可以降低與該位線相連的各sFinFET的漏電 流。
[0093] 在以上的描述中，對于各層的構(gòu)圖、刻蝕等技術(shù)細(xì)節(jié)并沒有做出詳細(xì)的說明。但是 本領(lǐng)域技術(shù)人員應(yīng)當(dāng)理解，可以通過各種技術(shù)手段，來形成所需形狀的層、區(qū)域等。另外，為 了形成同一結(jié)構(gòu)，本領(lǐng)域技術(shù)人員還可以設(shè)計(jì)出與以上描述的方法并不完全相同的方法。 另外，盡管在以上分別描述了各實(shí)施例，但是這并不意味著各個(gè)實(shí)施例中的措施不能有利 地結(jié)合使用。
[〇〇94] 以上對本公開的實(shí)施例進(jìn)行了描述。但是，這些實(shí)施例僅僅是為了說明的目的，而 并非為了限制本公開的范圍。本公開的范圍由所附權(quán)利要求及其等價(jià)物限定。不脫離本公 開的范圍，本領(lǐng)域技術(shù)人員可以做出多種替代和修改，這些替代和修改都應(yīng)落在本公開的 范圍之內(nèi)。
【權(quán)利要求】
1. 一種存儲器件，包括： 襯底； 在襯底上形成的背柵； 晶體管，包括：在襯底上在背柵的相對兩側(cè)形成的鰭；以及在襯底上形成的柵堆疊，所 述柵堆疊與鰭相交；以及 夾于背柵與各鰭之間以及背柵與襯底之間的背柵介質(zhì)層， 其中，在柵堆疊的一側(cè)，背柵介質(zhì)層存在開口，背柵通過該開口與鰭電接觸。
2. 根據(jù)權(quán)利要求1所述的存儲器件，其中，襯底中包括阱區(qū)，其中背柵進(jìn)入阱區(qū)中約 20_1000nm。
3. 根據(jù)權(quán)利要求1所述的存儲器件，其中，背柵的頂面與各鰭的頂面基本上持平或高 于鰭的頂面。
4. 根據(jù)權(quán)利要求1所述的存儲器件，其中，背柵包括導(dǎo)電材料，且寬度為5-30nm。
5. 根據(jù)權(quán)利要求1所述的存儲器件，其中，鰭包括Si、Ge、SiGe、GaAs、GaSb、AlAs、InAs、 InP、GaN、SiC、InGaAs、InSb、InGaSb，且寬度為約 3-28nm。
6. 根據(jù)權(quán)利要求1所述的存儲器件，其中，背柵介質(zhì)層包括高K電介質(zhì)，且厚度為約 l_25nm〇
7. 根據(jù)權(quán)利要求1所述的存儲器件，還包括： 在襯底上形成的隔離層，所述隔離層露出鰭的一部分，其中，柵堆疊通過隔離層與襯底 電隔離；以及 在所述鰭被隔離層露出的部分下方形成的穿通阻擋部，所述穿通阻擋部的摻雜濃度高 于阱區(qū)的摻雜濃度。
8. 根據(jù)權(quán)利要求1所述的存儲器件，其中晶體管還包括在每一鰭位于柵堆疊相對兩側(cè) 的部分的表面上生長的半導(dǎo)體層。
9. 一種制造存儲器件的方法，包括： 在襯底中形成背柵槽； 在背柵槽的底壁和側(cè)壁上形成背柵介質(zhì)層； 向背柵槽中填充導(dǎo)電材料，形成背柵； 在背柵槽的一端去除部分背柵和背柵介質(zhì)層，并重新填充導(dǎo)電材料； 對襯底進(jìn)行構(gòu)圖，以形成與背柵介質(zhì)層鄰接的鰭；以及 在襯底上形成柵堆疊，所述柵堆疊與所述鰭相交， 其中，重新填充的導(dǎo)電材料位于柵堆疊一側(cè)，使得背柵與鰭電接觸。
10. 根據(jù)權(quán)利要求9所述的方法，其中， 形成背柵槽包括： 在襯底上形成構(gòu)圖輔助層，該構(gòu)圖輔助層被構(gòu)圖為具有與背柵槽相對應(yīng)的開口； 在構(gòu)圖輔助層與開口相對的側(cè)壁上形成圖案轉(zhuǎn)移層； 以該構(gòu)圖輔助層及圖案轉(zhuǎn)移層為掩模，對襯底進(jìn)行刻蝕，以形成背柵槽，以及 形成鰭包括： 選擇性去除構(gòu)圖輔助層；以及 以圖案轉(zhuǎn)移層為掩模，對襯底進(jìn)行刻蝕，以形成鰭。
11. 根據(jù)權(quán)利要求10所述的方法，其中，襯底包括Si、Ge、SiGe、GaAs、GaSb、AlAs、InAs、 InP、GaN、SiC、InGaAs、InSb、InGaSb，構(gòu)圖輔助層包括非晶硅，以及 該方法還包括：在構(gòu)圖輔助層的頂面上形成保護(hù)層，以在背柵槽的刻蝕期間保護(hù)構(gòu)圖 輔助層。
12. 根據(jù)權(quán)利要求11所述的方法，還包括：在襯底上形成停止層，構(gòu)圖輔助層形成于該 停止層上。
13. 根據(jù)權(quán)利要求12所述的方法，其中，保護(hù)層包括氮化物，圖案轉(zhuǎn)移層包括氮化物， 停止層包括氧化物。
14. 根據(jù)權(quán)利要求10所述的方法，其中，按側(cè)墻形成工藝，在構(gòu)圖輔助層的側(cè)壁上形成 圖案轉(zhuǎn)移層。
15. -種對根據(jù)權(quán)利要求1所述的存儲器件進(jìn)行存取的方法，包括： 通過字線施加導(dǎo)通電壓，以使晶體管導(dǎo)通，并通過位線向晶體管的源極施加第一偏置， 使載流子從源極流向晶體管的漏極且通過背柵介質(zhì)中的開口進(jìn)入并因此存儲于背柵中，以 在該存儲器件中存儲第一狀態(tài)；以及 通過字線施加導(dǎo)通電壓，以使晶體管導(dǎo)通，并通過位線向源極施加第二偏置，使背柵中 存儲的載流子釋放，以在該存儲器件中存儲第二狀態(tài)， 其中，晶體管在第一狀態(tài)下的閾值電壓不同于在第二狀態(tài)下的閾值電壓。
16. 根據(jù)權(quán)利要求15所述的方法，還包括： 使晶體管截止； 將位線預(yù)充電至電壓V3;以及 在字線上施加偏置電壓，使晶體管導(dǎo)通，并檢測位線上的電壓為VI還是V2， 其中，VI為第一狀態(tài)下的漏極電壓，V2為第二狀態(tài)下的漏極電壓，V3處于VI和V2之 間。
17. 根據(jù)權(quán)利要求16所述的方法，還包括： 在該存儲器件處于待機(jī)狀態(tài)下，將位線電壓設(shè)置為與VI和V2中較小的一個(gè)相等。
【文檔編號】G11C11/407GK104112748SQ201310138554
【公開日】2014年10月22日 申請日期:2013年4月19日 優(yōu)先權(quán)日:2013年4月19日
【發(fā)明者】朱慧瓏 申請人:中國科學(xué)院微電子研究所