移位寄存器單元、移位寄存器和顯示裝置制造方法
【專利摘要】本發(fā)明提供一種移位寄存器單元、移位寄存器和顯示裝置。所述移位寄存器單元包括輸入模塊，上拉模塊和下拉模塊，所述上拉模塊包括上拉晶體管，所述移位寄存器單元還包括控制電壓產(chǎn)生模塊，所述控制電壓產(chǎn)生模塊的第一端與所述輸入模塊的輸出端相連，所述控制電壓產(chǎn)生模塊的第二端與所述上拉晶體管的柵極相連，其中，所述控制電壓產(chǎn)生模塊包括第一存儲電容、反相子模塊和上拉控制子模塊，所述反相子模塊的輸出端與所述上拉晶體管的柵極相連，所述上拉控制子模塊的輸出端與所述第一存儲電容的第一端、所述反相子模塊的輸入端相連。本發(fā)明可以減少移位寄存器單元中懸浮點對輸出的影響，提高輸出穩(wěn)定性。
【專利說明】移位寄存器單元、移位寄存器和顯示裝置

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及液晶顯示驅(qū)動【技術(shù)領(lǐng)域】，具體涉及一種移位寄存器單元、包括該移位寄存器單元的移位寄存器以及包括該移位寄存器的顯示裝置。

【背景技術(shù)】
[0002]液晶顯示器在進行顯示時，通過液晶顯示器內(nèi)部的驅(qū)動電路輸出信號，對液晶顯示器的像素單元進行逐行掃描，以顯示圖像。液晶顯示器主要由移位寄存器實現(xiàn)圖像的逐行掃描。
[0003]現(xiàn)有的移位寄存器單元在工作的某些階段，控制輸出的上拉晶體管的柵極電位可以由存儲電容所存儲的上一階段的電壓來提供，導致上拉晶體管的柵極處于懸浮狀態(tài)，從而容易受到周圍晶體管的漏電影響而改變上拉晶體管的導通狀態(tài)，進而影響移位寄存器單兀的輸出端所輸出電壓的穩(wěn)定性。


【發(fā)明內(nèi)容】

[0004]本發(fā)明的目的在于提供一種移位寄存器單元、移位寄存器和顯示裝置，以減少移位寄存器單元中懸空節(jié)點對輸出的影響，提高輸出穩(wěn)定性。
[0005]為了實現(xiàn)上述目的，本發(fā)明提供一種移位寄存器單元，包括輸入模塊，上拉模塊和下拉模塊，所述上拉模塊包括上拉晶體管，所述移位寄存器單元還包括控制電壓產(chǎn)生模塊，所述控制電壓產(chǎn)生模塊的第一端與所述輸入模塊的輸出端相連，所述控制電壓產(chǎn)生模塊的第二端與所述上拉晶體管的柵極相連，其中，所述控制電壓產(chǎn)生模塊包括第一存儲電容、反相子模塊和上拉控制子模塊，
[0006]所述反相子模塊的輸出端與所述上拉晶體管的柵極相連，當所述第一存儲電容在所述移位寄存器單元的第四階段向所述反相子模塊放電時，所述反相子模塊能夠向所述上拉晶體管輸出開啟電平，并且所述反向子模塊能夠在所述移位寄存單元的第一階段、第三階段向所述上拉晶體管輸出開啟電平；
[0007]所述上拉控制子模塊的輸出端與所述第一存儲電容的第一端、所述反相子模塊的輸入端相連，當所述上拉控制子模塊輸出與所述開啟電平反相的控制信號時，所述第一存儲電容充電，且所述反相子模塊向所述上拉晶體管輸出開啟電平。
[0008]優(yōu)選地，所述輸入模塊的控制端與第一時鐘信號端相連，所述輸入模塊的輸入端與輸入信號端相連，所述輸入模塊的輸出端與所述下拉模塊的控制端相連，用于根據(jù)第一時鐘信號將輸入信號選擇性地輸出至所述下拉模塊；所述下拉模塊的輸入端與第二時鐘信號端相連，所述下拉模塊的輸出端與所述移位寄存器單元的輸出端相連，用于存儲所述輸入模塊的輸出信號并將第二時鐘信號選擇性地輸出至所述移位寄存器單元的輸出端。
[0009]優(yōu)選地，所述反相子模塊包括第一晶體管和第二晶體管，
[0010]所述第一晶體管的柵極與所述上拉控制子模塊的輸出端相連，所述第一晶體管的第一極與高電平信號輸入端相連；所述第一晶體管的第二極與所述上拉晶體管的柵極相連，所述高電平信號輸入端用于提供高電平信號；
[0011]所述第二晶體管的柵極和第二極均與低電平信號輸入端相連，所述第二晶體管的第一極與所述上拉晶體管的柵極相連，所述低電平信號輸入端用于提供低電平信號。
[0012]優(yōu)選地，所述上拉控制子模塊包括第三晶體管和第四晶體管，
[0013]所述第三晶體管的柵極與所述第一時鐘信號端相連，所述第三晶體管的第一極與所述高電平輸入端相連，所述第三晶體管的第二極與所述第一晶體管的柵極相連；
[0014]所述第四晶體管的柵極與所述輸入模塊的輸出端相連，所述第四晶體管的第一極所述第二時鐘信號端相連，所述第四晶體管的第二極與所述第一晶體管的柵極相連。
[0015]優(yōu)選地，所述控制電壓產(chǎn)生模塊還包括下拉控制子模塊，該下拉控制子模塊分別與所述反相子模塊的輸出端以及所述下拉模塊的控制端相連，當所述第一存儲電容在所述移位寄存器單元的第四階段向所述反相子模塊放電時，所述下拉控制子模塊能夠向所述下拉模塊輸出關(guān)斷信號。
[0016]優(yōu)選地，所述下拉控制子模塊包括第五晶體管和第六晶體管，
[0017]所述第五晶體管的柵極與所述反相子模塊的輸出端相連，所述第五晶體管的第一極與高電平輸入端相連，所述第五晶體管的第二極與所述第六晶體管的第一極相連；
[0018]所述第六晶體管的柵極與所述第二時鐘信號端相連，所述第六晶體管的第二極與所述下拉模塊相連。
[0019]優(yōu)選地，所述輸入模塊包括第七晶體管，所述第七晶體管的柵極與所述第一時鐘信號端相連，所述第七晶體管的第一極與所述移位寄存器單元的輸入端相連，所述第七晶體管的第二極與所述下拉模塊的控制端相連。
[0020]優(yōu)選地，所述下拉模塊包括第二存儲電容和第八晶體管，
[0021]所述第二存儲電容連接在所述輸入模塊的輸出端和所述移位寄存器單元的輸出端之間；
[0022]所述第八晶體管的柵極與所述輸入模塊的輸出端相連，所述第八晶體管的第一極與所述第二時鐘信號端相連，所述第八晶體管的第二極與所述移位寄存器單元的輸出端相連。
[0023]相應(yīng)地，本發(fā)明還提供一種移位寄存器，包括本發(fā)明所提供的上述移位寄存器單
J Li ο
[0024]相應(yīng)地，本發(fā)明還提供一種顯示裝置，包括本發(fā)明所提供的上述移位寄存器。
[0025]在本發(fā)明中，當?shù)谝淮鎯﹄娙菰诘谒碾A段向反相子模塊放電時，反相子模塊可以向上拉晶體管輸出開啟電平，使得上拉晶體管導通，從而使得移位寄存器單元輸出高電平。即便與第一存儲電容相連的第一晶體管發(fā)生漏電，該漏電流對第二晶體管的影響很小，不會影響輸出至上拉晶體管的開啟電平，從而保證上拉晶體管的導通，進而提高移位寄存器單元的輸出穩(wěn)定性。

【專利附圖】

【附圖說明】
[0026]附圖是用來提供對本發(fā)明的進一步理解，并且構(gòu)成說明書的一部分，與下面的【具體實施方式】一起用于解釋本發(fā)明，但并不構(gòu)成對本發(fā)明的限制。在附圖中:
[0027]圖1是本發(fā)明的實施方式中移位寄存器單元的結(jié)構(gòu)示意圖；
[0028]圖2是本發(fā)明的實施方式中移位寄存器單元的電路連接結(jié)構(gòu)示意圖；
[0029]圖3是本發(fā)明的實施方式中移位寄存器單元的控制信號時序圖。
[0030]其中，附圖標記為:
[0031]1、輸入模塊；2、上拉模塊；3、下拉模塊；4、控制電壓產(chǎn)生模塊；41、反相子模塊；42、上拉控制子模塊；43、下拉控制子模塊;M0、上拉晶體管；M1、第一晶體管；M2、第二晶體管；M3、第三晶體管；M4、第四晶體管；M5、第五晶體管；M6、第六晶體管；M7、第七晶體管；M8、第八晶體管；C1、第一存儲電容；C2、第二存儲電容；STV、輸入信號端；0UTPUT、移位寄存器單兀的輸出端；CLK1、第一時鐘信號端；CLK2、第二時鐘信號端；VGH、高電平信號輸入端；VGL、低電平信號輸入端。

【具體實施方式】
[0032]以下結(jié)合附圖對本發(fā)明的【具體實施方式】進行詳細說明。應(yīng)當理解的是，此處所描述的【具體實施方式】僅用于說明和解釋本發(fā)明，并不用于限制本發(fā)明。
[0033]作為本發(fā)明的一方面，提供一種移位寄存器單元，如圖1和圖2所示，包括輸入模塊1，上拉模塊2，下拉模塊3和控制電壓產(chǎn)生模塊4，上拉模塊2包括上拉晶體管MO，控制電壓產(chǎn)生模塊4的第一端與輸入模塊I的輸出端相連，控制電壓產(chǎn)生模塊4的第二端與上拉晶體管MO的柵極相連,其中,控制電壓產(chǎn)生模塊4包括第一存儲電容Cl、反相子模塊41和上拉控制子模塊42,當?shù)谝淮鎯﹄娙軨l向反相子模塊41放電時,反相子模塊41的輸出端與上拉晶體管MO的柵極相連，當?shù)谝淮鎯﹄娙軨l在所述移位寄存器單元的第四階段向反相子模塊41放電時，反相子模塊41可以向上拉晶體管MO輸出開啟電平，并且反相子模塊41可以在所述移位寄存器單元的第一階段、第三階段向上拉晶體管MO輸出開啟電平；
[0034]上拉控制子模塊42的輸出端與第一存儲電容的第一端相連,且與反向子模塊41的輸入端相連，當上拉控制子模塊42輸出與所述開啟電平反相的關(guān)斷信號時，第一存儲電容Cl充電，且反相子模塊41向上拉晶體管MO輸出開啟電平。
[0035]需要說明的是，本發(fā)明的實施方式中的晶體管均為P型薄膜晶體管，相應(yīng)地，本發(fā)明中的“開啟電平”是指使得P型薄膜晶體管導通的低電平信號；“關(guān)斷電平”是指使得P型薄膜晶體管關(guān)斷的高電平信號。移位寄存器單元的工作階段可以包括:
[0036]第一階段，即觸發(fā)信號寫入階段，此時，移位寄存器單元的輸出為高電平；第二階段，即輸出階段，此時，移位寄存器單元的輸出為低電平，對該移位寄存器單元相連的柵線進行掃描；第三階段，第一時鐘信號為開啟電平，對移位寄存器單元的輸出進行復位，輸出高電平；第四階段，第二時鐘信號為開啟電平，對移位寄存器單元的輸出進行復位，輸出高電平；之后，移位寄存器單元開始循環(huán)第三階段和第四階段的工作過程，直至下一個觸發(fā)信號輸入移位寄存器單兀。
[0037]應(yīng)當理解的是，所述“第一存儲電容充電”是指，向第一存儲電容Cl寫入高電平，所述“第一存儲電容在第四階段向反相子模塊41放電”是指上拉控制子模塊42沒有信號輸出時，反相子模塊41的輸入電壓由第一存儲電容Cl所存儲的上一階段的電平進行保持。
[0038]由于當?shù)谝淮鎯﹄娙軨l放電時，反相子模塊41可以向上拉晶體管MO輸出開啟電平(即，高電平)，使得上拉晶體管MO導通，從而使得移位寄存器單元輸出高電平。而現(xiàn)有技術(shù)中，第一存儲電容Cl與上拉晶體管MO相連，使得上拉晶體管MO柵極電位處于懸浮狀態(tài)，從而影響上拉晶體管MO的導通，因此，和現(xiàn)有技術(shù)相比，本發(fā)明可以使得上拉晶體管MO放電時，上拉晶體管MO柵極的電位保持穩(wěn)定，因而可以保證上拉晶體管MO的穩(wěn)定導通，從而提高移位寄存器單元的輸出穩(wěn)定性。
[0039]作為本發(fā)明的一種【具體實施方式】，如圖1所示，輸入模塊I的控制端與第一時鐘信號端CLKl相連,輸入模塊I的輸入端與輸入信號端STV相連,輸入模塊I的輸出端與下拉模塊3的控制端相連，用于根據(jù)第一時鐘信號將輸入信號選擇性地輸出至下拉模塊3。輸入模塊I的控制端用于控制輸入模塊I的導通和關(guān)斷，下拉模塊3的控制端用于控制下拉模塊3的導通與關(guān)斷。
[0040]具體地，如圖2所示，輸入模塊I包括第七晶體管M7，第七晶體管M7的柵極與第一時鐘信號端CLKl相連，第七晶體管M7的第一極與輸入信號端STV相連，第七晶體管M7的第二極與下拉模塊3的控制端相連。第七晶體管M7的柵極即為輸入模塊I的控制端。所述“選擇性的輸出”指:當?shù)谝粫r鐘信號端CLKl的第一時鐘信號為低電平時，第七晶體管M7導通，輸入信號端STV的輸入信號通過第七晶體管M7輸出至下拉模塊3。
[0041]下拉模塊3的輸入端與第二時鐘信號端CLK2相連,所述下拉模塊的輸出端與所述移位寄存器單元的輸出端OUTPUT相連，用于存儲輸入模塊2的輸出信號并將第二時鐘信號選擇性地輸出至移位寄存器單元的輸出端OUTPUT。
[0042]具體地，如圖2所示，下拉模塊3包括第二存儲電容C2和第八晶體管M8，第二存儲電容C2連接在輸入模塊I的輸出端和移位寄存器單元的輸出端OUTPUT之間；第八晶體管M8的柵極與輸入模塊I的輸出端相連，第八晶體管M8的第一極與第二時鐘信號端CLK2相連，第八晶體管M8的第二極與移位寄存器單元的輸出端OUTPUT相連。第八晶體管M8的柵極即為下拉模塊3的控制端。
[0043]如圖3所不，在第一階段，輸入信號端STV和第一時鐘信號端CLKl輸入低電平，輸入模塊I的第七晶體管M7導通，低電平信號通過第七晶體管M7輸出至第八晶體管M8的柵極，使得第八晶體管M8導通，并將低電平信號寫入第二存儲電容C2 ；
[0044]在第二階段，第一時鐘信號端CLKl輸入高電平使得第七晶體管M7關(guān)斷，此時，第二存儲電容C2所存儲的低電平信號使得第八晶體管M8導通，第二時鐘信號端CLK2輸入的低電平信號通過第八晶體管M8輸出至移位寄存器單元的輸出端OUTPUT ；
[0045]在第三階段，第一時鐘信號端CLKl輸入低電平使得第七晶體管M7導通，輸入信號端STV輸入的高電平信號通過第七晶體管M7輸出至第八晶體管M8的柵極，使得第八晶體管M8關(guān)斷，同時，所述高電平信號寫入第二存儲電容C2;
[0046]在第四階段，第一時鐘信號端CLKl輸入高電平使得第七晶體管M7關(guān)斷，此時，第二存儲電容C2所存儲的高電平信號使得第八晶體管M8保持關(guān)斷狀態(tài)。
[0047]在本發(fā)明中，反相子模塊41可以包括第一晶體管Ml和第二晶體管M2，
[0048]第一晶體管Ml的柵極與上拉控制子模塊42的輸出端相連,第一晶體管Ml的第一極與高電平信號輸入端VGH相連；第一晶體管Ml的第二極與上拉晶體管MO的柵極相連；
[0049]第二晶體管M2的柵極和第二極均與低電平信號輸入端VGL相連，第二晶體管M2的第一極與上拉晶體管MO的柵極相連。
[0050]當上拉控制子模塊42輸出高電平時，第一存儲電容Cl寫入高電平，同時，第一晶體管Ml關(guān)斷，第二晶體管M2導通，低電平信號通過第二晶體管M2傳輸至上拉晶體管MO的柵極，從而使得上拉晶體管MO導通；當上拉控制子模塊42輸出低電平時，第一晶體管Ml導通，高電平信號通過第一晶體管Ml傳輸至上拉晶體管MO的柵極，從而使得上拉晶體管MO關(guān)斷；當上拉控制子模塊42沒有信號輸出時，第一存儲電容Cl所存儲的高電平信號使得第一晶體管Ml關(guān)斷，第二晶體管M2導通，低電平信號通過第二晶體管M2輸出至上拉晶體管MO的柵極，從而使得上拉晶體管MO導通，此時，即便第一晶體管Ml發(fā)生漏電，由于第二晶體管M2的導通，使得反相子模塊41輸出的低電平不會受到漏電的影響，從而使得上拉晶體管MO的導通狀態(tài)不受影響，進而提供移位寄存器單元的輸出穩(wěn)定性。
[0051]如圖2所示，上拉控制子模塊42可以包括第三晶體管M3和第四晶體管M4，第三晶體管M3的柵極與第一時鐘信號端CLKl相連，第三晶體管M3的第一極與高電平輸入端VGH相連，第三晶體管M3的第二極與第一晶體管Ml的柵極相連；第四晶體管M4的柵極與輸入模塊I的輸出端相連，第四晶體管M4的第一極第二時鐘信號端CLK2相連，第四晶體管M4的第二極與第一晶體管Ml的柵極相連。
[0052]在上述第三階段，第一時鐘信號端CLKl輸入低電平使得第三晶體管M3導通，高電平信號輸入端VGH輸入的高電平信號使得第一晶體管Ml關(guān)斷，同時為第一存儲電容Cl寫入高電平，此時，第二晶體管M2導通，低電平信號輸入端VGL輸入的低電平信號通過第二晶體管M2輸出至上拉晶體管MO的柵極，以使上拉晶體管MO導通；
[0053]在上述第四階段，第二存儲電容C2所存儲的高電平信號使得第四晶體管M4關(guān)斷，第一時鐘信號端CLKl輸入高電平信號使得第三晶體管M3關(guān)斷，此時，第一存儲電容Cl所存儲的高電平使得第一晶體管Ml關(guān)斷，而第二晶體管M2導通，低電平信號輸入端VGL通過第二晶體管M2輸出低電平信號至上拉晶體管MO的柵極，以使上拉晶體管MO導通。在這一階段，控制第一晶體管Ml的信號是由第二存儲電容C2提供，使得第一晶體管Ml柵極的電位不穩(wěn)定，但是，由于反相子模塊41的反相作用，即便第一晶體管Ml發(fā)生漏電，第二晶體管M2的導通狀態(tài)也不會受到影響，從而輸出穩(wěn)定的低電平信號以使得上拉晶體管MO導通。
[0054]更進一步地，控制電壓產(chǎn)生模塊4還可以包括下拉控制子模塊43，下拉控制子模塊43分別與反相子模塊41的輸出端以及下拉模塊3的控制端相連，當?shù)谝淮鎯﹄娙軨l在移位寄存器單元的第四階段向反相子模塊41放電時，下拉控制子模塊43可以向下拉模塊3輸出關(guān)斷電平，以保證上拉晶體管MO導通時，下拉模塊3保持關(guān)斷，從而使得移位寄存器單元的輸出信號保持穩(wěn)定。
[0055]具體地，下拉控制子模塊43可以包括第五晶體管M5和第六晶體管M6，第五晶體管M5的柵極與反相子模塊41的輸出端相連,第五晶體管M5的第一極與高電平輸入端VGH相連，第五晶體管M5的第二極與第六晶體管M6的第一極相連；第六晶體管M6的柵極與第二時鐘信號端CLK2相連,第六晶體管M6的第二極與下拉模塊3相連。
[0056]在上述第四階段，第一存儲電容Cl向反相子模塊41放電，S卩，第一存儲電容Cl所存儲的高電平輸入至反相子模塊41，反相子模塊41將低電平信號輸出至第五晶體管M5的柵極，第五晶體管M5導通，同時，第二時鐘信號端CLK2輸入的低電平信號使得第六晶體管M6導通，此時，高電平輸入端VGH輸入的高電平信號通過第五晶體管M5和第六晶體管M6輸入至下拉模塊3，使得第八晶體管M8關(guān)斷?？梢钥闯?，在所述第四階段，第八晶體管M8柵極的控制信號由高電平輸入端VGH提供，而不需要第二存儲電容C2所存儲的電位提供，因此，第八晶體管M8的柵極產(chǎn)生電位懸浮現(xiàn)象，從而保證第八晶體管M8在第四階段保持穩(wěn)定的關(guān)斷狀態(tài)，進而提高移位寄存器單元輸出信號的穩(wěn)定性。
[0057]下面結(jié)合圖2和圖3對本發(fā)明所提供的移位寄存器單元的工作過程進行說明。
[0058]第一階段，輸入信號端STV和第一時鐘信號端CLKl輸入低電平信號，第二時鐘信號端CLK2輸入高電平信號，第七晶體管M7和第三晶體管M3導通。由于第七晶體管M7的導通，輸入信號端STV的低電平信號控制第八晶體管M8導通，從而使得第二時鐘信號端CLK2的高電平信號輸出至移位寄存器單元的輸出端OUTPUT，同時向第二存儲電容C2寫入低電平；第四晶體管M4和第三晶體管M3導通，高電平輸入端VGH的高電平信號和第二時鐘信號端CLK2的高電平信號分別通過第三晶體管M3和第四晶體管M4輸入至第一晶體管Ml的柵極，使得第一晶體管Ml導通，且將所述高電平信號寫入第一存儲電容，高電平輸入端的高電平信號通過第一晶體管Ml輸出至上拉晶體管MO的柵極，使得上拉晶體管MO和第五晶體管M5均保持關(guān)斷狀態(tài)，此時，第六晶體管M6在由于第二時鐘信號端CLK2向第六晶體管M6的柵極輸入高電平使得第六晶體管M6關(guān)斷。
[0059]第二階段，輸入信號端STV和第一時鐘信號端CLKl輸入高電平信號，第二時鐘信號端CLK2輸入低電平信號，因此，第七晶體管M7關(guān)斷，第二存儲電容C2所存儲的低電平信號使得第八晶體管M8和第四晶體管M4均導通。第二時鐘信號端CLK2的低電平信號通過第四晶體管M4輸出至第一晶體管Ml的柵極，使得第一晶體管Ml導通，高電平信號輸入端VGH的高電平信號通過第一晶體管Ml輸出至上拉晶體管上拉晶體管MO的柵極，使得上拉晶體管MO和第五晶體管M5關(guān)斷；同時，第二時鐘信號端CLK2的低電平信號通過第八晶體管M8輸出至移位寄存器單元的輸出端OUTPUT。
[0060]第三階段，輸入信號端STV和第二時鐘信號端CLK2輸入高電平信號，第一時鐘信號端CLKl輸入低電平信號，第七晶體管M7和第三晶體管M3導通。移位寄存器單元的輸入端STV的高電平信號通過第七晶體管M7輸出至第八晶體管M8和第四晶體管M4的柵極，使得第八晶體管M8和第四晶體管M4關(guān)斷。高電平信號輸入端VGH的高電平信號通過第三晶體管M3輸入至第一晶體管Ml的柵極，使得第一晶體管Ml關(guān)斷，同時向第一存儲電容Cl寫入高電平；低電平信號輸入端VGL輸入的低電平信號通過第二晶體管M2輸出至上拉晶體管MO的柵極，使得上拉晶體管MO導通，移位寄存器單元的輸出端OUTPUT輸出高電平信號。
[0061]第四階段，輸入信號端STV和第一時鐘信號端CLKl輸入高電平信號，第二時鐘信號端CLK2輸入低電平信號，此時，第六晶體管M6導通，第四晶體管M4和第三晶體管M3均關(guān)斷，第一晶體管Ml的柵極處于懸浮狀態(tài)，第一存儲電容Cl所存儲的高電平使得第一晶體管Ml關(guān)斷，低電平信號輸入端VGL的低電平信號通過第二晶體管M2輸出至上拉晶體管MO，使得上拉晶體管MO和第五晶體管M5導通，移位寄存器單元的輸出端OUTPUT輸出高電平信號，高電平輸入端VGH的高電平信號通過第五晶體管M5和第六晶體管M6輸出至第八晶體管M8，使得第八晶體管M8保持關(guān)斷。在第四階段，即便第一晶體管Ml發(fā)生漏電產(chǎn)生漏電流，該漏電流對第二晶體管M2的影響很小，不會影響輸出至上拉晶體管MO的低電平，從而保證上拉晶體管MO的導通，進而使得在第四階段移位寄存器單元的輸出端OUTPUT輸出穩(wěn)定的高電平。
[0062]以后各階段將重復第三階段和第四階段，并一直輸出高電平，直到移位寄存器單元的輸入信號端STV再次接收到低電平信號時，結(jié)合各時序信號進行輸出。
[0063]需要說明的是，本發(fā)明的實施方式中以所有的晶體管均為P型薄膜晶體管為例進行說明，但本發(fā)明的技術(shù)方案可以應(yīng)用于所有晶體管均為N型或者N型和P型混和設(shè)計的移位寄存器單元中，當均為N型薄膜晶體管時，只需將圖2中CLKl、CLK2、STV輸入的電平反相，高電平信號輸入端VGH和低電平信號輸入端VGL互換既可；N型和P型混合設(shè)計的移位寄存器單元的原理與之類似，這里不再贅述。
[0064]作為本發(fā)明的另一方面，提供一種移位寄存器，包括上述移位寄存器單元。所述移位寄存器可以包括多個級聯(lián)上述移位寄存器單元，上一級移位寄存器單元的輸出端與下一級移位寄存器單元的輸入端相連。
[0065]作為本發(fā)明的再一方面，提供一種顯示裝置，包括上述移位寄存器。
[0066]可以理解的是，以上實施方式僅僅是為了說明本發(fā)明的原理而采用的示例性實施方式，然而本發(fā)明并不局限于此。對于本領(lǐng)域內(nèi)的普通技術(shù)人員而言，在不脫離本發(fā)明的精神和實質(zhì)的情況下，可以做出各種變型和改進，這些變型和改進也視為本發(fā)明的保護范圍。
【權(quán)利要求】
1.一種移位寄存器單兀，包括輸入模塊，上拉模塊和下拉模塊，所述上拉模塊包括上拉晶體管，其特征在于，所述移位寄存器單元還包括控制電壓產(chǎn)生模塊，所述控制電壓產(chǎn)生模塊的第一端與所述輸入模塊的輸出端相連，所述控制電壓產(chǎn)生模塊的第二端與所述上拉晶體管的柵極相連，其中，所述控制電壓產(chǎn)生模塊包括第一存儲電容、反相子模塊和上拉控制子模塊， 所述反相子模塊的輸出端與所述上拉晶體管的柵極相連，當所述第一存儲電容在所述移位寄存器單元的第四階段向所述反相子模塊放電時，所述反相子模塊能夠向所述上拉晶體管輸出開啟電平，并且所述反向子模塊能夠在所述移位寄存單元的第一階段、第三階段向所述上拉晶體管輸出開啟電平； 所述上拉控制子模塊的輸出端與所述第一存儲電容的第一端、所述反相子模塊的輸入端相連，當所述上拉控制子模塊輸出與所述開啟電平反相的控制信號時，所述第一存儲電容充電，且所述反相子模塊向所述上拉晶體管輸出開啟電平。
2.根據(jù)權(quán)利要求1所述的移位寄存器單元，其特征在于，所述輸入模塊的控制端與第一時鐘信號端相連，所述輸入模塊的輸入端與輸入信號端相連，所述輸入模塊的輸出端與所述下拉模塊的控制端相連，用于根據(jù)第一時鐘信號將輸入信號選擇性地輸出至所述下拉模塊；所述下拉模塊的輸入端與第二時鐘信號端相連，所述下拉模塊的輸出端與所述移位寄存器單元的輸出端相連，用于存儲所述輸入模塊的輸出信號并將第二時鐘信號選擇性地輸出至所述移位寄存器單元的輸出端。
3.根據(jù)權(quán)利要求1所述的移位寄存器單元，其特征在于，所述反相子模塊包括第一晶體管和第二晶體管， 所述第一晶體管的柵極與所述上拉控制子模塊的輸出端相連，所述第一晶體管的第一極與高電平信號輸入端相連；所述第一晶體管的第二極與所述上拉晶體管的柵極相連，所述高電平信號輸入端用于提供高電平信號； 所述第二晶體管的柵極和第二極均與低電平信號輸入端相連，所述第二晶體管的第一極與所述上拉晶體管的柵極相連，所述低電平信號輸入端用于提供低電平信號。
4.根據(jù)權(quán)利要求3所述的移位寄存器單元，其特征在于，所述上拉控制子模塊包括第三晶體管和第四晶體管， 所述第三晶體管的柵極與所述第一時鐘信號端相連，所述第三晶體管的第一極與所述高電平輸入端相連，所述第三晶體管的第二極與所述第一晶體管的柵極相連； 所述第四晶體管的柵極與所述輸入模塊的輸出端相連，所述第四晶體管的第一極所述第二時鐘信號端相連，所述第四晶體管的第二極與所述第一晶體管的柵極相連。
5.根據(jù)權(quán)利要求1至4中任意一項所述的移位寄存器單元，其特征在于，所述控制電壓產(chǎn)生模塊還包括下拉控制子模塊，該下拉控制子模塊分別與所述反相子模塊的輸出端以及所述下拉模塊的控制端相連，當所述第一存儲電容在所述移位寄存器單元的第四階段向所述反相子模塊放電時，所述下拉控制子模塊能夠向所述下拉模塊輸出關(guān)斷信號。
6.根據(jù)權(quán)利要求5所述的移位寄存器單元，其特征在于，所述下拉控制子模塊包括第五晶體管和第六晶體管， 所述第五晶體管的柵極與所述反相子模塊的輸出端相連，所述第五晶體管的第一極與高電平輸入端相連，所述第五晶體管的第二極與所述第六晶體管的第一極相連； 所述第六晶體管的柵極與所述第二時鐘信號端相連，所述第六晶體管的第二極與所述下拉模塊相連。
7.根據(jù)權(quán)利要求1至4中任意一項所述的移位寄存器單元，其特征在于，所述輸入模塊包括第七晶體管，所述第七晶體管的柵極與所述第一時鐘信號端相連，所述第七晶體管的第一極與所述移位寄存器單元的輸入端相連，所述第七晶體管的第二極與所述下拉模塊的控制端相連。
8.根據(jù)權(quán)利要求1至4中任意一項所述的移位寄存器單元，其特征在于，所述下拉模塊包括第二存儲電容和第八晶體管， 所述第二存儲電容連接在所述輸入模塊的輸出端和所述移位寄存器單元的輸出端之間； 所述第八晶體管的柵極與所述輸入模塊的輸出端相連，所述第八晶體管的第一極與所述第二時鐘信號端相連，所述第八晶體管的第二極與所述移位寄存器單元的輸出端相連。
9.一種移位寄存器，其特征在于，包括權(quán)利要求1至8中任意一項所述的移位寄存器單J Li ο
10.一種顯示裝置，其特征在于，包括權(quán)利要求9所述的移位寄存器。
【文檔編號】G11C19/28GK104299595SQ201410644028
【公開日】2015年1月21日 申請日期:2014年11月6日 優(yōu)先權(quán)日:2014年11月6日
【發(fā)明者】馬占潔 申請人:京東方科技集團股份有限公司