一種同時提高讀噪聲容限和寫裕度的新型12管sram單元電路的制作方法
【專利摘要】本實(shí)用新型公開了一種同時提高讀噪聲容限和寫裕度的新型12管SRAM單元電路，該電路包括：四個PMOS管P1～P4和八個NMOS管N1～N8；其中，NMOS管N1和PMOS管P1組成一個反相器A1，該反相器A1輸入端接字線WL，輸出端接NMOS管N4的柵極，所述PMOS管P1的源極接片選CS，所述NMOS管N1的源極接地；PMOS管P4和NMOS管N7組成并聯(lián)結(jié)構(gòu)，所述NMOS管N7的柵極接字線WL。該電路可以消除半選問題，同時解決讀半選問題和寫半選問題，同時沒有額外的功耗消耗。
【專利說明】—種同時提高讀噪聲容限和寫裕度的新型12管SRAM單元電路

【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型涉及電路【技術(shù)領(lǐng)域】，尤其涉及一種同時提高讀噪聲容限和寫裕度的新型12管SRAM單元電路。

【背景技術(shù)】
[0002]高速和低功耗是如今SRAM(靜態(tài)隨機(jī)存儲器)設(shè)計(jì)的焦點(diǎn)，在改善某一性能的同時可能影響另一性能使之惡化。隨著工藝尺寸的不斷縮減、電源電壓的不斷下降以及存儲容量的增加，存儲器的軟錯誤率會變得越來越高，SRAM的可靠性和良率面臨挑戰(zhàn)。然而利用傳統(tǒng)的糾錯編碼(ECC)只能解決單比特位的軟錯誤，當(dāng)工藝節(jié)點(diǎn)進(jìn)入納米級以后，多比特位軟錯誤的發(fā)生概率會指數(shù)增加。為了解決這個問題，位交錯的陣列結(jié)構(gòu)得到廣泛應(yīng)用。然而位交錯結(jié)構(gòu)的使用會產(chǎn)生半選問題，這包括半選單元的穩(wěn)定性破壞和半選單元的附加功耗兩個問題。
[0003]實(shí)用新型人在進(jìn)行實(shí)用新型創(chuàng)造的過程中發(fā)現(xiàn)，現(xiàn)有技術(shù)主要存在如下缺陷:
[0004]I)現(xiàn)有的廣泛使用的6T SRAM單元結(jié)構(gòu)如圖1所示，是由兩個交叉耦合的反相器(NI與P1、N2與P2)組成的鎖存器和兩個傳輸管(N3和N4)按照一定的規(guī)則組成的；其中NI?N4為NMOS管(N型金屬-氧化物-半導(dǎo)體)，Pl?P2為PMOS管(P型金屬-氧化物-半導(dǎo)體)。在讀或者寫操作的過程中，字線WL(Word-1ine)都被置為高電平，使得兩個傳輸管N3和N4導(dǎo)通。這樣，它們把內(nèi)部的數(shù)據(jù)存儲節(jié)點(diǎn)和位線BL和BLB (Bit-line和Bit-1ine-bar)直接連在一起。在保持?jǐn)?shù)據(jù)的狀態(tài)，字線WL是無效的，這時傳輸管都是關(guān)斷的，它們把內(nèi)部的數(shù)據(jù)存儲點(diǎn)和位線完全隔離，切斷內(nèi)部數(shù)據(jù)與外部數(shù)據(jù)的交換。在持續(xù)供電的條件下，功能完好的SRAM單元應(yīng)該能夠保證非破壞性的讀操作，良好的寫操作的能力以及穩(wěn)定的數(shù)據(jù)保持能力。讀操作時，兩條位線BL和BLB被預(yù)充電到電源電壓VDD，字線WL被置為高電平。這時，傳輸管N3和N4導(dǎo)通，把內(nèi)部數(shù)據(jù)存儲點(diǎn)Q和QB與預(yù)充電的兩條位線直接連接在一起。當(dāng)存儲點(diǎn)Q存儲的數(shù)據(jù)是“0”，而存儲點(diǎn)QB存儲的數(shù)據(jù)是“I”時，位線BLB的電壓保持為高電平不變，但是存儲點(diǎn)Q存儲的電壓為“0”，在位線BL和存儲點(diǎn)Q之間存在電壓差，因此就會有電流的產(chǎn)生，表現(xiàn)為位線BL通過由NMOS管N3和NI組成的路徑進(jìn)行放電。當(dāng)位線BL的電壓被放電到一定的值，且這個值能夠被靈敏放大器穩(wěn)定有效的察覺時，靈敏放大器開始工作，放大兩條位線BL和BLB之間的電壓差，把這個電壓差轉(zhuǎn)換為相應(yīng)的標(biāo)注CMOS電壓值(O或VDD)，最后這個CMOS電壓值被輸出。寫操作時，WL也被置為高電平，傳輸管N3和N4導(dǎo)通。假設(shè)存儲點(diǎn)Q存儲“O”，QB存儲“ I”，需要把數(shù)據(jù)“ I”寫人Q，把“O”寫入QB。在這種情況下，寫操作主要作用在存儲點(diǎn)QB，因?yàn)榉瞧茐男宰x操作的限制使得存儲點(diǎn)Q的電壓不能超過右邊反相器的轉(zhuǎn)換閾值，所以通過N3是不能把“I”寫入Q的。但是，存儲點(diǎn)QB可以通過N4的放電使其電壓不斷減少，從而把數(shù)據(jù)“O”寫入到QB，完成有效的寫操作。該方案的缺陷在于，半選單元由于字線WL高電平，傳輸管打開，此時半選單元處于偽讀狀態(tài)，此時的靜態(tài)噪聲容限與讀噪聲容限一樣，比正常處于保持狀態(tài)的靜態(tài)噪聲容限??；因此，半選單元的穩(wěn)定性下降，存儲節(jié)點(diǎn)易發(fā)生反轉(zhuǎn)而破壞本來的存儲信息；同時，處于偽讀狀態(tài)的半選單元，由于傳輸管打開，存“O”節(jié)點(diǎn)與位線之間存在電壓差，會形成放電回路，從而產(chǎn)生額外的功耗損失；特別是當(dāng)一個列譯碼器地址增大時，處于半選狀態(tài)的單元增多，損失的功耗也會越多。
[0005]2)由Liang Wen等人發(fā)表在Microelectronics Journal的一篇文章中提出一種9T SRAM單元，如圖2所示，由MO和Ml組成的局部反相器來解決6管中存在的半選問題，只有當(dāng)字線信號WL和CBL同時作用才能使局部字線LWL有效完成寫操作；同時，寫操作時通過M2打斷反相器反饋結(jié)構(gòu)，使寫裕度增強(qiáng)，另外通過讀字線RWL控制M8完成單端讀操作。該方案的缺陷在于，讀操作或者寫操作時均會打斷同一列所有單元反相器反饋結(jié)構(gòu)，這樣會使同一列的處于保持狀態(tài)的半選單元的穩(wěn)定性下降；同時，在讀操作時，RWL控制的同一行的半選單元如果在QB節(jié)點(diǎn)存儲電平為‘0’，則位線會通過M8對QB放電，從而產(chǎn)生額外的功耗，另外單端讀操作也會比雙端讀操作浪費(fèi)更多功耗。
[0006]3)由 Ming-Hung Chang 等人發(fā)表在 IEEE Transact1ns on Circuits andSystems的一篇文章中提出的一種新型9T SRAM單元結(jié)構(gòu)如圖4所示。通過增加兩條寫字線WffL和WWLb，來解決半選問題。寫操作時，在反相器對之間插入一個由一個NMOS管和一個PMOS管組成的傳輸門，來打斷反相器對的鎖存結(jié)構(gòu)，提高寫能力。讀操作時，通過隔離存儲節(jié)點(diǎn)和位線，增大讀噪聲容限。該方案的缺陷在于，讀操作時，由WL控制的同一行的半選單元如果在存儲節(jié)點(diǎn)Q存儲電平為‘I’，則行半選單元處于偽讀狀態(tài)，從而位線通過MAR和MDR形成放電路徑產(chǎn)生額外功耗。另外單端讀操作也會比雙端讀操作浪費(fèi)更多功耗。
實(shí)用新型內(nèi)容
[0007]本實(shí)用新型的目的是提供一種同時提高讀噪聲容限和寫裕度的新型12管SRAM單元電路，解決半選問題帶來的額外功耗消耗和半選問題帶來的穩(wěn)定性破壞問題，同時提高讀寫性能。
[0008]本實(shí)用新型的目的是通過以下技術(shù)方案實(shí)現(xiàn)的:
[0009]一種同時提高讀噪聲容限和寫裕度的新型12管SRAM單元電路，該電路包括:四個PMOS管Pl?P4和八個NMOS管NI?N8 ;
[0010]其中，NMOS管NI和PMOS管Pl組成一個反相器Al，該反相器Al輸入端接字線WL，輸出端接NMOS管N4的柵極，所述PMOS管Pl的源極接片選CS，所述NMOS管NI的源極接地；
[0011 ] PMOS管P4和NMOS管N7組成并聯(lián)結(jié)構(gòu)，所述NMOS管N7的柵極接字線WL ；
[0012]NMOS管N2與PMOS管P2組成反相器A2，NMOS管N3與PMOS管P3組成反相器A3，其中，反相器A3的輸出端直接連接到反相器A2的輸入端，反相器A2的輸出端通過PMOS管P4和NMOS管N7組成的并聯(lián)結(jié)構(gòu)連接到反相器A3的輸入端；反相器A2與A3在PMOS管P4或NMOS管N7開啟的情況下形成交叉耦合；
[0013]所述PMOS管P4的源極和所述NMOS管N7的源極一起接到反相器A3的輸入端，P4的漏極和N7的漏極一起接到反相器A2的輸出端；
[0014]PMOS管P2與P3的源級與電源VDD連接，NMOS管N2與N3的源級接地；
[0015]所述反相器A3的輸出端接NMOS管N5的柵極，所述NMOS管N5的源極與位線BLB相連；所述反相器A3的輸入端接NMOS管N6的柵極，所述NMOS管N6的源極與位線BL相連；
[0016]所述NMOS管N4的源極接BL，漏極接所述反相器A3的輸入端；
[0017]NMOS管N5與N6的漏極接NMOS管N8的源極，所述NMOS管N8漏極接讀字線RWL，柵極接片選信號CS ；
[0018]進(jìn)一步的，所述PMOS管Pl?P4的襯底端與電源VDD相連，NMOS管NI?N8的襯底端接地。
[0019]由上述本實(shí)用新型提供的技術(shù)方案可以看出，本實(shí)用新型可以消除半選問題，同時解決讀半選問題和寫半選問題，不會帶來穩(wěn)定性問題，同時沒有額外的功耗消耗，實(shí)驗(yàn)測得當(dāng)列譯碼單元(CMUX)為4時，總數(shù)為128的陣列的讀動態(tài)功耗和寫動態(tài)功耗分別比傳統(tǒng)6T單元下降81.3%和88.2% ;同時，本實(shí)用新型大幅提高讀噪聲容限，使讀噪聲容限與保持狀態(tài)噪聲容限類似，達(dá)到了傳統(tǒng)6T的讀噪聲容限的2.3倍；另外，本實(shí)用新型通過打斷反相器反饋結(jié)構(gòu)使得寫裕度有所提高，達(dá)到了傳統(tǒng)6T SRAM單元的1.41倍。

【專利附圖】

【附圖說明】
[0020]為了更清楚地說明本實(shí)用新型實(shí)施例的技術(shù)方案，下面將對實(shí)施例描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本實(shí)用新型的一些實(shí)施例，對于本領(lǐng)域的普通技術(shù)人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據(jù)這些附圖獲得其他附圖。
[0021]圖1為本實(shí)用新型【背景技術(shù)】提供的現(xiàn)有的廣泛使用的6T SRAM單元結(jié)構(gòu)示意圖；
[0022]圖2為本實(shí)用新型【背景技術(shù)】提供的Liang Wen等人提出的9T SRAM單元結(jié)構(gòu)示意圖；
[0023]圖3為本實(shí)用新型【背景技術(shù)】提供的Ming-Hung Chang等人提出的9T SRAM單元結(jié)構(gòu)示意圖；
[0024]圖4為本實(shí)用新型實(shí)施例提供的一種同時提高讀噪聲容限和寫裕度的新型12管SRAM單元電路結(jié)構(gòu)示意圖；
[0025]圖5為本實(shí)用新型實(shí)施例提供的本實(shí)用新型所提供的電路在各個操作模式下的各個信號的波形示意圖；
[0026]圖6為本實(shí)用新型實(shí)施例提供的傳統(tǒng)6T和本實(shí)用新型12T結(jié)構(gòu)在保持模式不同電源電壓下靜態(tài)噪聲容限的示意圖；
[0027]圖7為本實(shí)用新型實(shí)施例提供的傳統(tǒng)6T和本實(shí)用新型12T結(jié)構(gòu)在不同電源電壓下讀靜態(tài)噪聲容限對比圖的示意圖；
[0028]圖8為本實(shí)用新型實(shí)施例提供的傳統(tǒng)6T和本實(shí)用新型12T結(jié)構(gòu)在1.2V電源電壓下瞬時讀操作仿真的3000次蒙特卡羅結(jié)果的示意圖；
[0029]圖9為本實(shí)用新型實(shí)施例提供的傳統(tǒng)6T和本實(shí)用新型12T結(jié)構(gòu)在不同電源電壓下寫裕度對比圖的示意圖。

【具體實(shí)施方式】
[0030]下面結(jié)合本實(shí)用新型實(shí)施例中的附圖，對本實(shí)用新型實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例僅僅是本實(shí)用新型一部分實(shí)施例，而不是全部的實(shí)施例?；诒緦?shí)用新型的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動前提下所獲得的所有其他實(shí)施例，都屬于本實(shí)用新型的保護(hù)范圍。
[0031]實(shí)施例
[0032]圖4為本實(shí)用新型實(shí)施例提供的一種同時提高讀噪聲容限和寫裕度的新型12管SRAM單元電路結(jié)構(gòu)示意圖。如圖4所示,該電路主要包括:
[0033]四個PMOS管Pl?P4和八個NMOS管NI?N8 ;
[0034]其中，NMOS管NI和PMOS管Pl組成一個反相器Al，該反相器Al輸入端接字線WL，輸出端接NMOS管N4的柵極，所述PMOS管Pl的源極接片選CS，所述NMOS管NI的源極接地；
[0035]PMOS管P4和NMOS管N7組成并聯(lián)結(jié)構(gòu)，所述NMOS管N7的柵極接字線WL ；
[0036]NMOS管N2與PMOS管P2組成反相器A2，NMOS管N3與PMOS管P3組成反相器A3，其中，反相器A3的輸出端直接連接到反相器A2的輸入端，反相器A2的輸出端通過PMOS管P4和NMOS管N7組成的并聯(lián)結(jié)構(gòu)連接到反相器A3的輸入端；反相器A2與A3在PMOS管P4或NMOS管N7開啟的情況下形成交叉耦合；
[0037]所述PMOS管P4的源極和所述NMOS管N7的源極一起接到反相器A3的輸入端，P4的漏極和N7的漏極一起接到反相器A2的輸出端；
[0038]PMOS管P2與P3的源級與電源VDD連接，NMOS管N2與N3的源級接地；
[0039]所述反相器A3的輸出端接NMOS管N5的柵極，所述NMOS管N5的源極與位線BLB相連；所述反相器A3的輸入端接NMOS管N6的柵極，所述NMOS管N6的源極與位線BL相連；
[0040]所述NMOS管N4的源極接BL，漏極接所述反相器A3的輸入端；
[0041 ] NMOS管N5與N6的漏極接NMOS管N8的源極，所述NMOS管N8漏極接讀字線RWL，柵極接片選信號CS ；
[0042]進(jìn)一步的，所述PMOS管Pl?P4的襯底端與電源VDD相連，NMOS管NI?N8的襯底端接地。
[0043]以上為本實(shí)用新型所提供電路的主要結(jié)構(gòu)，下面針對其具體工作原理進(jìn)行介紹。
[0044]本發(fā)明的所提供的電路在各個操作模式下的各個信號的波形如圖5所示。其中，縱向數(shù)字表示電平(電壓)大小，初始狀態(tài)的存儲節(jié)點(diǎn)Q存低電平‘0’，QB存高電平‘1’，WL、RWL、BL和BLB為高電平，CS為低電平。當(dāng)對Q寫‘I’操作時，WL變?yōu)榈碗娖剑珻S變?yōu)楦唠娖?，RWL、BL和BLB信號不變，此時Q由原來的低電平‘0’變?yōu)楦唠娖健?’，QB由原來的高電平‘I’變?yōu)榈碗娖健甇’。接下來對Q讀‘I’操作時，RWL為低電平，WL、CS、BL和BLB為高電平，此時，Q和QB狀態(tài)保持不變。當(dāng)對Q寫‘0’操作時，WL和BL為低電平，RWL、CS和BLB為高電平，此時，Q由原來的高電平‘I’變?yōu)榈碗娖健?’，QB由原來的低電平‘0’變?yōu)楦唠娖健甀’。對Q點(diǎn)讀‘0’操作時，WL、CS、BL和BLB為高電平，RWL為低電平，此時Q和QB均保持不變。保持狀態(tài)時，WL、RWL、BL和BLB為高電平，CS為低電平，Q和QB狀態(tài)保持不變。
[0045]1、保持模式
[0046]在保持狀態(tài)下，字線WL為高電平，NMOS管N7導(dǎo)通，片選信號CS為低電平，此時局部位線信號為低電平，PMOS管P4導(dǎo)通，反相器A2與反相器A3組成的反相器組和傳統(tǒng)6T結(jié)構(gòu)一樣可以實(shí)現(xiàn)鎖存結(jié)構(gòu)，所以二者讀靜態(tài)噪聲容限(HSNM)相似。同時由于片選信號CS為低電平，NMOS管N8截止，位線不會產(chǎn)生額外的通路而增加靜態(tài)功耗。圖6是傳統(tǒng)6T和本實(shí)用新型12T結(jié)構(gòu)在不同電源電壓下保持狀態(tài)的靜態(tài)噪聲容限對比圖，可以看出二者基本上是重合的。
[0047]2、讀操作
[0048]讀操作時WL，CS為高電平RWL為低電平，此時存“ I ”的節(jié)點(diǎn)QB使傳輸管NMOS管N5導(dǎo)通，這樣位線BLB與RWL形成放電路徑，從而與BL產(chǎn)生電位差。讀操作時位線與存儲節(jié)點(diǎn)隔離，這樣使得讀噪聲容限和傳統(tǒng)6T保持狀態(tài)的噪聲容限相當(dāng)，可以看出，這種結(jié)構(gòu)可以很好的消除6T結(jié)構(gòu)中存“O”節(jié)點(diǎn)電壓被抬高問題，使得讀穩(wěn)定性得到大幅提高。圖7是傳統(tǒng)6T和本實(shí)用新型12T結(jié)構(gòu)在不同電源電壓下讀靜態(tài)噪聲容限對比圖，其中，上方曲線為本實(shí)用新型12T結(jié)構(gòu)在不同電源電壓下讀靜態(tài)噪聲容限，下方曲線為傳統(tǒng)6T結(jié)構(gòu)在不同電源電壓下讀靜態(tài)噪聲容限，可以看出讀噪聲容限得到很大的改善。圖8是在1.2V電源電壓下瞬時讀操作仿真的3000次蒙特卡羅結(jié)果，其中，左側(cè)為傳統(tǒng)6T結(jié)構(gòu)的結(jié)果，右側(cè)為本實(shí)用新型12T結(jié)構(gòu)的結(jié)果，可以看出本實(shí)用新型抗工藝變化的能力增強(qiáng)。
[0049]3、寫操作
[0050]對存儲節(jié)點(diǎn)Q寫“I”操作時，WL為低電平，CS和RWL為高電平，此時PMOS管P4截止，反相器A2和反相器A3之間的鎖存結(jié)構(gòu)被破壞，直接對反相器A3進(jìn)行寫操作，BL對反相器A3輸入端直接充電，使其電位升高，進(jìn)而使N3導(dǎo)通，使QB與地形成放電通路從而達(dá)到“0”，從而使PMOS管P2導(dǎo)通NMOS管N2截止，使Q點(diǎn)為“I”。寫“O”操作時情況類似。圖9是傳統(tǒng)6T和本實(shí)用新型12T結(jié)構(gòu)在不同電源電壓下寫裕度對比圖，其中，上方曲線為本實(shí)用新型12T結(jié)構(gòu)在不同電源電壓下寫裕度，下方曲線為傳統(tǒng)6T結(jié)構(gòu)在不同電源電壓下寫裕度，可以看出寫裕度得到很大的改善。
[0051]以上所述，僅為本實(shí)用新型較佳的【具體實(shí)施方式】，但本實(shí)用新型的保護(hù)范圍并不局限于此，任何熟悉本【技術(shù)領(lǐng)域】的技術(shù)人員在本實(shí)用新型披露的技術(shù)范圍內(nèi)，可輕易想到的變化或替換，都應(yīng)涵蓋在本實(shí)用新型的保護(hù)范圍之內(nèi)。因此，本實(shí)用新型的保護(hù)范圍應(yīng)該以權(quán)利要求書的保護(hù)范圍為準(zhǔn)。
【權(quán)利要求】
1.一種同時提高讀噪聲容限和寫裕度的新型12管SRAM單元電路，其特征在于，該電路包括:四個PMOS管P1?P4和八個NMOS管N1?N8 ; 其中，NMOS管N1和PMOS管P1組成一個反相器A1，該反相器A1輸入端接字線WL，輸出端接NMOS管N4的柵極，所述PMOS管P1的源極接片選CS，所述NMOS管N1的源極接地；PMOS管P4和NMOS管N7組成并聯(lián)結(jié)構(gòu)，所述NMOS管N7的柵極接字線WL ； NMOS管N2與PMOS管P2組成反相器A2，NMOS管N3與PMOS管P3組成反相器A3，其中，反相器A3的輸出端直接連接到反相器A2的輸入端，反相器A2的輸出端通過PMOS管P4和匪OS管N7組成的并聯(lián)結(jié)構(gòu)連接到反相器A3的輸入端；反相器A2與A3在PM0S管P4或NM0S管N7開啟的情況下形成交叉耦合； 所述PM0S管P4的源極和所述NM0S管N7的源極一起接到反相器A3的輸入端，P4的漏極和N7的漏極一起接到反相器A2的輸出端； PM0S管P2與P3的源級與電源VDD連接，NM0S管N2與N3的源級接地； 所述反相器A3的輸出端接NM0S管N5的柵極，所述NM0S管N5的源極與位線BLB相連；所述反相器A3的輸入端接NM0S管N6的柵極，所述NM0S管N6的源極與位線BL相連；所述NM0S管N4的源極接BL，漏極接所述反相器A3的輸入端； NM0S管N5與N6的漏極接NM0S管N8的源極，所述NM0S管N8漏極接讀字線RWL，柵極接片選信號CS。
2.根據(jù)權(quán)利要求1所述的電路，其特征在于，所述PM0S管P1?P4的襯底端與電源VDD相連，NM0S管N1?N8的襯底端接地。
【文檔編號】G11C11/419GK204102573SQ201420621960
【公開日】2015年1月14日 申請日期:2014年10月24日 優(yōu)先權(quán)日:2014年10月24日
【發(fā)明者】李正平, 閆錦龍, 盧文娟, 陶有武, 彭春雨, 譚守標(biāo), 陳軍寧, 周永亮 申請人:安徽大學(xué)