專利名稱：半導(dǎo)體裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體裝置的結(jié)構(gòu)及其制造方法，特別是涉及具備深度不同的多個元件隔離絕緣膜的半導(dǎo)體裝置的結(jié)構(gòu)及其制造方法。
SOI(絕緣體上的硅)襯底是具有按下述順序?qū)盈B了硅襯底(以下也稱為「半導(dǎo)體襯底」)、埋入氧化膜(以下也稱為「BOX層」、「絕緣層」)和硅層(以下也稱為「半導(dǎo)體層」)的層疊結(jié)構(gòu)的襯底。迄今為止，作為使用了SOI襯底的半導(dǎo)體裝置，以利用從半導(dǎo)體層的上表面到達絕緣層的上表面的完全隔離型的元件隔離絕緣膜(FTI)來包圍半導(dǎo)體元件的類型的裝置為主流。如果與使用了不是SOI襯底的體襯底的半導(dǎo)體裝置相比，這樣的類型的半導(dǎo)體裝置具有下述優(yōu)點(1)即使形成CMOS晶體管，也不引起鎖定(latchup)現(xiàn)象，(2)可減少結(jié)電容，可實現(xiàn)高速工作，(3)備用時的漏泄電流小，可減少功耗等。
但是，在這樣的半導(dǎo)體裝置中，起因于半導(dǎo)體層在電性能方面處于浮置狀態(tài)的情況，產(chǎn)生了各種問題。例如，產(chǎn)生了下述的問題等(1)因碰撞電離現(xiàn)象而發(fā)生的載流子被蓄積在溝道形成區(qū)的下方的結(jié)果，在IBS-VBS特性中產(chǎn)生扭曲現(xiàn)象，或使工作耐壓變差，(2)由于溝道形成區(qū)的電位不穩(wěn)定，故發(fā)生漏電導(dǎo)(g0)的頻率依存性，(3)由于溝道形成區(qū)的電位不穩(wěn)定，故在柵延遲時間方面產(chǎn)生對于開關(guān)經(jīng)歷的依存性。
因此，為了解決這樣的問題，提出了下述的類型的半導(dǎo)體裝置(參照特開昭58-124243號公報)在半導(dǎo)體層的上表面內(nèi)有選擇地形成體接觸區(qū)，同時，利用從半導(dǎo)體層的上表面開始以不到達絕緣層的上表面的深度形成的局部隔離型的元件隔離絕緣膜(局部淺槽隔離PTI)來包圍半導(dǎo)體元件。按照這樣的類型的半導(dǎo)體裝置，體接觸區(qū)與溝道形成區(qū)經(jīng)PTI的底面與絕緣層的上表面之間的半導(dǎo)體層互相導(dǎo)電性地連接。因此，可利用與體接觸區(qū)連接的外部電源來固定溝道形成區(qū)的電位。
再者，近年來，為了謀求半導(dǎo)體裝置的微細化，提出了下述的類型的半導(dǎo)體裝置(參照Proceedings 1997 IEEE International SOIConference,Oct.1997,pp140,141,164,165,170,171)不是對于每個晶體管個別地固定溝道形成區(qū)的電位，而是一并地固定同一導(dǎo)電型的多個晶體管的溝道形成區(qū)的電位。在這樣的類型的半導(dǎo)體裝置中，互相鄰接的晶體管的各溝道形成區(qū)相互間由PTI互相隔離。
現(xiàn)有技術(shù)1。
在此，說明上述最后的類型的半導(dǎo)體裝置的結(jié)構(gòu)的一例。圖28是示出本現(xiàn)有技術(shù)的半導(dǎo)體裝置的結(jié)構(gòu)的俯視圖，圖29、30分別是示出圖28中示出的半導(dǎo)體裝置的沿線L101、L102的位置的剖面結(jié)構(gòu)的剖面圖。其中，為了說明上的方便，在圖28中省略了圖29、30中示出的層間絕緣膜127～129等的記載。如圖28～30中所示，本現(xiàn)有技術(shù)1的半導(dǎo)體裝置具備在PTI形成區(qū)101內(nèi)形成的PTI140；具有高濃度雜質(zhì)區(qū)118和低濃度雜質(zhì)區(qū)119的源·漏區(qū)103；溝道形成區(qū)104(P型的溝道形成區(qū)104n和N型的溝道形成區(qū)104p)；源·漏布線105a、105b；具有按下述順序?qū)盈B了摻雜多晶硅層121和金屬層122的層疊結(jié)構(gòu)的柵布線106；金屬布線107、111；接觸孔108、110、125a、125b；體接觸區(qū)109；具有硅襯底115、BOX層116和硅層117的SOI襯底114；柵氧化膜120；絕緣膜123；側(cè)壁124；層間絕緣膜127～129；P型的溝道中止層125；以及N型的溝道中止層126。
參照圖29，互相鄰接的NMOS和PMOS被PTI140a互相隔離。在PTI140a的底面與BOX層116的上表面之間的硅層117內(nèi)，在PMOS形成區(qū)一側(cè)形成了N型的溝道中止層126，在NMOS形成區(qū)一側(cè)形成了P型的溝道中止層125。
參照圖30,N+型的體接觸區(qū)109與N型的溝道形成區(qū)104p經(jīng)在PTI140的底面與BOX層116的上表面之間的硅層117內(nèi)形成的N型的溝道中止層126互相導(dǎo)電性地連接。因而，可將溝道形成區(qū)104p的電位固定于經(jīng)內(nèi)部被導(dǎo)體栓充填了的接觸孔110與體接觸區(qū)109導(dǎo)電性地連接的金屬布線111的電位。
現(xiàn)有技術(shù)2a。
在此，說明使用了體襯底的另一現(xiàn)有的半導(dǎo)體裝置的結(jié)構(gòu)。圖31是示出本現(xiàn)有技術(shù)2a的半導(dǎo)體裝置的結(jié)構(gòu)的俯視圖，圖32是示出圖31中示出的半導(dǎo)體裝置的沿線L103的位置的剖面結(jié)構(gòu)的剖面圖。其中，為了圖面的簡化，在圖32中只示出了硅襯底160的內(nèi)部結(jié)構(gòu)。如圖31、32中所示，本現(xiàn)有技術(shù)2a的半導(dǎo)體裝置具備硅襯底160；在元件隔離區(qū)150內(nèi)形成的STI(淺槽隔離)163；溝道中止層162；只在硅襯底160的存儲單元區(qū)內(nèi)形成的底N阱164；在硅襯底160的內(nèi)部并在底N阱164上形成的P阱161；源·漏區(qū)165；溝道形成區(qū)166；在硅襯底160的存儲單元區(qū)內(nèi)形成的多個存儲單元151；多個NMOS,具有在形成了讀出放大器等的硅襯底160的外圍電路區(qū)內(nèi)形成的源·漏區(qū)154和柵電極155；多條位線152；以及多條字線153。底N阱164是為了提高存儲單元151的耐軟錯誤(soft error)的性能而設(shè)置的。
參照圖32，硅襯底160的存儲單元區(qū)與外圍電路區(qū)被從硅襯底160的上表面開始以到達溝道中止層162的上表面的深度形成的STI163a互相隔離。此外，在硅襯底160的存儲單元區(qū)與外圍電路區(qū)內(nèi)分別形成了與STI163a的深度相同的深度的STI163。
現(xiàn)有技術(shù)2b。
在此，說明上述現(xiàn)有技術(shù)2a的半導(dǎo)體裝置的變形例。圖33是示出本現(xiàn)有技術(shù)2b的半導(dǎo)體裝置的結(jié)構(gòu)的俯視圖，圖34是示出圖33中示出的半導(dǎo)體裝置的沿線L104的位置的剖面結(jié)構(gòu)的剖面圖。其中，為了圖面的簡化，在圖34中只示出了硅襯底160的內(nèi)部結(jié)構(gòu)。如圖33、34中所示，本現(xiàn)有技術(shù)2b的半導(dǎo)體裝置具備硅襯底160；在元件隔離區(qū)150內(nèi)形成的STI163；溝道中止層162；在硅襯底160的存儲單元區(qū)內(nèi)和外圍電路區(qū)內(nèi)形成的底N阱164；在硅襯底160的存儲單元區(qū)內(nèi)并在底N阱164上形成的P阱161a；在硅襯底160的外圍電路區(qū)內(nèi)并比P阱161a形成得淺的P阱161b；源·漏區(qū)165；溝道形成區(qū)166；在硅襯底160的存儲單元區(qū)內(nèi)形成的多個存儲單元151；多個NMOS，具有在硅襯底160的外圍電路區(qū)內(nèi)形成的源·漏區(qū)154和柵電極155；多條位線152；以及多條字線153。通過將外圍電路區(qū)內(nèi)的P阱161b形成得比存儲單元區(qū)內(nèi)的P阱161a淺，可謀求在外圍電路區(qū)內(nèi)提高阱間的耐壓及減少阱間的漏泄電流等。由此，在外圍電路區(qū)內(nèi)可縮小隔離互相鄰接的阱間用的元件隔離絕緣膜(未圖示)的隔離寬度，可謀求縮小芯片面積。
參照圖34，與圖32相同，硅襯底160的存儲單元區(qū)與外圍電路區(qū)被從硅襯底160的上表面開始以到達溝道中止層162的上表面的深度形成的STI163a互相隔離。此外，與圖32相同，在硅襯底160的存儲單元區(qū)與外圍電路區(qū)內(nèi)分別形成了與STI163a的深度相同的深度的STI163。
但是，在這樣的現(xiàn)有的半導(dǎo)體裝置中，存在以下的問題。
現(xiàn)有技術(shù)1的問題。
以下，說明上述現(xiàn)有技術(shù)1的半導(dǎo)體裝置的第1問題。參照圖29，考慮在對溝道中止層125和溝道形成區(qū)104n施加了襯底電壓VBB、對溝道中止層126和溝道形成區(qū)104p施加了電源電壓VDD的狀態(tài)下對金屬布線105bp施加0V、對金屬布線105an施加電源電壓VDD的情況。于是，起因于金屬布線105bp與金屬布線105an的電位差，在夾住PTI140a而對置的PMOS的源·漏區(qū)103與NMOS的源·漏區(qū)103之間，經(jīng)PTI140a下的溝道中止層125、126產(chǎn)生漏泄電流。一般來說，PTI與FTI相比，其元件間隔離耐壓較低。因而，為了防止這樣的漏泄電流的發(fā)生，必須增大PMOS與NMOS之間的PTI140a的隔離寬度W1，存在成為半導(dǎo)體裝置的微細化的妨礙的問題。
其次，說明上述現(xiàn)有技術(shù)1的半導(dǎo)體裝置的第2問題。參照圖29，在NMOS形成區(qū)中，PTI140下的P型的溝道中止層125在與N型的源·漏區(qū)103之間形成PN結(jié)。此外，在PMOS形成區(qū)中，PTI140下的N型的溝道中止層126在與P型的源·漏區(qū)103之間形成PN結(jié)。因而，由于起因于這些PN結(jié)的結(jié)電容的增大，晶體管的開關(guān)工作的延遲時間變長，存在電路工作變慢的問題。
現(xiàn)有技術(shù)2a的問題。
以下，參照圖35、36，說明上述現(xiàn)有技術(shù)2a的半導(dǎo)體裝置的問題。圖35是示意性地示出形成底N阱164用的離子注入工序的剖面圖。將STI163a的中央附近作為對準位置，利用照相制版法，在硅襯底的外圍電路區(qū)上形成具有約3～6微米的膜厚的光致抗蝕劑171。其后，將光致抗蝕劑171作為注入掩模，通過在硅襯底160內(nèi)以離子方式注入磷離子170，形成底N阱164。
此時，希望光致抗蝕劑171的邊緣與襯底表面垂直，但實際上在光致抗蝕劑171的側(cè)面上形成與襯底表面的面內(nèi)方向有約80～87度的傾斜的錐形部172。因此，在對準位置的外圍電路區(qū)一側(cè)的硅襯底160內(nèi)也注入磷離子170，在STI163a的下方的硅襯底160內(nèi)形成反映了錐形部172的形狀的N阱的浮起部分164a、164b。再有，浮起部分164a、164b本來是聯(lián)系在一起的層，但由于在P阱161的中央附近P型雜質(zhì)的濃度高，故浮起部分164a、164b被分離開，浮起部分164b作為與底N阱164孤立的層而被形成。
圖36是示出放大了圖35中示出的區(qū)域X而示出的剖面圖。在由STI163a互相隔離了存儲單元區(qū)的N型的源·漏區(qū)165與外圍電路區(qū)的N型的源·漏區(qū)154的情況下，因偏置條件而在兩源·漏區(qū)165、154間流過大的漏泄電流，成為誤操作的原因。該漏泄電流的原因是底N阱164的浮起部分164a、164b。作為漏泄電流流動的路徑，有從源·漏區(qū)154經(jīng)浮起部分164a流到底N阱164的通路175和從源·漏區(qū)154經(jīng)浮起部分164b流到源·漏區(qū)165的通路176。漏泄電流之所以流動，是因為源·漏區(qū)165、154的耗盡層與底N阱164的耗盡層經(jīng)這些浮起部分164a、164b而互相聯(lián)系起來。
因而，為了防止這樣的漏泄電流的發(fā)生，必須增大存儲單元區(qū)與外圍電路區(qū)之間的STI163a的隔離寬度W104，存在成為半導(dǎo)體裝置的微細化的妨礙的問題。
現(xiàn)有技術(shù)2b的問題。
以下，參照圖37、38，說明上述現(xiàn)有技術(shù)2b的半導(dǎo)體裝置的問題。如圖37、38中所示，在晶片的整個面上跨過硅襯底160的存儲單元區(qū)與外圍電路區(qū)形成了底N阱164。圖37是示意性地示出形成P阱161a用的離子注入工序的剖面圖。將STI163a的中央附近作為對準位置，利用照相制版法，在硅襯底的外圍電路區(qū)上形成具有約3～6微米的膜厚的光致抗蝕劑181。其后，將光致抗蝕劑181作為注入掩模，通過在硅襯底160內(nèi)以離子方式注入硼離子180，形成底P阱161a。此時，與上述同樣，在光致抗蝕劑181的側(cè)面上形成了錐形部182。在STI163a的下方的硅襯底160內(nèi)形成反映了錐形部182的形狀的N阱的浮起部分161c。
圖38是示出放大了圖37中示出的區(qū)域Y而示出的剖面圖。從存儲單元區(qū)的P阱161a派生的浮起部分161c到達了外圍電路區(qū)的NMOS的溝道形成區(qū)166內(nèi)。因而，在外圍電路區(qū)內(nèi)發(fā)生的少數(shù)載流子(電子)作為漏泄電流經(jīng)P阱的浮起部分161c和P阱161a到達存儲單元區(qū)內(nèi)，破壞在存儲單元中被存儲了的數(shù)據(jù)。
因而，為了防止這樣的漏泄電流的發(fā)生，必須增大存儲單元區(qū)與外圍電路區(qū)之間的STI163a的隔離寬度W105，存在成為半導(dǎo)體裝置的微細化的妨礙的問題。
再有，在以上的說明中，設(shè)想了外圍電路區(qū)的讀出放大器由NMOS形成的情況，但即使在讀出放大器由PMOS或CMOS形成的情況下，也可產(chǎn)生同樣的問題。此外，即使在經(jīng)STI163a與外圍電路區(qū)鄰接的存儲單元端的存儲單元是虛設(shè)單元的情況下，也可產(chǎn)生同樣的問題。
本發(fā)明是為了解決這樣的問題而進行的，其主要目的在于得到這樣一種半導(dǎo)體裝置的結(jié)構(gòu)及其制造方法，其中，特別是對于使用了SOI襯底的半導(dǎo)體裝置，通過一邊固定溝道形成區(qū)的電位，一邊謀求抑制漏泄電流及減少結(jié)電容，可實現(xiàn)半導(dǎo)體裝置的微細化。
本發(fā)明的第1方面的半導(dǎo)體裝置具備SOI襯底，具有按下述順序?qū)盈B了半導(dǎo)體襯底、絕緣層和半導(dǎo)體層的層疊結(jié)構(gòu)；第1MOS晶體管，具有在半導(dǎo)體層的主表面內(nèi)有選擇地形成的第1導(dǎo)電型的第1溝道形成區(qū)；第2MOS晶體管，與第1MOS晶體管鄰接，具有在半導(dǎo)體層的主表面內(nèi)有選擇地形成的、與第1導(dǎo)電型不同的第2導(dǎo)電型的第2溝道形成區(qū)；第1和第2體接觸區(qū)，分別在半導(dǎo)體層的主表面內(nèi)有選擇地被形成；局部隔離型的第1元件隔離絕緣膜，在第1體接觸區(qū)與第1溝道形成區(qū)之間，從半導(dǎo)體層的主表面開始，以不到達絕緣層的上表面的深度被形成；局部隔離型的第2元件隔離絕緣膜，在第2體接觸區(qū)與第2溝道形成區(qū)之間，從半導(dǎo)體層的主表面開始，以不到達絕緣層的上表面的深度被形成；以及完全隔離型的第3元件隔離絕緣膜，至少在包含第1MOS晶體管與第2MOS晶體管之間的區(qū)域內(nèi)，從半導(dǎo)體層的主表面開始到達絕緣層的上表面被形成。
此外，本發(fā)明的第2方面的半導(dǎo)體裝置是本發(fā)明的第1方面的半導(dǎo)體裝置，其特征在于第1MOS晶體管還具有分別在半導(dǎo)體層的主表面內(nèi)有選擇地形成的、夾住第1溝道形成區(qū)而成對的第2導(dǎo)電型的源·漏區(qū)，第3元件隔離絕緣膜除了不與源·漏區(qū)接觸的第1溝道形成區(qū)的2個側(cè)面的至少一方外，被形成為包圍第1MOS晶體管。
此外，本發(fā)明的第3方面的半導(dǎo)體裝置是本發(fā)明的第2方面的半導(dǎo)體裝置，其特征在于第3元件隔離絕緣膜除了第1溝道形成區(qū)的2個側(cè)面外，被形成為包圍第1MOS晶體管。第1元件隔離絕緣膜在第1體接觸區(qū)與第1溝道形成區(qū)的2個側(cè)面的雙方間被形成。
此外，本發(fā)明的第4方面的半導(dǎo)體裝置是本發(fā)明的第2或第3方面的半導(dǎo)體裝置，其特征在于第1MOS晶體管還具有在第1溝道形成區(qū)的上方且在半導(dǎo)體層的主表面上形成的柵電極，半導(dǎo)體裝置還具備在第1元件隔離絕緣膜的底面與絕緣層的上表面之間的半導(dǎo)體層內(nèi)形成的第1導(dǎo)電型的溝道中止層，在第1溝道形成區(qū)與第1體接觸區(qū)之間的電容和電阻分別為CB和RB、施加到柵電極上的脈沖信號的信號轉(zhuǎn)移時間為tgate的情況下，溝道中止層的雜質(zhì)濃度為滿足√(CB·RB)＜tgate的程度的高濃度。
此外，本發(fā)明的第5方面的半導(dǎo)體裝置具備SOI襯底，具有按下述順序?qū)盈B了半導(dǎo)體襯底、絕緣層和半導(dǎo)體層的層疊結(jié)構(gòu)；局部隔離型的第1元件隔離絕緣膜，在SOI襯底的存儲單元區(qū)中，從半導(dǎo)體層的主表面開始，以不到達絕緣層的上表面的第1深度有選擇地被形成；局部隔離型的第2元件隔離絕緣膜，在利用SOI襯底的元件隔離區(qū)與存儲單元區(qū)分離了的SOI襯底的外圍電路區(qū)中，從半導(dǎo)體層的主表面開始，以不到達絕緣層的上表面的第2深度有選擇地被形成；以及第3元件隔離絕緣膜，在元件隔離區(qū)中，從半導(dǎo)體層的主表面開始，以比第1和第2深度深的深度被形成。
此外，本發(fā)明的第6方面的半導(dǎo)體裝置是本發(fā)明的第5方面的半導(dǎo)體裝置，其特征在于第3元件隔離絕緣膜是從半導(dǎo)體層的主表面開始到達絕緣層的上表面而形成的完全隔離型的元件隔離絕緣膜。
此外，本發(fā)明的第7方面的半導(dǎo)體裝置是本發(fā)明的第6方面的半導(dǎo)體裝置，其特征在于第3元件隔離絕緣膜的底面存在于絕緣層的上表面的半導(dǎo)體襯底一側(cè)。
此外，本發(fā)明的第8方面的半導(dǎo)體裝置，具備襯底，具有被元件隔離區(qū)互相隔離了的第1區(qū)和第2區(qū)；第1元件隔離絕緣膜，在襯底的第1區(qū)中，在襯底的主表面內(nèi)以第1深度有選擇地被形成；第2元件隔離絕緣膜，在襯底的第2區(qū)中，在襯底的主表面內(nèi)以第2深度有選擇地被形成；雜質(zhì)導(dǎo)入?yún)^(qū)，在襯底的內(nèi)部，利用離子注入只在襯底的第1和第2區(qū)中的第1區(qū)中被形成；以及第3元件隔離絕緣膜，在襯底的元件隔離區(qū)中，從襯底的主表面開始，以至少比第1和第2深度深的深度被形成。
此外，本發(fā)明的第9方面的半導(dǎo)體裝置是本發(fā)明的第8方面的半導(dǎo)體裝置，其特征在于雜質(zhì)導(dǎo)入?yún)^(qū)是第1導(dǎo)電型的第1阱，半導(dǎo)體裝置還具備跨過第1和第2區(qū)在第1阱上形成的、與第1導(dǎo)電型不同的第2導(dǎo)電型的第2阱，第3元件隔離絕緣膜從襯底的主表面開始，以至少比第2阱的上表面深的深度被形成。
此外，本發(fā)明的第10方面的半導(dǎo)體裝置是本發(fā)明的第9方面的半導(dǎo)體裝置，其特征在于第3元件隔離絕緣膜從襯底的主表面開始到達第2阱的底面而被形成。
此外，本發(fā)明的第11方面的半導(dǎo)體裝置是本發(fā)明的第9或10方面的半導(dǎo)體裝置，其特征在于第1區(qū)是存儲單元區(qū)，第2區(qū)是外圍電路區(qū)，第1阱是底阱。
此外，本發(fā)明的第12方面的半導(dǎo)體裝置是本發(fā)明的第8方面的半導(dǎo)體裝置，其特征在于雜質(zhì)導(dǎo)入?yún)^(qū)是第1導(dǎo)電型的第1阱，半導(dǎo)體裝置還具備在第1阱下跨過第1和第2區(qū)形成的、與第1導(dǎo)電型不同的第2導(dǎo)電型的第2阱，第3元件隔離絕緣膜從襯底的主表面開始到達第1阱的底面而被形成。
此外，本發(fā)明的第13方面的半導(dǎo)體裝置是本發(fā)明的第12方面的半導(dǎo)體裝置，其特征在于第1區(qū)是存儲單元區(qū)，第2區(qū)是外圍電路區(qū)，第2阱是底阱。


圖1是示出本發(fā)明的實施例1的半導(dǎo)體裝置的結(jié)構(gòu)的俯視圖。
圖2是示出圖1中示出的半導(dǎo)體裝置的剖面結(jié)構(gòu)的剖面圖。
圖3是示出圖1中示出的半導(dǎo)體裝置的剖面結(jié)構(gòu)的剖面圖。
圖4是示出DC偏置施加時的MOS晶體管的等效電路的電路圖。
圖5是示出過渡電壓施加時的MOS晶體管的等效電路的電路圖。
圖6是示出本發(fā)明的實施例2的半導(dǎo)體裝置的結(jié)構(gòu)的俯視圖。
圖7是示出本發(fā)明的實施例3的半導(dǎo)體裝置的結(jié)構(gòu)的俯視圖。
圖8是示出本發(fā)明的實施例4的半導(dǎo)體裝置的結(jié)構(gòu)的剖面圖。
圖9是示出本發(fā)明的實施例4的半導(dǎo)體裝置的另一結(jié)構(gòu)的剖面圖。
圖10是示出本發(fā)明的實施例5的半導(dǎo)體裝置的結(jié)構(gòu)的剖面圖。
圖11是示出本發(fā)明的實施例5的第1變形例的半導(dǎo)體裝置的結(jié)構(gòu)的剖面圖。
圖12是示出本發(fā)明的實施例5的第2變形例的半導(dǎo)體裝置的結(jié)構(gòu)的剖面圖。
圖13是示出本發(fā)明的實施例6的半導(dǎo)體裝置的結(jié)構(gòu)的剖面圖。
圖14是示出本發(fā)明的實施例6的第1變形例的半導(dǎo)體裝置的結(jié)構(gòu)的剖面圖。
圖15是示出本發(fā)明的實施例6的第2變形例的半導(dǎo)體裝置的結(jié)構(gòu)的剖面圖。
圖16是按工序順序示出本發(fā)明的實施例7的半導(dǎo)體裝置的制造方法的剖面圖。
圖17是按工序順序示出本發(fā)明的實施例7的半導(dǎo)體裝置的制造方法的剖面圖。
圖18是按工序順序示出本發(fā)明的實施例7的半導(dǎo)體裝置的制造方法的剖面圖。
圖19是按工序順序示出本發(fā)明的實施例7的半導(dǎo)體裝置的制造方法的剖面圖。
圖20是按工序順序示出本發(fā)明的實施例7的半導(dǎo)體裝置的制造方法的剖面圖。
圖21是按工序順序示出本發(fā)明的實施例7的半導(dǎo)體裝置的制造方法的剖面圖。
圖22是按工序順序示出本發(fā)明的實施例7的半導(dǎo)體裝置的制造方法的剖面圖。
圖23是按工序順序示出本發(fā)明的實施例7的半導(dǎo)體裝置的制造方法的剖面圖。
圖24是按工序順序示出本發(fā)明的實施例7的半導(dǎo)體裝置的制造方法的剖面圖。
圖25是按工序順序示出本發(fā)明的實施例7的半導(dǎo)體裝置的制造方法的剖面圖。
圖26是按工序順序示出本發(fā)明的實施例7的半導(dǎo)體裝置的制造方法的剖面圖。
圖27是按工序順序示出本發(fā)明的實施例7的半導(dǎo)體裝置的制造方法的剖面圖。
圖28是示出現(xiàn)有技術(shù)1的半導(dǎo)體裝置的結(jié)構(gòu)的俯視圖。
圖29是示出圖28中示出的半導(dǎo)體裝置的剖面結(jié)構(gòu)的剖面圖。
圖30是示出圖28中示出的半導(dǎo)體裝置的剖面結(jié)構(gòu)的剖面圖。
圖31是示出現(xiàn)有技術(shù)2a的半導(dǎo)體裝置的結(jié)構(gòu)的俯視圖。
圖32是示出圖31中示出的半導(dǎo)體裝置的剖面結(jié)構(gòu)的剖面圖。
圖33是示出現(xiàn)有技術(shù)2b的半導(dǎo)體裝置的結(jié)構(gòu)的俯視圖。
圖34是示出圖33中示出的半導(dǎo)體裝置的剖面結(jié)構(gòu)的剖面圖。
圖35是示意性地示出形成N阱用的離子注入工序的剖面圖。
圖36是放大圖35中示出的區(qū)域X而示出的剖面圖。
圖37是示意性地示出形成P阱用的離子注入工序的剖面圖。
圖38是放大圖37中示出的區(qū)域Y而示出的剖面圖。
實施例1。
圖1是示出本發(fā)明的實施例1的半導(dǎo)體裝置的結(jié)構(gòu)的俯視圖，圖2、3分別是示出圖1中示出的半導(dǎo)體裝置的沿線L1、L2的位置的剖面結(jié)構(gòu)的剖面圖。其中，為了說明上的方便，在圖1中省略了圖2、3中示出的層間絕緣膜27～29等的記載。參照圖2,SOI襯底14具有按下述順序?qū)盈B了硅襯底15、BOX層16和硅層17的層疊結(jié)構(gòu)。利用FTI26將SOI襯底14隔離成PMOS形成區(qū)和NMOS形成區(qū)。從硅層17的上表面到BOX層16的上表面形成了FTI26。在SOI襯底14的NMOS形成區(qū)中形成了NMOS。NMOS具有在硅層17的上表面內(nèi)有選擇地形成的P型的溝道形成區(qū)4n；在硅層17的上表面內(nèi)分別有選擇地形成的、夾住溝道形成區(qū)4n而成對的N型的源·漏區(qū)3n；以及在形成了溝道形成區(qū)4n的部分的硅層17的上表面上形成的柵結(jié)構(gòu)。源·漏區(qū)3n具有在硅層17的上表面內(nèi)形成得較淺的高濃度雜質(zhì)區(qū)18n和從硅層17的上表面到BOX層16的上表面形成的低濃度雜質(zhì)區(qū)19n。此外，柵結(jié)構(gòu)具有在在硅層17的上表面上形成的柵氧化膜20和在柵氧化膜20上形成的柵電極6。柵電極6具有按下述順序?qū)盈B了摻雜多晶硅層21和金屬層22的層疊結(jié)構(gòu)。柵結(jié)構(gòu)的側(cè)面和上表面被絕緣膜23覆蓋，在柵結(jié)構(gòu)的側(cè)面上經(jīng)絕緣膜23形成了側(cè)壁24。
另一方面，在SOI襯底14的PMOS形成區(qū)中形成了PMOS。PMOS具有在硅層17的上表面內(nèi)有選擇地形成的N型的溝道形成區(qū)4p；在硅層17的上表面內(nèi)分別有選擇地形成的、夾住溝道形成區(qū)4p而成對的P型的源·漏區(qū)3p；與NMOS相同的柵結(jié)構(gòu)；絕緣膜23；以及側(cè)壁24。源·漏區(qū)3p具有在硅層17的上表面內(nèi)形成得較淺的高濃度雜質(zhì)區(qū)18p和從硅層17的上表面到BOX層16的上表面形成的低濃度雜質(zhì)區(qū)19p。
在NMOS、PMOS和FTI26上、在整個面上形成了層間絕緣膜27。在層間絕緣膜27上分別有選擇地形成了多條金屬布線5a。金屬布線5a經(jīng)在層間絕緣膜27內(nèi)有選擇地形成的、內(nèi)部被導(dǎo)體栓充填了的接觸孔25a分別與一方的源·漏區(qū)3n、3p連接。在層間絕緣膜27上、在整個面上形成了層間絕緣膜28。在層間絕緣膜28上分別有選擇地形成了多條金屬布線5b。金屬布線5b經(jīng)在層間絕緣膜27、28內(nèi)有選擇地形成的、內(nèi)部被導(dǎo)體檢充填了的接觸孔25b分別與另一方的源·漏區(qū)3n、3p連接。
參照圖3，在硅襯底14的上表面內(nèi)有選擇地形成了N+型的體接觸區(qū)9。體接觸區(qū)9從硅層17的上表面到BOX層16的上表面被形成。體接觸區(qū)9與溝道形成區(qū)4p被PTI31互相隔離。從硅層的上表面開始以規(guī)定的深度形成了PTI31,PTI31的底面未到達BOX層16的上表面。柵氧化膜20和柵電極6延伸到PTI31上而被形成。此外，在PTI31的底面與BOX層16的上表面之間的硅層17內(nèi)形成了N+型的溝道中止層30。由此，體接觸區(qū)9與溝道形成區(qū)4p經(jīng)溝道中止層30互相導(dǎo)電性地連接。
在體接觸區(qū)9、PTI31、FTI26上、在整個面上形成了層間絕緣膜29。在層間絕緣膜29上分別有選擇地形成了金屬布線7、11。金屬布線7經(jīng)在層間絕緣膜29內(nèi)有選擇地形成的、內(nèi)部被導(dǎo)體栓充填了的接觸孔8與柵電極6連接。金屬布線11經(jīng)在層間絕緣膜29內(nèi)有選擇地形成的、內(nèi)部被導(dǎo)體栓充填了的接觸孔10與體接觸區(qū)9連接。
在圖1中示出的FTI形成區(qū)1內(nèi)形成了圖2中示出的FTI26，在圖1中示出的PTI形成區(qū)2內(nèi)形成了圖3中示出的PTI31。圖1中未表示，但在PTI形成區(qū)2之下，在整個面上形成了溝道中止層30。如圖1中所示，在NMOS形成區(qū)中形成了多個NMOS，在PMOS形成區(qū)中形成了多個PMOS?；ハ噜徑拥牡腘MOS相互間和PMOS相互間分別被在FTI形成區(qū)1內(nèi)形成的FTI26互相隔離。
這樣，按照本實施例1的半導(dǎo)體裝置，利用FTI26隔離了互相鄰接的的PMOS與NMOS。因此，與以往的PTI140a的隔離寬度W101相比，可減小PMOS與NMOS的隔離寬度W1，可謀求半導(dǎo)體裝置的微細化。
而且，由于體接觸區(qū)9與溝道形成區(qū)4經(jīng)溝道中止層30互相導(dǎo)電性地連接，故可將溝道形成區(qū)4的電位固定于金屬布線11的電位，與以往的半導(dǎo)體裝置相同，可避免發(fā)生IBS-VBS特性上的扭曲現(xiàn)象等。
此外，除了圖1中示出的區(qū)域12外，源·漏區(qū)3被FTI26包圍。因此，與以往的半導(dǎo)體裝置相比，可減少在PTI31下的溝道中止層30與源·漏區(qū)3之間產(chǎn)生的結(jié)電容，可謀求半導(dǎo)體裝置的工作的高速化。
再者，由于溝道中止層30與源·漏區(qū)3互相接觸的面積小，故與以往的半導(dǎo)體裝置相比，可提高溝道中止層30的雜質(zhì)濃度。由此，可得到以下的效果。
圖4是示出在固定了溝道形成區(qū)4的電位的狀態(tài)下施加了DC偏置時的MOS晶體管的等效電路的電路圖。在此，設(shè)想了將源電極S的電位與體接觸區(qū)BC的電位設(shè)定為相等的情況。由于在對柵電極施加關(guān)斷的電壓、MOS晶體管處于備用狀態(tài)時對漏電極D與溝道形成區(qū)(體)B之間的PN結(jié)加上反偏置，故生成電流從漏電極D流向溝道形成區(qū)B。此外，由于對溝道形成區(qū)B與源電極S之間的PN結(jié)加上正偏置，復(fù)合電流IB從溝道形成區(qū)B流向源電極S。此時，將從溝道形成區(qū)B經(jīng)在PTI31之下形成的溝道中止層30流到體接觸區(qū)BC的電流定為IRB，將溝道中止層30的電阻定為RB。在該狀態(tài)下，如果生成電流IG全部流到體接觸區(qū)BC，則可穩(wěn)定地固定溝道形成區(qū)B的電位。為了實現(xiàn)這一點，大致與IG·RB相等的VBS必須比室溫27℃下的熱電位26meV高。即，必須滿足RB＜0.026/IG。
另一方面，圖5是示出在固定了溝道形成區(qū)4的電位的狀態(tài)下對柵電極G施加了過渡電壓時的MOS晶體管的等效電路的電路圖。在此，考慮對柵電極G輸入了臺階狀的脈沖信號的情況。如果假定從柵電極G的電位為「L」的狀態(tài)轉(zhuǎn)移到「H」的狀態(tài)需要的時間(信號轉(zhuǎn)移時間)為tgate，則為了穩(wěn)定地固定溝道形成區(qū)B的電位，必須使將溝道形成區(qū)B中已蓄積的電荷(體電荷)從溝道形成區(qū)B逸出所需要的時間τB=√(CB·RB)比tgate短。即，必須滿足√(CB·RB)＜tgate。在此，CB是在溝道形成區(qū)B與體接觸區(qū)BC之間被構(gòu)成的電容。這是比DC偏置施加時的電位固定為穩(wěn)定的條件RB＜0.026/IG嚴格的條件，為了在tgate變短的情況下滿足該條件，必須使CB、RB變小。為了使CB變小，使溝道形成區(qū)B與體接觸區(qū)BC的距離變大即可，但從半導(dǎo)體裝置的微細化的觀點來看，不能過分地增加該距離。另一方面，在本實施例的半導(dǎo)體裝置中，通過提高溝道中止層30的雜質(zhì)濃度，可減小RB，其結(jié)果，可穩(wěn)定地固定溝道形成區(qū)B的電位。
實施例2圖6是示出本發(fā)明的實施例2的半導(dǎo)體裝置的結(jié)構(gòu)的俯視圖。在圖6中，為了說明上的方便，將本來一體地形成的PTI形成區(qū)2分成形成了金屬布線7、11的區(qū)域的下方的PTI形成區(qū)2b和PTI形成區(qū)2b與NMOS或PMOS之間的PTI形成區(qū)2a來表示。在PTI形成區(qū)2a、2b內(nèi)形成了PTI31，在PTI31下形成了溝道中止層30。在PTI形成區(qū)2a內(nèi)形成的PTI31之下的溝道中止層30與溝道形成區(qū)4的側(cè)面接觸。在此，所謂溝道形成區(qū)的「側(cè)面」，意味著與溝道形成區(qū)延伸的方向(圖中的上下方向)垂直的面。此外，所謂「溝道形成區(qū)的側(cè)面」，可認為是溝道形成區(qū)的上表面和底面以外的不與源·漏區(qū)接觸的面。
此外，在圖6中雖然未示出，但在FTI形成區(qū)1內(nèi)形成了FTI26。在圖6中，如果著眼于NMOS、PMOS的周圍，則可知，除了與PTI形成區(qū)2b相對的一側(cè)的溝道形成區(qū)4的側(cè)面部分外，F(xiàn)TI26以包圍NMOS、PMOS的周圍的方式被形成。本實施例2的半導(dǎo)體裝置的其它的結(jié)構(gòu)與圖1～3中示出的上述實施例1的半導(dǎo)體裝置的結(jié)構(gòu)相同。
這樣，按照本實施例2的半導(dǎo)體裝置，由于可減少圖1中示出的區(qū)域12中產(chǎn)生的結(jié)電容，故可謀求半導(dǎo)體裝置的工作的進一步高速化。
實施例3圖7是示出本發(fā)明的實施例3的半導(dǎo)體裝置的結(jié)構(gòu)的俯視圖。在圖7中，為了說明上的方便，將本來一體地形成的PTI形成區(qū)2分成PTI形成區(qū)2a～2e來表示。在圖6中雖然未示出，但在PTI形成區(qū)2a～2e內(nèi)形成了PTI31，在PTI31下形成了溝道中止層30。
溝道形成區(qū)4的一方的側(cè)面與在PTI形成區(qū)2a內(nèi)形成的PTI31之下的溝道中止層30接觸。此外，溝道形成區(qū)4的另一方的側(cè)面與在PTI形成區(qū)2e內(nèi)形成的PTI31之下的溝道中止層30接觸。即，在本實施例3的半導(dǎo)體裝置中，溝道形成區(qū)4的2個側(cè)面的雙方與溝道中止層30接觸。PTI形成區(qū)2e經(jīng)PTI形成區(qū)2d、2c與PTI形成區(qū)2b聯(lián)系在一起。本實施例3的半導(dǎo)體裝置的其它的結(jié)構(gòu)與上述實施例1的半導(dǎo)體裝置的結(jié)構(gòu)相同。
如上述實施例1、2的半導(dǎo)體裝置那樣，如果只從一方的側(cè)面固定溝道形成區(qū)4的電位，則在溝道形成區(qū)的內(nèi)部(特別是另一方的側(cè)面附近)，存在在柵寬度方向上形成不一樣的電位分布的可能性。但是，按照本實施例3的半導(dǎo)體裝置，由于從2個側(cè)面的雙方來固定溝道形成區(qū)4的電位，故可消除這樣的可能性，能可靠地得到在柵寬度方向上一樣的電位分布。
實施例4圖8是示出本發(fā)明的實施例4的半導(dǎo)體裝置的結(jié)構(gòu)的剖面圖。SOI襯底14的存儲單元區(qū)和外圍電路區(qū)被從硅層17的上表面到達BOX層16的上表面而形成的FTI26互相隔離。此外，在SOI襯底14的存儲單元區(qū)和外圍電路區(qū)中以從硅層17的上表面到BOX層16的上表面的深度分別有選擇地形成了PTI31。
此外，圖9是示出本發(fā)明的實施例4的半導(dǎo)體裝置的另一結(jié)構(gòu)的剖面圖。代替圖8中示出的FTI26，形成了比在存儲單元區(qū)和外圍電路區(qū)中形成的PTI31深的PTI31a。
這樣，按照本實施例4的半導(dǎo)體裝置，利用元件間隔離耐壓比PTI31高的FTI26或PTI31a互相隔離了SOI襯底14的存儲單元區(qū)和外圍電路區(qū)間。因此，如果與用與PTI31相同的深度的PTI隔離兩區(qū)域間的情況比較，由于可減小FTI26的隔離寬度W4和PTI31a的隔離寬度W5，故可謀求半導(dǎo)體裝置的微細化。
再有，在圖8中，F(xiàn)TI26的底面與BOX層的上表面一致，但通過在形成FTI26用的槽的刻蝕工序中進行過刻蝕，即使在FTI26的底面存在于BOX層的上表面的下方的情況下，也能得到與上述相同的效果。
實施例5圖10是示出本發(fā)明的實施例5的半導(dǎo)體裝置的結(jié)構(gòu)的剖面圖。在硅襯底60的內(nèi)部，形成了只在存儲單元區(qū)內(nèi)形成的底N阱64、跨過存儲單元區(qū)和外圍電路區(qū)在底N阱64上形成的P阱61和跨過存儲單元區(qū)和外圍電路區(qū)在P阱61上形成的溝道中止層62。此外，在硅襯底60的上表面內(nèi)有選擇地形成了互相隔離存儲單元區(qū)和外圍電路區(qū)用的STI63a。從硅襯底60的上表面開始比P阱61的上表面深地形成了STI63a。如在現(xiàn)有技術(shù)的說明中參照了的圖31中所示，在存儲單元區(qū)中形成了具有NMOS的多個存儲單元，在外圍電路區(qū)中形成了NMOS交叉耦合型的讀出放大器等。
如圖10中所示，在存儲單元區(qū)中的硅襯底60的上表面內(nèi)，形成了具有構(gòu)成上述存儲單元的NMOS的、夾住溝道形成區(qū)66而成對的N型的源·漏區(qū)65和隔離互相鄰接的存儲單元間用的STI63。從硅襯底60的上表面開始以到達溝道中止層62的上表面的方式形成了STI63。
此外，在外圍電路區(qū)中的硅襯底60的上表面內(nèi)，形成了具有構(gòu)成上述讀出放大器的NMOS的、夾住溝道形成區(qū)66而成對的N型的源·漏區(qū)54和隔離互相鄰接的NMOS間用的STI63。從硅襯底60的上表面開始以到達溝道中止層62的上表面的方式形成了STI63。
如現(xiàn)有技術(shù)的說明中所述的那樣，在形成了STI63、63a后，以STI63的中央附近作為對準位置，在該對準位置的外圍電路區(qū)一側(cè)形成光致抗蝕劑，通過以該光致抗蝕劑為注入掩模在硅襯底60內(nèi)注入磷離子，形成底N阱64。此時，起因于光致抗蝕劑的側(cè)面的錐形形狀，在硅襯底60的內(nèi)部形成底N阱64的浮起部分64a、64b。在本實施例5的半導(dǎo)體裝置中，將STI63a形成得比形成了浮起部分64b的襯底內(nèi)的深度深。
這樣，按照本實施例5的半導(dǎo)體裝置，可將浮起部分64b的至少一部分取入到STI63a內(nèi)。因此，可抑制起因于浮起部分64b的存在而發(fā)生的、存儲單元區(qū)的源·漏區(qū)65與外圍電路區(qū)的源·漏區(qū)54間的漏泄電流。
此外，圖11是示出本發(fā)明的實施例5的第1變形例的半導(dǎo)體裝置的結(jié)構(gòu)的剖面圖。在形成底N阱64用的光致抗蝕劑的形成工序中，設(shè)定成不是以STI63的中央附近作為對準位置、而是以存儲單元區(qū)與STI63a的邊界附近作為對準位置。由此，浮起部分64a、64b偏移到存儲單元區(qū)一側(cè)，其結(jié)果，浮起部分64b大致完全被取入到STI63a內(nèi)。
這樣，按照本實施例5的第1變形例的半導(dǎo)體裝置，可將浮起部分64b大致完全被取入到STI63a內(nèi)。因此，可避免因浮起部分64b的存在引起的上述漏泄電流的發(fā)生。
圖12是示出本發(fā)明的實施例5的第2變形例的半導(dǎo)體裝置的結(jié)構(gòu)的剖面圖。以圖10或圖11中示出的半導(dǎo)體裝置為基礎(chǔ)，從硅襯底60的上表面開始，以到達P阱61a的底面的深度來形成STI63a。
這樣，按照本實施例5的第2變形例的半導(dǎo)體裝置，不僅可將浮起部分64b、而且可將浮起部分64a的至少一部分也取入到STI63a內(nèi)。因此，可抑制或避免起因于浮起部分64a的存在而發(fā)生的、存儲單元區(qū)的源·漏區(qū)65與外圍電路區(qū)的源·漏區(qū)54間的漏泄電流。此外，由于將P阱61分隔為存儲單元區(qū)中的P阱61a和外圍電路區(qū)中的P阱61b，故也可得到在存儲單元區(qū)和外圍電路區(qū)中能獨立地設(shè)定P阱61a、61b的電位的效果。
另一方面，在圖10、11中示出的半導(dǎo)體裝置中，由于跨過存儲單元區(qū)和外圍電路區(qū)形成了P阱61，故可得到下述的效果只在外圍電路區(qū)內(nèi)形成固定P阱61的電位的襯底電位發(fā)生電路就夠了，在存儲單元區(qū)內(nèi)不需要形成襯底電位發(fā)生電路用的區(qū)域。
實施例6圖13是示出本發(fā)明的實施例6的半導(dǎo)體裝置的結(jié)構(gòu)的剖面圖。在硅襯底60的內(nèi)部，形成了跨過存儲單元區(qū)和外圍電路區(qū)形成的底N阱64、在存儲單元區(qū)內(nèi)在底N阱64上形成的P阱61a、在外圍電路區(qū)內(nèi)比P阱61a形成得薄的P阱61b和跨過存儲單元區(qū)和外圍電路區(qū)在P阱61a、61b上形成的溝道中止層62。此外，在硅襯底60的上表面內(nèi)有選擇地形成了互相隔離存儲單元區(qū)和外圍電路區(qū)用的STI63a。如在現(xiàn)有技術(shù)的說明中參照了的圖33中所示，在存儲單元區(qū)中形成了具有NMOS的多個存儲單元，在外圍電路區(qū)中形成了具有NMOS的讀出放大器等。
如圖13中所示，在存儲單元區(qū)中的硅襯底60的上表面內(nèi)，形成了具有構(gòu)成上述存儲單元的NMOS的、從硅襯底60的上表面到達溝道中止層62的上表面的N型的源·漏區(qū)65。此外，如圖11中所示，在存儲單元區(qū)中的硅襯底60的上表面內(nèi)，形成了隔離互相鄰接的存儲單元間用的、從硅襯底60的上表面到達溝道中止層62的上表面的STI63。
此外，在在外圍電路區(qū)中的硅襯底60的上表面內(nèi)，形成了具有構(gòu)成上述讀出放大器的NMOS的、從硅襯底60的上表面到達溝道中止層62的N型的源·漏區(qū)66。此外，如圖11中所示，在外圍電路區(qū)內(nèi)中的硅襯底60的上表面內(nèi)，形成了從硅襯底60的上表面到達溝道中止層62的上表面的STI63。
如現(xiàn)有技術(shù)的說明中所述的那樣，在形成了STI63、63a后，以STI63a的中央附近作為對準位置，在該對準位置的外圍電路區(qū)一側(cè)形成光致抗蝕劑，通過以該光致抗蝕劑為注入掩模在硅襯底60內(nèi)注入硼離子，形成P阱61a。此時，起因于光致抗蝕劑的側(cè)面的錐形形狀，在硅襯底60的內(nèi)部形成P阱61a的浮起部分61c。在本實施例6的半導(dǎo)體裝置中，從硅襯底60的上表面開始，將STI63a形成得比溝道中止層62的上表面深。
這樣，按照本實施例6的半導(dǎo)體裝置，可將浮起部分61c的至少一部分取入到STI63a內(nèi)。因此，可抑制起因于浮起部分61c的存在而發(fā)生的、從外圍電路區(qū)朝向存儲單元區(qū)的少數(shù)載流子的擴散。
再有，與上述實施例5的第1變形例的半導(dǎo)體裝置相同，在形成P阱61a用的光致抗蝕劑的形成工序中，設(shè)定成不是以STI63的中央附近作為對準位置、而是以存儲單元區(qū)與STI63a的邊界附近作為對準位置，由此，不用說可提高上述效果。
圖14是示出本發(fā)明的實施例6的第1變形例的半導(dǎo)體裝置的結(jié)構(gòu)的剖面圖。以圖13中示出的半導(dǎo)體裝置為基礎(chǔ)，從硅襯底60的上表面開始，以到達P阱61a的底面的深度來形成STI63a。
這樣，按照本實施例6的第1變形例的半導(dǎo)體裝置，可將浮起部分61c的大部分取入到STI63a內(nèi)。因此，可進一步抑制起因于浮起部分61c的存在的少數(shù)載流子的擴散。
圖15是示出本發(fā)明的實施例6的第2變形例的半導(dǎo)體裝置的結(jié)構(gòu)的剖面圖。以圖13中示出的半導(dǎo)體裝置為基礎(chǔ)，從硅襯底60的上表面開始，以到達P阱61a的底面的方式更深地形成STI63a。
這樣，按照本實施例6的第2變形例的半導(dǎo)體裝置，以到達底N阱64的上表面的方式形成了STI63a。因而，在讀出放大器區(qū)域中已發(fā)生的電子全部被固定于正的電位的底N阱64俘獲，可避免朝向存儲單元區(qū)內(nèi)的電子的擴散。此外，也能得到可分別獨立地設(shè)定在存儲單元區(qū)中的P阱61a的電位和外圍電路區(qū)中的P阱61b的電位的效果。
實施例7比本實施例7中，涉及上述實施例1～6的半導(dǎo)體裝置的制造方法，特別是提出了深度不同的多個元件隔離絕緣膜的形成方法。以下，將在SOI襯底的上表面內(nèi)形成FTI和PTI的情況取作例子，說明本實施例的半導(dǎo)體裝置的制造方法。
圖16～27是按工序順序示出本發(fā)明的實施例7的半導(dǎo)體裝置的制造方法的剖面圖。首先，準備具有按下述順序?qū)盈B了硅襯底15、BOX層16和硅層17的層疊結(jié)構(gòu)的SOI襯底14。其次，在硅層17上的整個面上按下述順序形成氧化硅膜70、多晶硅膜(或非晶硅膜)71和氮化硅膜72(圖16)。其中，不一定必須形成多晶硅膜71。
其次，在氮化硅膜72上形成在FTI的形成預(yù)定區(qū)域的上方具有開口圖形的光致抗蝕劑73。其次，以光致抗蝕劑73為刻蝕掩模，利用刻蝕除去氮化硅膜72以露出多晶硅膜71的上表面(圖17)。其次，在除去了光致抗蝕劑73后，以氮化硅膜72為刻蝕掩模，利用刻蝕按下述順序除去多晶硅膜71、氧化硅膜70和硅層17，露出BOX層16的上表面。由此，形成從硅層17的上表面到達BOX層16的上表面的凹部73a(圖18)。此時，凹部73a的側(cè)壁相對于BOX層16的上表面的面內(nèi)方向傾斜了約81～89度。
其次，利用旋轉(zhuǎn)涂敷在整個面上涂敷負型的光致抗蝕劑74(圖19)。其次，通過使旋轉(zhuǎn)器的旋轉(zhuǎn)速度上升等，只在凹部73a的底部留下光致抗蝕劑74，除去其它部分的光致抗蝕劑74?？筛鶕?jù)旋轉(zhuǎn)器的旋轉(zhuǎn)速度及旋轉(zhuǎn)時間等任意地調(diào)整留在凹部73a內(nèi)的光致抗蝕劑74的膜厚。其次，在對留在凹部73a內(nèi)的光致抗蝕劑74進行了曝光后，利用后烘烤對光致抗蝕劑74進行燒固，成為光致抗蝕劑75(圖20)。
在此，也可進行以下的工序來代替圖19、20中示出的工序。首先，在整個面上涂敷了負型的光致抗蝕劑以便充填凹部73a內(nèi)后，對該光致抗蝕劑層進行曝光。此時，調(diào)整曝光條件，以便不對存在于凹部73a的底部的部分的光致抗蝕劑層進行曝光。其次，利用顯影液溶解除去已曝光部分的光致抗蝕劑，只在凹部73a的底部留下光致抗蝕劑。其次，利用后烘烤對已留下的光致抗蝕劑進行燒固。利用這樣的工序，也能形成與圖20中示出的光致抗蝕劑75相同的光致抗蝕劑。
其次，利用照相制版法，在氮化硅膜72上形成在FTI和PTI的形成預(yù)定區(qū)域的上方具有開口圖形的光致抗蝕劑76(圖21)。此時，由于在芯片的表面上存在凹部73a等的臺階差，故可比較容易地進行在形成光致抗蝕劑76時使用的光掩模的對準。但是，為了進一步提高對準的精度，預(yù)先在其它區(qū)域的芯片的表面上形成凸型或凹型的對準標記，使用該對準標記進行光掩模的位置重合即可。例如，可通過對芯片的表面有選擇地進行刻蝕來形成凹型的對準標記。
其次，將光致抗蝕劑76作為刻蝕掩模，按下述順序刻蝕從光致抗蝕劑76露出的部分的氮化硅膜72a、多晶硅膜71a、氧化硅膜70a和硅層17a的一部分。對于硅層17a，從其上表面開始只刻蝕深度D2。由此，在PTI的形成預(yù)定區(qū)域中的硅層17的上表面內(nèi)形成凹部73b，同時，在凹部73b下形成硅層77作為不被刻蝕而留下的硅層17a。此時，在凹部73a的底部上形成了被燒固的光致抗蝕劑75。因此，可防止凹部73a的下方的BOX層16及硅襯底15因此時的刻蝕而同時被刻蝕，其結(jié)果，可將硅層17的從上表面算起的FTI的深度D1保持為恒定。此外，也可防止因此時的刻蝕而使BOX層16受到損傷、例如在刻蝕中使用的等離子體等被導(dǎo)入到BOX層16內(nèi)的情況。其后，除去光致抗蝕劑75、76(圖22)。
其次，通過對凹部73a、73b的內(nèi)壁進行熱氧化，形成氧化硅膜78(圖23)。由此，可將因刻蝕而在硅層17中產(chǎn)生的損傷等取入到氧化硅膜78內(nèi)，同時，可減少其后被埋入到凹部73a、73b內(nèi)的絕緣膜與硅層17、77的界面能級密度。但是，可單獨地或作為多層膜來形成TEOS(四乙氧基硅烷)、SiN、SiC、SiON、SiOF、SiOC等其它的絕緣膜，來代替形成氧化硅膜78。
其次，在整個面上形成氧化硅膜79，使其埋入凹部73a、73b內(nèi)(圖24)。但是，可利用TEOS、HDP(高密度等離子體)氧化膜、SiON、SiOF、SiOC、SiC等其它的絕緣膜、或這些膜的多層膜來埋入凹部73a、73b內(nèi)，來代替氧化硅膜79。作為多層膜的例子，有SiON/TEOS、SiON/HDP氧化膜、SiON/SiOF、SiON/SiOC、SiN/TEOS、SiN/HDP氧化膜、SiON/SiN/TEOS、SiON/SiN/HDP氧化膜、SiON/SiN/SiOF等。
其次，利用CMP法，對氧化硅膜79進行研磨除去，直到露出氮化硅膜72的上表面(圖25)為止。其次，利用刻蝕除去氮化硅膜72和多晶硅膜71(圖26)。其次，通過利用刻蝕除去存在于氧化硅膜70的上表面的上方的部分的氧化硅膜79，可同時形成作為充填凹部73a內(nèi)的氧化硅膜79的FTI和作為充填凹部73b內(nèi)的氧化硅膜79的PTI(圖27)。
再有，在以上的說明中，將在SOI襯底的上表面內(nèi)形成FTI和PTI的情況取作例子進行了說明，但即使在體襯底的上表面內(nèi)形成深度不同的多個STI的情況下，也可應(yīng)用本實施例7的半導(dǎo)體裝置的制造方法。此時，首先在體襯底的上表面內(nèi)有選擇地形成深的STI用的凹部73a，其次，在凹部73a底部上形成光致抗蝕劑75，其次，利用刻蝕在體襯底的上表面內(nèi)有選擇地形成淺的STI用的凹部73b，其次，用絕緣膜埋入凹部73a、73b內(nèi)。此時，由于光致抗蝕劑75的存在，可避免凹部73a的下方的體襯底因凹部73b形成用的刻蝕而受到損傷。此外，即使在體襯底的上表面內(nèi)形成了寬度不同的多個凹部73a的情況下，由于光致抗蝕劑75的存在，也可在凹部73b形成用的刻蝕工序的前后，將各凹部73a的深度保持為恒定。
此外，在上述的說明中，例如如圖27中所示，說明了FTI和PTI的上表面存在于比硅層17的上表面高一些的位置上的類型的半導(dǎo)體裝置的制造方法，但不限于此，即使對于FTI和PTI的上表面與硅層17的上表面的高度相等的類型的半導(dǎo)體裝置，也可應(yīng)用本實施例7的半導(dǎo)體裝置的制造方法。
這樣，按照本實施例7的半導(dǎo)體裝置的制造方法，首先，在FTI的形成預(yù)定區(qū)域中形成凹部73a，其次，在凹部73a的底面上形成光致抗蝕劑75，其次，利用刻蝕，在PTI的形成預(yù)定區(qū)域中形成凹部73b，其次，在除去了光致抗蝕劑75后，將氧化硅膜79埋入凹部73a、73b內(nèi)。因而，可避免因形成凹部73b用的刻蝕而使BOX層16同時被刻蝕、或受到損傷。此外，由于利用同一工序?qū)⒀趸枘?9一并地埋入凹部73a、73b內(nèi)，故如果與用另外的工序個別地埋入各自的凹部的情況相比，可謀求減少制造成本。
再有，在特開平7-66284號公報中，記載了按下述順序進行的半導(dǎo)體裝置的制造方法(a)在SOI襯底的硅層的上表面上有選擇地形成規(guī)定的掩模材料的工序；(b)以上述規(guī)定的掩模材料為刻蝕掩模，通過刻蝕上述硅層直到露出BOX層的上表面為止來形成槽的工序；(c)在上述槽的底面上形成光致抗蝕劑層的工序；(d)除去上述規(guī)定的掩模材料的工序；(e)除去上述光致抗蝕劑層的工序；(f)通過將絕緣膜埋入到上述槽的內(nèi)部來形成第1元件隔離絕緣膜的工序；以及(g)在上述硅層的上表面內(nèi)有選擇地形成比上述槽的深度淺的第2元件隔離絕緣膜的工序。但是，上述公報的光致抗蝕劑以防止在除去規(guī)定的掩模材料時同時除去BOX層的上表面的目的而被形成，光致抗蝕劑在工序(g)之前已被除去。此外，在上述公報的半導(dǎo)體裝置的制造方法中，在進行了將絕緣膜埋入到槽的內(nèi)部的工序(f)后，形成了第2元件隔離絕緣膜。因而，上述公報的半導(dǎo)體裝置的制造方法在這些點上與本實施例7的半導(dǎo)體裝置的制造方法不同。
按照本發(fā)明的第1方面，利用完全隔離元件隔離絕緣膜隔離了互相鄰接的、導(dǎo)電型互不相同的第1MOS晶體管與第2MOS晶體管之間。因此，如果與利用局部隔離元件隔離絕緣膜來隔離第1MOS晶體管與第2MOS晶體管之間的情況相比，則可減小元件隔離絕緣膜的隔離寬度，可謀求半導(dǎo)體裝置的微細化。
而且，由于經(jīng)第1和第2局部隔離型元件隔離絕緣膜的底面與絕緣層的上表面之間的半導(dǎo)體層分別導(dǎo)電性地連接第1體接觸區(qū)與第1溝道形成區(qū)和第2體接觸區(qū)與第2溝道形成區(qū)，故可固定第1和第2溝道形成區(qū)的電位。
此外，按照本發(fā)明的第2方面，除了第1溝道形成區(qū)的2個側(cè)面的至少一方外，用完全隔離型元件隔離絕緣膜來包圍源·漏區(qū)。因此，在第1局部隔離型元件隔離絕緣膜下形成了第1導(dǎo)電型的溝道中止層的情況下，可減少該溝道中止層與源·漏區(qū)之間產(chǎn)生的結(jié)電容，可謀求半導(dǎo)體裝置的工作的高速化。
而且，由于溝道中止層與源·漏區(qū)互相接觸的面積小，故可將溝道中止層的雜質(zhì)濃度設(shè)定為高濃度。
此外，按照本發(fā)明的第3方面，由于可從2個側(cè)面的雙方來固定第1溝道形成區(qū)的電位，故可得到在第1溝道形成區(qū)延伸的方向上一樣的電位分布。
此外，按照本發(fā)明的第4方面，通過提高溝道中止層的濃度可減小RB，其結(jié)果，可穩(wěn)定地固定第1溝道形成區(qū)的電位。
此外，按照本發(fā)明的第5方面，第3元件隔離絕緣膜的元件間隔離耐壓比第1和第2元件隔離絕緣膜的元件間隔離耐壓高。因而，由于可減小第3元件隔離絕緣膜的隔離寬度，故可謀求半導(dǎo)體裝置的微細化。
此外，按照本發(fā)明的第6方面，可進一步提高第3元件隔離絕緣膜的元件間隔離耐壓。因而，由于可減小第3元件隔離絕緣膜的隔離寬度，故可謀求半導(dǎo)體裝置的進一步微細化。
此外，按照本發(fā)明的第8方面，即使在起因于離子注入中使用的光致抗蝕劑的錐形形狀在襯底的第2區(qū)域內(nèi)形成了雜質(zhì)導(dǎo)入?yún)^(qū)的浮起部分的情況下，通過將第3元件隔離絕緣膜形成得比第1和第2元件隔離絕緣膜深，可將上述浮起部分的至少一部分取入到第3元件隔離絕緣膜內(nèi)。
此外，按照本發(fā)明的第9方面，可將在第2阱的上表面附近形成了的浮起部分取入到第3元件隔離絕緣膜內(nèi)。
此外，按照本發(fā)明的第10方面，可將在第2阱的底面附近形成了的浮起部分取入到第3元件隔離絕緣膜內(nèi)。
而且，由于利用第3元件隔離絕緣膜隔斷第2阱，故可在第1和第2區(qū)域中獨立地設(shè)定第2阱的電位。
此外，按照本發(fā)明的第12方面，由于可利用第2阱全部俘獲在第1和第2區(qū)域中已發(fā)生的少數(shù)載流子，故可避免從第1或第2區(qū)域朝向第2或第1區(qū)域的少數(shù)載流子的擴散。
而且，由于利用第3元件隔離絕緣膜隔斷第1阱，故可在第1和第2區(qū)域中獨立地設(shè)定第1阱的電位。
權(quán)利要求
1．一種半導(dǎo)體裝置，其特征在于，具備SOI襯底，具有按下述順序?qū)盈B了半導(dǎo)體襯底、絕緣層和半導(dǎo)體層的層疊結(jié)構(gòu)；第1MOS晶體管，具有在上述半導(dǎo)體層的上述主表面內(nèi)有選擇地被形成的第1導(dǎo)電型的第1溝道形成區(qū)；第2MOS晶體管，與上述第1MOS晶體管鄰接，具有在上述半導(dǎo)體層的上述主表面內(nèi)有選擇地被形成的、與上述第1導(dǎo)電型不同的第2導(dǎo)電型的第2溝道形成區(qū)；第1和第2體接觸區(qū)，分別在上述半導(dǎo)體層的上述主表面內(nèi)有選擇地被形成；局部隔離型的第1元件隔離絕緣膜，在上述第1體接觸區(qū)與上述第1溝道形成區(qū)之間，從上述半導(dǎo)體層的上述主表面開始，以不到達上述絕緣層的上表面的深度被形成；局部隔離型的第2元件隔離絕緣膜，在上述第2體接觸區(qū)與上述第2溝道形成區(qū)之間，從上述半導(dǎo)體層的上述主表面開始，以不到達上述絕緣層的上述上表面的深度被形成；以及完全隔離型的第3元件隔離絕緣膜，至少在包含上述第1MOS晶體管與上述第2MOS晶體管之間的區(qū)域內(nèi)，從上述半導(dǎo)體層的上述主表面開始到達上述絕緣層的上述上表面被形成。
2．如權(quán)利要求1中所述的半導(dǎo)體裝置，其特征在于上述第1MOS晶體管還具有分別在上述半導(dǎo)體層的上述主表面內(nèi)有選擇地被形成的、夾住上述第1溝道形成區(qū)而成對的上述第2導(dǎo)電型的源·漏區(qū)，上述第3元件隔離絕緣膜除了不與上述源·漏區(qū)接觸的上述第1溝道形成區(qū)的2個側(cè)面的至少一方外，被形成為包圍上述第1MOS晶體管。
3．如權(quán)利要求2中所述的半導(dǎo)體裝置，其特征在于上述第3元件隔離絕緣膜除了上述第1溝道形成區(qū)的2個側(cè)面的雙方外，被形成為包圍上述第1MOS晶體管。上述第1元件隔離絕緣膜在上述第1體接觸區(qū)與上述第1溝道形成區(qū)的上述2個側(cè)面的雙方間被形成。
4．如權(quán)利要求2或3中所述的半導(dǎo)體裝置，其特征在于上述第1MOS晶體管還具有在上述第1溝道形成區(qū)的上方且在上述半導(dǎo)體層的上述主表面上被形成的柵電極，上述半導(dǎo)體裝置還具備在上述第1元件隔離絕緣膜的底面與上述絕緣層的上述上表面之間的上述半導(dǎo)體層內(nèi)被形成的上述第1導(dǎo)電型的溝道中止層，在上述第1溝道形成區(qū)與上述第1體接觸區(qū)之間的電容和電阻分別為CB和RB、施加到上述柵電極上的脈沖信號的信號轉(zhuǎn)移時間為tgate的情況下，上述溝道中止層的雜質(zhì)濃度為滿足√(CB·RB)＜tgate的程度的高濃度。
5．一種半導(dǎo)體裝置，其特征在于，具備SOI襯底，具有按下述順序?qū)盈B了半導(dǎo)體襯底、絕緣層和半導(dǎo)體層的層疊結(jié)構(gòu)；局部隔離型的第1元件隔離絕緣膜，在上述SOI襯底的存儲單元區(qū)中，從上述半導(dǎo)體層的上述主表面開始，以不到達上述絕緣層的上表面的第1深度有選擇地被形成；局部隔離型的第2元件隔離絕緣膜，在利用上述SOI襯底的元件隔離區(qū)與上述存儲單元區(qū)分離了的上述SOI襯底的外圍電路區(qū)中，從上述半導(dǎo)體層的上述主表面開始，以不到達上述絕緣層的上述上表面的第2深度有選擇地被形成；以及第3元件隔離絕緣膜，在上述元件隔離區(qū)中，從上述半導(dǎo)體層的上述主表面開始，以比上述第1和第2深度深的深度被形成。
6．如權(quán)利要求5中所述的半導(dǎo)體裝置，其特征在于上述第3元件隔離絕緣膜是從上述半導(dǎo)體層的上述主表面開始到達上述絕緣層的上述上表面被形成的完全隔離型的元件隔離絕緣膜。
7．如權(quán)利要求6中所述的半導(dǎo)體裝置，其特征在于上述第3元件隔離絕緣膜的底面存在于上述絕緣層的上述上表面的上述半導(dǎo)體襯底一側(cè)。
8．一種半導(dǎo)體裝置，其特征在于，具備襯底，具有被元件隔離區(qū)互相隔離了的第1區(qū)和第2區(qū)；第1元件隔離絕緣膜，在上述襯底的上述第1區(qū)中，在上述襯底的主表面內(nèi)以第1深度有選擇地被形成；第2元件隔離絕緣膜，在上述襯底的上述第2區(qū)中，在上述襯底的主表面內(nèi)以第2深度有選擇地被形成；雜質(zhì)導(dǎo)入?yún)^(qū)，在上述襯底的內(nèi)部，利用離子注入只在上述襯底的上述第1和第2區(qū)中的上述第1區(qū)中被形成；以及第3元件隔離絕緣膜，在上述襯底的上述元件隔離區(qū)中，從上述襯底的上述主表面開始，以至少比上述第1和第2深度深的深度被形成。
9．如權(quán)利要求8中所述的半導(dǎo)體裝置，其特征在于上述雜質(zhì)導(dǎo)入?yún)^(qū)是第1導(dǎo)電型的第1阱，上述半導(dǎo)體裝置還具備跨過上述第1和第2區(qū)在上述第1阱上被形成的、與上述第1導(dǎo)電型不同的第2導(dǎo)電型的第2阱，上述第3元件隔離絕緣膜從上述襯底的上述主表面開始，以至少比上述第2阱的上表面深的深度被形成。
10．如權(quán)利要求9中所述的半導(dǎo)體裝置，其特征在于上述第3元件隔離絕緣膜從上述襯底的上述主表面開始到達上述第2阱的底面被形成。
11．如權(quán)利要求9或10中所述的半導(dǎo)體裝置，其特征在于上述第1區(qū)是存儲單元區(qū)，上述第2區(qū)是外圍電路區(qū)，上述第1阱是底阱。
12．如權(quán)利要求8中所述的半導(dǎo)體裝置，其特征在于上述雜質(zhì)導(dǎo)入?yún)^(qū)是第1導(dǎo)電型的第1阱，上述半導(dǎo)體裝置還具備在上述第1阱下跨過上述第1和第2區(qū)被形成的、與上述第1導(dǎo)電型不同的第2導(dǎo)電型的第2阱，上述第3元件隔離絕緣膜從上述襯底的上述主表面開始到達上述第1阱的底面被形成。
13．如權(quán)利要求12中所述的半導(dǎo)體裝置，其特征在于上述第1區(qū)是存儲單元區(qū)，上述第2區(qū)是外圍電路區(qū)，上述第2阱是底阱。
全文摘要
可得到既能固定溝道形成區(qū)的電位又能實現(xiàn)漏泄電流的抑制等的使用了SOI襯底的半導(dǎo)體裝置SOI襯底14被FTI26隔離為PMOS形成區(qū)和NMOS形成區(qū)。從硅層17的上表面到達BOX層16的上表面形成了FTI26。在硅襯底14的上表面內(nèi)有選擇地形成了體接觸區(qū)9。體接觸區(qū)9與溝道形成區(qū)4p被PTI31互相隔離。在PTI31的底面與BOX層16的上表面之間的硅層14內(nèi)形成了N
文檔編號H01L29/786GK1315747SQ0013533
公開日2001年10月3日 申請日期2000年12月4日 優(yōu)先權(quán)日2000年3月24日
發(fā)明者國清辰也 申請人:三菱電機株式會社