專利名稱：低漏電流的靜電放電防護(hù)電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于一種電源線間的靜電放電(electrostaticdischarge，ESD)保護(hù)電路，尤指一種在集成電路正常工作時(shí)，漏電流非常低的ESD保護(hù)電路。
隨著CMOS制程的進(jìn)步，在CMOS集成電路中，ESD已經(jīng)是一個(gè)可靠度上非常嚴(yán)重的問題。尤其是當(dāng)制程進(jìn)入深亞微米的時(shí)代，不論是較薄的柵氧化層(thinner gate oxide)、較短的溝道長度(shorterchannel length)、較淺的結(jié)深度(shallow junction depth)以及自動對準(zhǔn)的金屬化硅法(salicide)等較為先進(jìn)的制程都是在降低ESD的承受能力。因此，便必須特別設(shè)計(jì)ESD保護(hù)電路在每一個(gè)輸入端口(inputport)以及輸出端口(output port)上?？墒?，就算是所有的輸入端口以及輸出端口都已經(jīng)妥善的保護(hù)，卻也發(fā)現(xiàn)到內(nèi)部電路中有些電子組件在ESD事件中會遭受到ESD損害。
由于集成電路所遭遇到的靜電是不可知的，可能是正電也可能是負(fù)電，而且，靜電到底會從哪一個(gè)集成電路的輸出入端口進(jìn)入以及從哪一個(gè)集成電路的輸出入端口流出，這些都是未知的，所以，理論上便必須以每兩個(gè)集成電路的輸出入端口為一組，進(jìn)行ESD測試，直到所有可能的組合都通過ESD測試了，才可以說這個(gè)集成電路符合ESD的需求。請參閱

圖1，圖1為一種ESD事件時(shí)，對內(nèi)部電路損傷的原因，以及，加入電源線間的ESD保護(hù)電路后的保護(hù)原理的示意圖。當(dāng)一個(gè)正電壓的ESD電流從一個(gè)輸入端口12進(jìn)入而要透過一個(gè)輸出端口14流出時(shí)，有一種可能的放電路徑是如圖1中的第一放電路徑I，ESD的電流先順向的流經(jīng)輸入端口12中的箝制二極管16到高電源線(relatively-high power rail)VDD 18，接著尋找內(nèi)部電路20中較脆弱的組件加以破壞并流到低電源線(relatively-low power rail)VSS22，最后順向的流經(jīng)輸出端口14中nMOS 24的PN結(jié)到輸出端口14的接地點(diǎn)，因而排放掉ESD電流。也就是說，就算所有的輸出端口以及輸入端口都做好ESD保護(hù)措施，內(nèi)部電路20依然有可能經(jīng)過像第一放電路徑般的放電過程而造成ESD損害。因此，如果在高電源線VDD 18和低電源線VSS 22中加上ESD保護(hù)電路26，且當(dāng)高電源線VDD 18上的電壓尚未高到足以破壞內(nèi)部電路20時(shí)ESD保護(hù)電路26就自動的導(dǎo)通，使ESD電流從高電源線VDD 18經(jīng)過ESD保護(hù)電路26而到低電源線VSS 22，如圖1中的第二放電路徑II，則內(nèi)部電路20便不會遭受ESD損害。所以，電源線間的ESD保護(hù)電路是非常必要的。
一種現(xiàn)有的電源線間ESD保護(hù)電路是純粹以一個(gè)二極管串接電路30耦合于兩條電源線所構(gòu)成，如圖2A所示以及圖2B所示。二極管串接電路30僅僅以復(fù)數(shù)二極管32順向串接所構(gòu)成，當(dāng)兩條電源的壓差大于一復(fù)數(shù)二極管32形成的阻塞電壓(block voltage)時(shí)，二極管串接電路30就導(dǎo)通。一般而言，一個(gè)二極管32是以一個(gè)n型井(n-well)34和其內(nèi)的p型摻雜區(qū)(p-type-doped region)36所形成的一PN結(jié)二極管，如圖2B所示。只是，往往會有一個(gè)寄生的pnp晶體管會由半導(dǎo)體芯片中p型基底38、一n型井34以及一p型摻雜區(qū)36所形成。因?yàn)閜型基底38大都是耦合于低電源線VSS 22，所以ESD保護(hù)電路可以看是一種多層級的達(dá)靈頓(Darlington)電路，如圖2C所示。一些已經(jīng)在論文上發(fā)表過的公式整理如下Vstring(I)=mVD(I)-nVT×[m(m-1)/2]×ln(β+1)--------(1)]]>VD(I)=nVT×ln[I/AIS]---------(2)]]>ID=AIS[eV/nVT-1]---------(3)]]>VD(T1)=nEg0+(T1T0)×(VD(T0)-nEg0q)---------(4)]]>其中Vstring＝二極管串接電路的總跨壓；VD＝一個(gè)PN結(jié)二極管的正向偏壓；ID＝一個(gè)PN結(jié)二極管的順向電流；VT＝KT/q稱為熱電壓(thermal voltage)；n ＝理想系數(shù)；β ＝寄生的pnp晶體管的電流增益；IS＝單位面積的PN結(jié)二極管的飽和電流；
A＝一個(gè)PN結(jié)二極管的面積；m＝串接的PN結(jié)二極管的數(shù)目；以及Eg0＝在0°K時(shí)，硅的外推能帶間隙寬度＝1.206eV由圖2B以及第1式中可知，當(dāng)β很接近零，電流幾乎不會流到p型基底38，因此每一個(gè)PN結(jié)二極管流經(jīng)的電流大致相等，所以每一個(gè)PN結(jié)二極管都可以提供一個(gè)大約相同的壓降。并且可以隨著設(shè)計(jì)的需求來增加串接的PN結(jié)二極管數(shù)目，使高電源線VDD 18和低電源線VSS22間的阻塞電壓(block voltage)增大。但是，隨著制程的進(jìn)步，n型井34越來越淺，所以β越來越大。而當(dāng)β等于1甚至更大時(shí)，大量的電流會流經(jīng)p型基底38到低電源線VSS 22，導(dǎo)致越靠近低電源線VSS22的PN結(jié)二極管獲得的電流就越小，因此，提供的壓降就相對的便小。這意味著當(dāng)β變大時(shí)，PN結(jié)二極管的數(shù)目必須增加才能達(dá)到相同的阻塞電壓(block voltage)。而且，二極管串接電路30的最大問題在于正常工作時(shí)漏電的問題。一旦β變大，接在高電源線VDD 18的第一個(gè)寄生的pnp晶體管便會提供一個(gè)高電源線VDD 18到低電源線VSS 22的漏電路徑，如圖2B所示。而且，當(dāng)高電源線VDD 18與低電源線VSS22之間的跨壓增大時(shí)，漏電流是隨著跨壓變化而呈指數(shù)增加，如同第3式中所示。這便意味著必須以更多的PN結(jié)二極管加以串接，也就是更大的芯片面積的損耗，才能減低正常工作時(shí)的漏電流。
另一個(gè)二極管串接電路30的問題在于正常工作時(shí)的漏電流會隨著溫度的升高而增大，而這樣的溫度效應(yīng)可以從第4式中看出。在第4式中，VD的溫度系數(shù)是負(fù)的，因?yàn)閚Eg0/q(＝1.206V)大于室溫狀態(tài)下的VD(當(dāng)順向電流為1~10μA時(shí)，大約為0.55~0.65V)。所以在高溫時(shí)，便必須要有更多的PN結(jié)二極管串接，才能達(dá)到相同的阻塞電壓。
已經(jīng)有許多種解決二極管串接電路30的漏電流問題的方法，在此列舉出三種現(xiàn)有技術(shù)，分別稱為包覆式二極管串接電路(cladded diodestring)40、推舉式二極管串接電路(boosted diode string)42以及懸臂式二極管串接電路(cantilever diode string)44，如圖3A至圖3C所示。
阻塞電壓并沒有與串接的PN結(jié)二極管的數(shù)目成正比的原因在于，越靠近低電源線VSS 22的PN結(jié)二極管所接收到的電流越小，所以提供的偏壓也就跟著變小。因此，把電流直接引導(dǎo)到較靠近低電源線VSS22的PN結(jié)二極管便可以提高阻塞電壓，而包覆式二極管串接電路40，如圖3A所示，便是這種想法的一種實(shí)施例。M1和M2是兩個(gè)串聯(lián)的pMOS晶體管，當(dāng)作兩個(gè)串聯(lián)的電阻，用以將高電源線VDD 18的電流直接引導(dǎo)到較靠近低電源線VSS 22的PN結(jié)二極管。M1和M2的柵極都以一個(gè)M3的nMOS二極管耦合到低電源線VSS 22，確保M1和M2都能工作在三極區(qū)(triode region)而當(dāng)作電阻。
如圖3B所示，推舉式二極管串接電路42也是使用和包覆式二極管串接電路40一樣的概念。推舉式二極管串接電路42以一M3的nMOS晶體管，將高電源線VDD 18的電流直接引導(dǎo)到較靠近低電源線VSS 22的PN結(jié)二極管。而M3的柵極則是以兩個(gè)串聯(lián)的pMOS二極管，M1以及M2，所形成的分壓作為偏壓。常溫時(shí)，M3是偏壓在關(guān)閉的狀態(tài)，當(dāng)高溫時(shí)，M3的源極電壓會因?yàn)镻N結(jié)二極管的偏壓減少而下降，所以M3會少許的開啟，引導(dǎo)高電源線VDD 18的電流至M3的源極后的PN結(jié)二極管，藉以提高PN結(jié)二極管的偏壓。所以推舉式二極管串接電路42的阻塞電壓會較為穩(wěn)定。
懸臂式二極管串接電路44，如圖3C所示，也使用了和包覆式二極管串接電路40大約相同的概念。但是，懸臂式二極管串接電路44主要是加上了一個(gè)以pMOS晶體管構(gòu)成的M1作為開關(guān)，M1僅僅于ESD事件發(fā)生時(shí)才開啟，在正常工作時(shí)則關(guān)閉掉。所以正常工作時(shí)，不論工作環(huán)境溫度是多少，PN結(jié)二極管到低電源線VSS 22的路徑是被斷開的。而為了辨別ESD事件與正常工作狀況，以一個(gè)pMOS構(gòu)成的M2與一個(gè)電容C串接的所形成RC電路則提供M1的柵極電壓，當(dāng)高電源線VDD 18發(fā)生ESD事件時(shí)，M1的柵極電壓上升的較高電源線VDD 18慢，所以觸發(fā)了M1并開啟了PN結(jié)二極管到低電源線VSS 22的路徑。
然而，圖2B、3A、3B以及圖3C中的電路都是架構(gòu)在一個(gè)n型井和其內(nèi)的p型摻雜區(qū)所形成的一PN結(jié)二極管，因此，都難以避免掉寄生的pnp晶體管的電流增益β值太大的問題。只要寄生的pnp晶體管的電流增益β值太大，就算是有再多的輔助電路來將電流引導(dǎo)到較靠近低電源線VSS 22，也是枉然。
有鑒于此，本發(fā)明的目的，在于提供一種低漏電流的ESD防護(hù)電路。本發(fā)明能夠大福的降低寄生的晶體管的電流增益β，所以可以大幅的降低漏電流。
本發(fā)明的目的可以通過以下措施來達(dá)到一種低漏電流的靜電放電防護(hù)電路，適用于一高電源線以及一低電源線之間，該靜電放電防護(hù)電路包含有一二極管串接電路，以包含至少一個(gè)肖特基二極管的多個(gè)二極管順向串接所構(gòu)成，其包含有一正極以及一負(fù)極，分別耦合于該高電源線與該低電源線。
一種低漏電流的靜電放電防護(hù)電路，適用于一高電源線以及一低電源線之間，該靜電放電防護(hù)電路包含有一第一型基底；多數(shù)的第二型井，設(shè)于該第一型基底的表面，每一第二型井中包含有一金屬與該第二型井所形成的結(jié)所構(gòu)成的肖特基二極管；以及多數(shù)的連接電路，用以使該多數(shù)的肖特基二極管順向串接以形成一含有一正極以及一負(fù)極的二極管串接電路；其中，該正極與該負(fù)極是分別耦合于該高電源與該低電源線。
本發(fā)明相比現(xiàn)有技術(shù)具有如下優(yōu)點(diǎn)根據(jù)上述的目的，本發(fā)明提出一種靜電放電防護(hù)電路，適用于一高電源線(relatively-high power rail)以及一低電源線(relatively-low power rail)之間。該靜電放電防護(hù)電路包含有一二極管串接(diode string)電路。該二極管串接(diode string)電路以包括至少一個(gè)肖特基(schottky diode)二極管的數(shù)個(gè)二極管順向串接所構(gòu)成，其包含有一正極以及一負(fù)極，分別耦合于該高電源線與該低電源線。
本發(fā)明另提供一種靜電放電防護(hù)電路，適用于一高電源線(relatively-high power rail)以及一低電源線(relatively-lowpower rail)之間，該靜電放電防護(hù)電路包含有一第一型基底、復(fù)數(shù)的第二型井以及復(fù)數(shù)的連接電路。該復(fù)數(shù)的第二型井設(shè)于該第一型基底的表面，每一第二型井中包含有一金屬與該第二型井所形成的結(jié)所構(gòu)成的肖特基二極管。復(fù)數(shù)的連接電路用以使該復(fù)數(shù)的肖特基二極管順向串接以形成一含有一正極以及一負(fù)極的二極管串接電路。其中，該正極與該負(fù)極是分別耦合于該高電源與該低電源線。
本發(fā)明的優(yōu)點(diǎn)在于正常工作時(shí)，本發(fā)明的ESD防護(hù)電路的漏電流很小。因?yàn)楸景l(fā)明的ESD防護(hù)電路中的二極管是以肖特基二極管所構(gòu)成，而肖特基二極管和第一型基底所形成的寄生的雙極性晶體管的電流增益β會非常的小，因此，電流比較不會流經(jīng)第一型基底而到低電源線，所以本發(fā)明的ESD防護(hù)電路的漏電流很小。
為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉一較佳實(shí)施例，并配合附圖，作詳細(xì)說明如下圖1為一種ESD事件時(shí)，對內(nèi)部電路損傷的原因，以及，加入電源線間的ESD保護(hù)電路后的保護(hù)原理的示意圖；圖2A與圖2B分別為現(xiàn)有的一種純粹以一二極管串接電路構(gòu)成的ESD保護(hù)電路的電路示意圖以及芯片剖面圖；圖2C為圖2B的等效電路圖；圖3A、圖3B以及圖3C分別為現(xiàn)有的包覆式二極管串接電路、推舉式二極管串接電路以及懸臂式二極管串接電路的電路示意圖；圖4A為本發(fā)明的靜電放電保護(hù)電路的電路示意圖；圖4B為實(shí)施圖4A的電路的芯片剖面示意圖；圖5A為一pnp晶體管的于射基結(jié)正向偏壓正向偏壓而集基結(jié)反向偏壓時(shí)的各項(xiàng)電流成分圖；圖5B為本發(fā)明中Al-n-p晶體管的于射基結(jié)正向偏壓而集基結(jié)反向偏壓時(shí)的各項(xiàng)電流成分圖；以及圖6A至圖6C為本發(fā)明運(yùn)用于包覆式二極管串接電路、推舉式二極管串接電路以及懸臂式二極管串接電路的電路示意圖。
符號說明50靜電放電防護(hù)電路52高電源線VDD54低電源線VSS 56正極58負(fù)極60p型基底62n型井 66金屬
68n型摻雜區(qū)請參閱圖4A，圖4A為本發(fā)明的靜電放電保護(hù)電路的電路示意圖。本發(fā)明提供一種靜電放電防護(hù)電路50，適用于一高電源線VDD 52以及一低電源線VSS 54間。靜電放電防護(hù)電路50包含有一二極管串接(diode string)電路，以至少一個(gè)肖特基(schottky diode)二極管，如圖4A中的D1至Dn，順向串接所構(gòu)成。二極管串接電路包含有一正極56以及一負(fù)極58，于靜電放電事件時(shí)，分別耦合于高電源線VDD 52與低電源線VSS 54。
請參閱圖4B，圖4B為實(shí)施圖4A的電路的芯片剖面示意圖。為了能夠制作于半導(dǎo)體芯片上，本發(fā)明另提供了的一個(gè)制作于半導(dǎo)體芯片上的靜電保護(hù)電路，如第4B所示。靜電放電防護(hù)電路包含有一p型基底60、復(fù)數(shù)的n型井62以及復(fù)數(shù)的連接電路64。復(fù)數(shù)的n型井62設(shè)于p型基底60的表面，每一n型井62中包含有一金屬66與n型井62所形成的結(jié)所構(gòu)成的肖特基二極管(D1至Dn)。每一n型井62中也包含了一n型摻雜區(qū)(n-type-doped region)68，以作為每一n型井62的電連接。復(fù)數(shù)的連接電路64用以使復(fù)數(shù)的肖特基二極管(D1至Dn)順向串接以形成一含有一正極56以及一負(fù)極58的二極管串接電路。其中，于一靜電放電事件時(shí)，正極56與負(fù)極58是分別耦合于高電源線VDD 52與低電源線VSS 54。
金屬66可以由許多種類的金屬所構(gòu)成。然而，最普遍的材料就是鋁。硅和鋁可以形成一個(gè)鋁硅接面，因?yàn)楣瘮?shù)(work function)的不同，只要控制硅中摻雜的雜質(zhì)濃度便可以使硅鋁接面形成歐姆接觸或是肖特基接觸。一般而言，鋁和輕摻雜的(lightly-doped)n型硅，譬如說n型井，所形成的接面會形成肖特基接觸，具有整流作用，所以又稱為肖特基二極管。至于，鋁和輕摻雜的p型硅、輕摻雜的n型硅或是重?fù)诫s的n型硅所形成的接面都會形成歐姆接觸。
相較于現(xiàn)有的靜電放電保護(hù)電路，現(xiàn)有的靜電放電保護(hù)電路將產(chǎn)生一由一p型摻雜區(qū)36、一n型井34以及一p型基底38所形成的寄生的pnp晶體管，如圖2B所示。而相對的，本發(fā)明的靜電放電保護(hù)電路將產(chǎn)生一由一金屬66、一n型井62以及一p型基底60所形成的寄生的Al-n-p晶體管，如圖4B所示。于正常工作時(shí)，高電源線VDD 52接一個(gè)高電位，而低電源線VSS 54接地。所以，不論是先前技術(shù)的pnp晶體管或是本發(fā)明的Al-n-p晶體管，射基結(jié)均呈現(xiàn)正向偏壓且集基結(jié)均呈現(xiàn)反向偏壓。請參閱圖5A，圖5A為一pnp晶體管的于射基結(jié)正向偏壓而集基結(jié)反向偏壓時(shí)的各項(xiàng)電流成分圖。由基本的電子學(xué)中可以得知，一般的pn結(jié)的導(dǎo)通是利用微量載流子(minority carrier)的擴(kuò)散來達(dá)成的。因此，當(dāng)pnp晶體管呈現(xiàn)如圖5A的偏壓時(shí)，大量的于射極(emitter)的空穴會擴(kuò)散到基極(base)，如圖上的IhEB的電流所示。如果IhEB中的空穴沒有被基極的給復(fù)合(recombined)，則會由集極(collector)所收集，如圖上的IhBC的電流所示。而IhB表示被復(fù)合的空穴所產(chǎn)生的電流，IeEB與IeBC則表示由基極的電子在偏壓下分別對射極與集極所產(chǎn)生的電流。在正常的工作偏壓下，IeEB與IeBC可以忽略，而IhB很小。而pnp晶體管的電流增益βpnp定義如下βpnp≡Ic/IB～I(xiàn)hBC/IhB----------(5)由圖5A中可知，如果基極(也就是圖2B中的n型井)越薄，則βpnp將會越來越大，甚至大于1。再請參閱圖5B，圖5B為本發(fā)明中Al-n-p晶體管的于射基結(jié)正向偏壓而集基結(jié)反向偏壓時(shí)的各項(xiàng)電流成分圖。由基本電子學(xué)中可知，因?yàn)榻饘賰?nèi)的空穴幾乎可以說沒有，所以肖特基結(jié)的導(dǎo)通是利用主要載流子(majority carrier)的流動來達(dá)成的。由圖5B中可知，空穴移動所造成的電流IhEB、IhBC以及IhB都會相當(dāng)?shù)男。嫦蚱珘合禄鶚O到集極的電子電流IeBC也會很小，唯有正向偏壓下基極到射極的電子電流IeEB會很大。所以Al-n-p晶體管的電流增益βAl-n-p的表示如下βAl-n-p≡Ic/IB＝(-IhBC+IeBC)/(-IhB-IeEB-IeBC)～(IhBC-IeBC)/IeEB----------(6)由公式(6)可知，βAl-n-p是由兩個(gè)很小的電流除以一個(gè)很大的順向電流而產(chǎn)生，所以βAl-n-p將會很接近零，也就是說，Al-n-p晶體管幾乎沒有電流增益。同樣的證明，也可由A.Y.C.Yu and E.H.Snow，”Minority Carrier Injection of Metal Silicon Contacts，”Solid State Electron，12 155(1969)中得知，由鋁/n型井/p型基底所構(gòu)成的Al-n-p晶體管的|Ic/IE|的最大值約為10-5；然而，一般pnp晶體管的|Ic/IE|的最大值約為1。所以可以發(fā)現(xiàn)本發(fā)明以肖特基二極管取代了現(xiàn)有技術(shù)的pn二極管將可以大幅的降低了電流增益β。因此，電流不會流經(jīng)p型基底而到低電源線Vss，造成了本發(fā)明的ESD防護(hù)電路在正常的工作狀態(tài)下的漏電流會變的很小很小。而且，肖特基二極管的起始電壓也比pn二極管來的大，所以，要達(dá)到相同的阻塞電壓(block voltage)，串聯(lián)的肖特基二極管的數(shù)量可以比pn二極管所需的數(shù)量少，因此，又可以節(jié)省靜電保護(hù)電路所消耗的芯片面積。也就是說，本發(fā)明有兩個(gè)好處，漏電流小以及節(jié)省面積。
本發(fā)明的精神在于以肖特基二極管取代現(xiàn)有的二極管串接(diodestring)電路中的pn二極管。而不論是純的二極管串接電路、包覆式二極管串接電路、推舉式二極管串接電路或懸臂式二極管串接電路等都可以運(yùn)用本發(fā)明的方法加以改良，如圖6A至圖6C所示。
本發(fā)明雖以一較佳實(shí)施例揭露如上，然其并非用以限定本發(fā)明，任何熟習(xí)此項(xiàng)技藝者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可做少許的更動與潤飾，因此本發(fā)明的保護(hù)范圍當(dāng)視所附的權(quán)利要求保護(hù)范圍為準(zhǔn)。
權(quán)利要求
1.一種低漏電流的靜電放電防護(hù)電路，其特征是適用于一高電源線以及一低電源線之間，該靜電放電防護(hù)電路包含有一二極管串接電路，以包含至少一個(gè)肖特基二極管的多個(gè)二極管順向串接所構(gòu)成，其包含有一正極以及一負(fù)極，分別耦合于該高電源線與該低電源線。
2.如權(quán)利要求1所述的低漏電流的靜電放電防護(hù)電路，其特征是其中每一肖特基二極管是以一鋁硅結(jié)所構(gòu)成。
3.如權(quán)利要求1所述的低漏電流的靜電放電防護(hù)電路，其特征是其中每一肖特基二極管是以一鋁與n型井所形成的結(jié)所構(gòu)成。
4.一種低漏電流的靜電放電防護(hù)電路，其特征是適用于一高電源線以及一低電源線之間，該靜電放電防護(hù)電路包含有一第一型基底；多數(shù)的第二型井，設(shè)于該第一型基底的表面，每一第二型井中包含有一金屬與該第二型井所形成的結(jié)所構(gòu)成的肖特基二極管；以及多數(shù)的連接電路，用以使該多數(shù)的肖特基二極管順向串接以形成一含有一正極以及一負(fù)極的二極管串接電路；其中，該正極與該負(fù)極是分別耦合于該高電源與該低電源線。
5.如權(quán)利要求4所述的低漏電流的靜電放電防護(hù)電路，其特征是其中，該第一型基底是為一P型基底。
6.如權(quán)利要求4所述的低漏電流的靜電放電防護(hù)電路，其特征是其中，每一第二型井是為一n型井。
7.如權(quán)利要求4所述的低漏電流的靜電放電防護(hù)電路，其特征是其中，每一第二型井另包含有一第二型摻雜區(qū)，以作為每一第二型井的電連接；
8.如權(quán)利要求4所述的低漏電流的靜電放電防護(hù)電路，其特征是其中，該金屬是以鋁所構(gòu)成。
全文摘要
本發(fā)明提供一種靜電放電防護(hù)電路,適用于一高電源線以及一低電源線之間。該靜電放電防護(hù)電路包含有一二極管串接(diode string)電路。二極管串接電路以至少一個(gè)肖特基(schottky diode)二極管順向串接所構(gòu)成,其包含有一正極以及一負(fù)極,于靜電放電事件時(shí),分別耦合于該高電源線與該低電源線。本發(fā)明的靜電放電防護(hù)電路能降低正常工作時(shí)的漏電流,同時(shí)又可以節(jié)省芯片的消耗面積。
文檔編號H01L23/60GK1378282SQ0111040
公開日2002年11月6日 申請日期2001年4月2日 優(yōu)先權(quán)日2001年4月2日
發(fā)明者陳偉梵 申請人:華邦電子股份有限公司