專利名稱：半導(dǎo)體裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及包括異型接合型MIS晶體管的半導(dǎo)體裝置，尤其涉及維持了動(dòng)作速度且實(shí)現(xiàn)了低電壓化的半導(dǎo)體裝置。
背景技術(shù)：
近年來(lái)，廣泛使用由電池驅(qū)動(dòng)進(jìn)行的便攜信息終端裝置。這種裝置中，為延長(zhǎng)電池壽命，強(qiáng)烈希望維持高速動(dòng)作性且降低電源電壓。
這里，由互補(bǔ)型MIS器件(cMIS器件)所構(gòu)成的電路的消耗功率(P load)主要通過(guò)負(fù)載的充放電產(chǎn)生，而由下式(1)表示。
P load＝f·C load·VDD2(1)這里，f是負(fù)載的驅(qū)動(dòng)頻率，C load是負(fù)載電容，VDD是電源電壓。由上式(1)，可以明白降低電源電壓VDD對(duì)于低消耗功率化是非常有效的。但是，通常，若降低電源電壓，MIS晶體管的動(dòng)作速度也降低了。因此，要求維持MIS晶體管的高速動(dòng)作性，且同時(shí)實(shí)現(xiàn)電源電壓的低電壓化。
MIS晶體管中，為了在低的電源電壓下確保高打開(kāi)電流，且實(shí)現(xiàn)高速動(dòng)作(即，高驅(qū)動(dòng)力)，雖然降低MIS晶體管的門(mén)限值電壓是有效的，但是通常若降低門(mén)限值電壓，則亞閾值(subthreshold)的泄漏電流呈指數(shù)函數(shù)增加。在包括cMIS器件的電路中，由于待機(jī)時(shí)沒(méi)有因負(fù)載的充放電產(chǎn)生的消耗功率，所以芯片的消耗功率中由亞閾值的泄漏電流產(chǎn)生的功率消耗的比率變大。作為減小這種待機(jī)時(shí)的亞閾值的泄漏電流的技術(shù)，例如有如文獻(xiàn)1(T.Kuroda et.Al.，“A 0.9V，150-MHz，10-mW，4mm2，2-D Discrete Cosine Transform Core Processor withVariable Threshold-Voltage(VT)Scheme，”IEEE J.Solid-State Circuits，vol.31，1996，p.1770.)所記載的，有根據(jù)基板偏壓的變化來(lái)控制門(mén)限值電壓的VTMIS器件(Variable Threshold-Voltage MIS器件)。在VTMIS器件中，動(dòng)作時(shí)通過(guò)減弱施加基板偏壓、降低MIS晶體管的門(mén)限值電壓，而確保高速運(yùn)動(dòng)，另一方面，在待機(jī)時(shí)，通過(guò)增強(qiáng)施加基板偏壓，提高M(jìn)IS晶體管的門(mén)限值電壓而抑制泄漏電流。另外，同樣，文獻(xiàn)2(特開(kāi)2000-260991號(hào)公報(bào)的段落0004～0007)中記載了要通過(guò)基板偏壓的變化來(lái)控制門(mén)限值電壓的MOS晶體管。
但是，這種VTMIS器件中，存在下面的問(wèn)題。
為實(shí)現(xiàn)MIS晶體管的動(dòng)作時(shí)的高速動(dòng)作和待機(jī)時(shí)的低泄漏電流，必須根據(jù)基板偏壓的變化來(lái)大大偏移MIS晶體管的門(mén)限值電壓。但是，今后，若電源電壓更加低電壓化，得到MIS晶體管的門(mén)限值電壓的大大偏移是困難的。即，由下式(2)表示由基板偏壓變化(ΔVbs)產(chǎn)生的門(mén)限值電壓的變化(ΔVth)。
ΔVth＝γ·ΔVbs(2)這里，γ是基板的偏壓系數(shù)。
但是，如文獻(xiàn)3(T.Hiramoto et.Al.，“Low Power and Low VoltageMOSFETs with Variable Threshold Voltage Controlled by Back-Bias，”IEICE Trans.Electron.，vol.E83-C，2000，p.161)所記載的，門(mén)限值電壓Vth的降低和基板偏壓系數(shù)γ的提高為折衷關(guān)系，在門(mén)限值電壓Vth低的MIS晶體管中，基板偏壓系數(shù)γ也減小了。因此，為了低電壓化MIS晶體管的電源電壓且得到高速動(dòng)作(即，高驅(qū)動(dòng)力)，若降低動(dòng)作時(shí)的門(mén)限值電壓Vth，隨之基板系數(shù)γ也減少，所以從式(2)可看出，門(mén)限值電壓Vth的變化量ΔVth減小。即，即使在MIS晶體管的待機(jī)時(shí)施加強(qiáng)的基板偏壓，待機(jī)時(shí)的門(mén)限值電壓Vth動(dòng)作時(shí)的變化量ΔVth不充分大。結(jié)果，有充分抑制MIS晶體管的亞閾值的泄漏電流困難的危險(xiǎn)。
另外，文獻(xiàn)4(特開(kāi)2001-210831號(hào)公報(bào))中公開(kāi)了減小門(mén)限值電壓、動(dòng)作電壓范圍寬的MIS晶體管。

發(fā)明內(nèi)容
本發(fā)明的目的是提供一種半導(dǎo)體裝置，通過(guò)尋求用于邊降低MIS晶體管的門(mén)限值電壓，邊充分大地確保偏壓系數(shù)γ用的手段，確保晶體管的高速動(dòng)作，并實(shí)現(xiàn)低關(guān)閉泄漏電流。
并且，為實(shí)現(xiàn)這些目的，本發(fā)明的半導(dǎo)體裝置，包括半導(dǎo)體層；柵極絕緣膜，設(shè)置在所述半導(dǎo)體層上；柵極電極，設(shè)置在所述柵極絕緣膜上；第一導(dǎo)電型的源極區(qū)域和漏極區(qū)域，在所述半導(dǎo)體層中俯視來(lái)看設(shè)置在所述柵極電極的兩側(cè)；所述半導(dǎo)體層中在所述源極區(qū)域和所述漏極區(qū)域之間，從其與所述柵極絕緣膜的界面向下依次設(shè)置的間隙層、溝道區(qū)域和第二導(dǎo)電型的溝道下方區(qū)域；偏壓電極部件，用于向所述溝道下方區(qū)域施加電壓。所述溝道區(qū)域由第一半導(dǎo)體構(gòu)成；所述間隙層和溝道下方區(qū)域分別由帶隙比所述第一半導(dǎo)體大的第二半導(dǎo)體和第三半導(dǎo)體構(gòu)成；與所述柵極電極相獨(dú)立且可施加電壓地設(shè)置所述偏壓電極部件。
施加給所述偏壓電極部件的電壓優(yōu)選為0V時(shí)的門(mén)限值電壓的絕對(duì)值為0.2V以下。
另外，所述溝道下方區(qū)域的不純物濃度優(yōu)選為1×1018cm-3以上。
另外，優(yōu)選施加給所述偏壓電極部件的電壓為0V左右時(shí)的門(mén)限值電壓相對(duì)施加電壓的變化的變化率的絕對(duì)值是0.45以上。
優(yōu)選為，在向所述偏壓電極部件施加分別沿順?lè)较蚝头捶较蚱盟雎O區(qū)域或源極區(qū)域和所述間隙層、溝道區(qū)域和溝道下方區(qū)域之間形成的結(jié)的順偏壓電壓和反偏壓電壓的情況下，門(mén)限值電壓對(duì)于順偏壓電壓施加時(shí)的施加電壓的變化的變化率相對(duì)門(mén)限值電壓對(duì)于反偏壓施加時(shí)的施加電壓的變化的變化率的比是1.3以上。
優(yōu)選為，門(mén)限值電壓對(duì)于順偏壓電壓施加時(shí)的施加電壓的變化的變化率相對(duì)門(mén)限值電壓對(duì)于上述反偏壓電壓施加時(shí)的施加電壓的變化的的變化率的比是1.318以上。
另外，所述間隙層的厚度優(yōu)選是1nm以上10nm以下。
所述第一半導(dǎo)體也可以是包含SiGe來(lái)作為主成份的半導(dǎo)體，所述第二半導(dǎo)體和第三半導(dǎo)體由Si構(gòu)成。
另外，所述源極區(qū)域和漏極區(qū)域具有p型導(dǎo)電性，在預(yù)定條件下也可在所述溝道區(qū)域上形成p溝道。
另外，所述第一半導(dǎo)體也可以是包含SiGeC來(lái)作為主成份的半導(dǎo)體，所述第二半導(dǎo)體和第三半導(dǎo)體也可以由Si構(gòu)成。
另外，所述源極區(qū)域和漏極區(qū)域具有n型的導(dǎo)電性，在預(yù)定條件下也可在所述溝道區(qū)域下形成n溝道。
另外，在所述溝道下方區(qū)域上也可以摻雜硼。
另外，在所述半導(dǎo)體的下方也可以設(shè)置絕緣體層。
另外，包括由權(quán)利要求1所述的半導(dǎo)體裝置構(gòu)成的第一半導(dǎo)體裝置和第二半導(dǎo)體裝置；在所述第一半導(dǎo)體裝置中所述源極區(qū)域和漏極區(qū)域具有p型的導(dǎo)電性，同時(shí)，在所述溝道區(qū)域在預(yù)定條件下形成p溝道；在所述第二半導(dǎo)體裝置中所述源極區(qū)域和漏極區(qū)域具有n型導(dǎo)電性，同時(shí)，在所述溝道區(qū)域在預(yù)定條件下形成n溝道。
另外，在所述第一半導(dǎo)體裝置和所述第二半導(dǎo)體裝置中，所述第一半導(dǎo)體也可以是包含SiGeC來(lái)作為主成份的半導(dǎo)體，所述第二半導(dǎo)體和第三半導(dǎo)體由Si構(gòu)成。
在參照附圖的情況下，可以從下面的優(yōu)選實(shí)施方式的細(xì)節(jié)中明白本發(fā)明的上述目的、其他目的、特征和優(yōu)點(diǎn)。


圖1(a)，(b)是將本發(fā)明的第一實(shí)施方式的SiGe層用于溝道的異型接合型的pHVTMISFET的截面圖和平面圖；圖2(a)，(b)，(c)是通過(guò)圖1(a)，(b)的pHVTMISFET的柵極電極、柵極絕緣膜、Si間隙層、SiGe溝道區(qū)域24、n-Si層和Si主體區(qū)域的截面的能帶圖，圖2(a)是嵌入狀態(tài)的能帶圖，圖2(b)是柵極偏壓施加時(shí)(動(dòng)作時(shí))的能帶圖，圖2(c)是沒(méi)有施加?xùn)艠O偏壓時(shí)(待機(jī)時(shí))的能帶圖；圖3(a)，(b)是表示pVTMISFET的價(jià)電子帶端的電勢(shì)的模擬結(jié)果的圖，圖3(a)是表示現(xiàn)有的Si-pVTMISFET的模擬結(jié)果的圖，圖3(b)是表示本發(fā)明的SiGe-pHVTMISFET的模擬結(jié)果的圖；圖4是表示Si-pVTMISFET與SiGe-pHVTMISFET的溝道電勢(shì)的基板偏壓依賴性的模擬結(jié)果的圖；圖5是比較Si-pVTMISFET和SiGe-pHVTMISFET的Vg-Id特性的示意圖；圖6(a)，(b)是表示Si-pVTMISFET和SiGe-pHVTMISFET的Vg-Id特性的變化的示意圖；圖7是比較Si-pVTMISFET和SiGe-pHVTMISFET的低電場(chǎng)下的空穴的有效移動(dòng)度的示意圖；圖8(a)，(b)是表示現(xiàn)有的Si-pVTMISFET的Vg-Id特性的圖，圖8(a)是主體區(qū)域的不純物濃度是2×1017cm-3情況下的圖；圖8(b)是主體區(qū)域的不純物濃度是5×1017cm-3情況下的圖；圖9(a)～(c)是表示本發(fā)明的SiGe-pHVTMISFET的Vg-Id特性的圖，圖9(a)是主體區(qū)域的不純物濃度是2×1017cm-3情況下的圖，圖9(b)是主體區(qū)域的不純物濃度是5×1017cm-3情況下的圖，圖9(c)是主體區(qū)域的不純物濃度是1×1018cm-3情況下的圖；圖10是表示Si-pVTMISFET和SiGe-pHVTMISFET的門(mén)限值電壓的基板偏壓依賴性的圖；圖11(a)，(b)是將基板偏壓作為參數(shù)表示現(xiàn)有的Si-pVTMISFET和本發(fā)明的SiGe-pHVTMISFET的門(mén)限值電壓彼此一致時(shí)的Vg-Id特性的圖；圖11(a)是現(xiàn)有的Si-pVTMISFET的Vg-Id特性的圖，圖11(b)是本發(fā)明的SiGe-pHVTMISFET的Vg-Id特性的圖；圖12是將圖11所示的Si-pVTMISFET和SiGe-pHVTMISFET的Vg-Id特性作為Ion-Ioff特性來(lái)表示的圖；圖13(a)，(b)，(c)是表示本發(fā)明的第二實(shí)施方式的cHVTMIS器件的構(gòu)成的圖，圖13(a)是表示本實(shí)施方式的cHVTMIS器件的構(gòu)造的截面圖，圖13(b)是表示pHVTMISFET的柵極偏壓施加時(shí)(動(dòng)作時(shí))的帶狀態(tài)的能帶圖，圖13(c)是表示nHVTMISFET的柵極偏壓施加時(shí)(動(dòng)作時(shí))的帶狀態(tài)的能帶圖；圖14(a)，(b)，(c)是表示本實(shí)施方式的cHVTMIS器件的構(gòu)成的圖，圖14(a)是表示本實(shí)施方式的cHVTMIS器件的構(gòu)造的截面圖，圖14(b)是表示pHVTMISFET的柵極偏壓施加時(shí)(動(dòng)作時(shí))的帶狀態(tài)的能帶圖，圖14(c)是表示nHVTMISFET的柵極偏壓施加時(shí)(動(dòng)作時(shí))的帶狀態(tài)的能帶圖；圖15是表示向第三實(shí)施方式的nHVTMISFET和pHVTMISFET施加基板偏壓Vbs用的電路構(gòu)成的框圖；圖16是表示相互電導(dǎo)的變化相對(duì)柵極電壓和門(mén)限值電壓的差電壓的變化的圖；
圖17是表示圖10的各塊的數(shù)值、基板偏壓系數(shù)和順偏壓時(shí)的基板偏壓系數(shù)相對(duì)反偏壓施的基板偏壓系數(shù)的比的表。
具體實(shí)施例方式
本發(fā)明中，通過(guò)將由異型接合部中產(chǎn)生的帶的不連續(xù)而形成的異型障壁用于溝道區(qū)域，而同時(shí)實(shí)現(xiàn)門(mén)限值電壓Vth的降低和基板偏壓系數(shù)γ的增大，由此，實(shí)現(xiàn)了VTMIS器件的高驅(qū)動(dòng)力化·低功率消耗化。下面，參照附圖依次說(shuō)明本發(fā)明的實(shí)施方式。
(第一實(shí)施方式)圖1(a)，(b)是將本發(fā)明的第一實(shí)施方式的SiGe層用于溝道的異型接合型的p溝道VTMIS晶體管(下面，稱為pHVTMISFET)的截面圖和平面圖。
如圖1(a)，(b)所示，本實(shí)施方式的pHVTMISFET包括p型的Si基板10、在Si基板10上通過(guò)UHV-CVD法外延生長(zhǎng)的厚度約10nm的Si緩沖層13、在Si緩沖層13上通過(guò)UHV-CVD法外延生長(zhǎng)的厚度約15nm的SiGe膜14(Ge占有率為30％)和在SiGe膜14上通過(guò)UHV-CVD法外延生長(zhǎng)的厚度約5nm的Si間隙層15。
進(jìn)一步，pHVTMISFET包括在Si間隙層15上設(shè)置的由硅氧化膜形成的厚度約6nm的柵極絕緣膜16和在柵極絕緣膜16上設(shè)置的柵極電極17。柵極電極17通過(guò)摻雜不純物而提供了導(dǎo)電性的多晶硅構(gòu)成。并且，Si緩沖層13、SiGe膜14和Si間隙層15中從俯視來(lái)看位于柵極電極17的兩側(cè)的區(qū)域上分別設(shè)置包含高濃度的p型不純物的源極區(qū)域20a和漏極區(qū)域20b，通過(guò)元件分離區(qū)域30包圍源極區(qū)域20a和漏極區(qū)域20b。另外，Si基板10中源極區(qū)域20a和漏極區(qū)域20b之間的區(qū)域?yàn)榘琻型不純物的Si主體區(qū)域22，Si緩沖層13中位于Si主體區(qū)域22的正上方的區(qū)域?yàn)榘蜐舛鹊膎型不純物的n-Si區(qū)域23。并且，SiGe膜14中源極區(qū)域20a和漏極區(qū)域20b之間的區(qū)域?yàn)榘^低濃度的n型不純物的SiGe溝道區(qū)域24，Si間隙層15中位于柵極絕緣膜16的正下方的區(qū)域?yàn)榘蜐舛鹊膎型不純物的Si間隙區(qū)域25。另外，這里，雖然將Si主體區(qū)域22、Si區(qū)域23、SiGe溝道區(qū)域24和Si間隙區(qū)域25都說(shuō)明為包含n型不純物，但是，至少可以在位于溝道的下方的Si主體區(qū)域22和Si區(qū)域23中含有n型不純物，不需要必須在SiGe溝道區(qū)域24和Si間隙區(qū)域25中含有n型不純物。
另外，設(shè)置連接?xùn)艠O電極17和其上方的布線的柵極接觸器35、電連接源極區(qū)域20a和其上方的布線的源極接觸器26、電連接漏極區(qū)域20b和其上方的布線的漏極接觸器26b、和電連接Si主體區(qū)域22和其上方的布線的作為導(dǎo)體部件的主體接觸器27。該主體接觸器27是與柵極電極17等的其他電極獨(dú)立且將偏壓(電壓)施加到Si主體區(qū)域22用的導(dǎo)體部件(偏壓電極部件)。另外，柵極電極17的溝道長(zhǎng)度約為0.3um。
即，本實(shí)施方式的pHVTMISFET構(gòu)成為可通過(guò)施加給柵極電極17的電壓(柵極電壓Vg)和經(jīng)主體接觸器27施加給主體區(qū)域22的電壓(基板偏壓Vbs)，調(diào)整通過(guò)柵極電極17、柵極絕緣膜16、Si間隙層25、SiGe溝道區(qū)域24、n-Si層23和Si主體區(qū)域22的截面的能帶狀態(tài)。
接著，說(shuō)明如上這樣構(gòu)成的pHVTMISFET的動(dòng)作。
通常，p溝道型MISFET中，向主體區(qū)域(本實(shí)施方式中Si主體區(qū)域22)施加的負(fù)電壓為在源極區(qū)域(本實(shí)施方式中為源極區(qū)域20a)和主體區(qū)域間形成的pn結(jié)的順?lè)较?下面，僅稱為順?lè)较?的基板偏壓(門(mén)限值電壓降低方向的偏壓)。施加給主體區(qū)域的正的電壓是在源極區(qū)域和主體區(qū)域間形成的pn結(jié)的反方向(下面，僅稱為反方向)的基板偏壓(門(mén)限值升高的方向的偏壓)。n溝道型MISFET中，施加給主體區(qū)域的正的電壓是順?lè)较虻幕迤珘?，?fù)的電壓是反方向的基板偏壓。因此，p溝道型MISFET中，向主體區(qū)域施加正的電壓時(shí)，電壓值越大，反方向的基板偏壓越大，將負(fù)的電壓施加給主體區(qū)域時(shí)，電壓的絕對(duì)值越大，順?lè)较虻幕迤珘涸酱?。另一方面，n溝道型MISFET中，向主體區(qū)域施加負(fù)的電壓時(shí)，電壓的絕對(duì)值越大，反方向的基板偏壓越大，將正的電壓施加給主體區(qū)域時(shí)，電壓值越大，順?lè)较虻幕迤珘涸酱蟆?br> 并且，本實(shí)施方式中，通過(guò)圖15所示的基板偏壓控制電路50，向異型接合型的n溝道VTMIS晶體管(下面，稱為nHVTMISFET)的p阱(well)(p主體區(qū)域)經(jīng)圖1(b)的主體接觸器27，施加基板偏壓Vbs，使得動(dòng)作時(shí)降低門(mén)限值電壓，待機(jī)時(shí)提高門(mén)限值電壓。施加了基板偏壓Vbs的區(qū)域可以是溝道區(qū)域的下方，是被稱為阱和主體區(qū)域等的區(qū)域。該區(qū)域在n溝道型晶體管中為p型區(qū)域，在p溝道型晶體管中為n型區(qū)域。
圖2(a)，(b)，(c)是通過(guò)圖1(a)，(b)的pHVTMISFET的柵極電極17、柵極絕緣膜16、Si間隙層25、SiGe溝道區(qū)域24、n-Si層23和Si主體區(qū)域22的截面的能帶圖，圖2(a)是嵌入(build in)狀態(tài)的能帶圖，圖2(b)是施加?xùn)艠O偏壓時(shí)(動(dòng)作時(shí))的能帶圖，圖2(c)是沒(méi)有施加?xùn)艠O偏壓時(shí)(待機(jī)時(shí))的能帶圖。
如圖2(a)所示，嵌入狀態(tài)下，Ge占有率為30％的SiGe溝道區(qū)域24的帶隙與Si間隙層25和n-Si區(qū)域23相比，約小220meV，所以在SiGe溝道區(qū)域24與Si間隙層25和n-Si區(qū)域23之間形成可閉合空穴(hole)的價(jià)電子帶端的異型障壁。并且，通過(guò)將p型不純物摻雜到柵極電極17，而在沒(méi)有施加偏壓的狀態(tài)下(嵌入狀態(tài)下)，SiGe溝道區(qū)域24中與Si間隙層25接觸的部分的價(jià)電子帶端的能量很高，所以在與SiGe溝道區(qū)域24的異型障壁接觸的部分形成閉合空穴所合適的凹部。
因此，如圖2(b)所示，通過(guò)僅施加一點(diǎn)柵極偏壓Vg，通過(guò)帶的彎曲，而可在SiGe溝道區(qū)域24中與Si間隙層25接觸的部分形成p溝道，而可容易減小門(mén)限值電壓Vth。本實(shí)施方式中，將動(dòng)作時(shí)的基板偏壓Vbs設(shè)為0。在與柵極絕緣膜16分開(kāi)Si間隙層25的厚度的位置上形成SiGe溝道區(qū)域24，本發(fā)明的SiGe-pHVTMISFET可以說(shuō)具有嵌入溝道構(gòu)造。
并且，在設(shè)計(jì)為門(mén)限值電壓Vth低的狀態(tài)下，由于施加給柵極電極1 7的打開(kāi)動(dòng)作用的負(fù)電壓已減小，所以可設(shè)計(jì)為Si間隙層25的與柵極絕緣膜16接觸的部分幾乎不生成反轉(zhuǎn)層。結(jié)果，可以防止與SiGe溝道區(qū)域24不同的部分上產(chǎn)生的所謂的寄生溝道的發(fā)生。因此，使用作為SiGe溝道區(qū)域24的特征的空穴的高速性，可兼實(shí)現(xiàn)MISFET的低電壓化和高速動(dòng)作。
另一方面，如圖2(c)所示，在pHVTMISFET的待機(jī)時(shí)，由于施加了大的正的基板偏壓Vbs(反偏壓)，價(jià)電子帶端向下方大大彎曲。其相當(dāng)于溝道區(qū)域的價(jià)電子帶端的電勢(shì)相對(duì)源·漏極區(qū)域的價(jià)電子帶端的電勢(shì)變大(即，障壁變高)。因此，為打開(kāi)pHVTMISFET，作為施加給柵極電極17的電壓的門(mén)限值電壓變大，降低了柵極偏壓為0V時(shí)的漏極電流(關(guān)閉泄漏電流)。
另外，也可構(gòu)成為pHVTMISFET動(dòng)作時(shí)，施加順?lè)较?負(fù))的基板偏壓Vbs，而降低門(mén)限值，待機(jī)時(shí)，施加0的基板偏壓Vbs，而提高門(mén)限值。
接著，說(shuō)明基板偏壓系數(shù)。本實(shí)施方式中，即使降低門(mén)限值電壓Vth，也可變大作為門(mén)限值電壓Vth的變化對(duì)基板偏壓Vbs的變化的比的基板偏壓常數(shù)γ，由此，可根據(jù)基板偏壓的變化大大偏移MIS晶體管的門(mén)限值電壓。其由下面的數(shù)據(jù)來(lái)證實(shí)。
圖3(a)，(b)是表示pVTMISFET的價(jià)電子帶端的電勢(shì)的模擬結(jié)果的圖，圖3(a)是表示現(xiàn)有的Si-pVTMISFET的模擬結(jié)果的圖，圖3(b)是表示本發(fā)明的SiGe-pHVTMISFET的模擬結(jié)果的圖。
圖3(a)、(b)中，橫軸表示從基板的上面開(kāi)始的向深度方向的位置，縱軸表示電勢(shì)。但是，p溝道型MISFET中，由于載流子是空穴，所以越向負(fù)的方向，電勢(shì)(對(duì)空穴的移動(dòng)的電勢(shì))越大?，F(xiàn)有的Si-pVTMISFET和本發(fā)明的SiGe-pVTMISFET中，主體區(qū)域的不純物濃度都是1×1018cm-3，基板偏壓Vbs從0.6V(反偏壓)變化到-0.6V(順偏壓)，柵極偏壓Vg為0V。另外，圖3(a)，(b)中，表示價(jià)電子帶端的曲線的端部原來(lái)位于橫軸的同一位置上，但為容易看，表示價(jià)電子帶端的曲線偏移其端部來(lái)描述。圖3(a)，(b)的虛線分別表示Si溝道的電勢(shì)和SiGe溝道的電勢(shì)。
如比較圖3(a)和圖3(b)所看到的，本發(fā)明的pHVTMISFET的SiGe溝道的電勢(shì)與現(xiàn)有的Si-pVTMISFET的柵極絕緣膜的界面附近的區(qū)域上形成的Si溝道的電勢(shì)相比變?yōu)榻档?。這是因?yàn)镾iGe的帶隙比Si小。
另外，圖3(b)所示的SiGe溝道的電勢(shì)的斜率ΔP/ΔVbs(＝約0.45/1.0)比圖3(a)所示的Si溝道的電勢(shì)的斜率ΔP/ΔVbs(＝約0.40/1.0)大。即，SiGe溝道的價(jià)電子帶端的電勢(shì)的變化對(duì)于基板偏壓Vbs的依賴性比Si溝道大。即，SiGe-pHVTMISFET表示基板偏壓系數(shù)γ大。推測(cè)為因下面的原因而引起。即，現(xiàn)有的Si-pVTMISFET中，在與柵極絕緣膜接觸的部分，即半導(dǎo)體基板的上面附近形成Si溝道。相反，本發(fā)明的pHVTMISFET中，SiGe溝道為在與柵極絕緣膜離開(kāi)Si間隙層厚度的位置上形成的、可以說(shuō)為嵌入溝道構(gòu)造，所以認(rèn)為更強(qiáng)受到基板偏壓Vbs的影響。
圖4是表示現(xiàn)有的Si-pVTMISFET和本發(fā)明的SiGe-pHVTMISFET的溝道電勢(shì)的基板偏壓依賴性的模擬結(jié)果的圖。圖4中，橫軸表示基板偏壓Vbs，縱軸表示溝道電勢(shì)。但是，p溝道型MISFET中，由于載流子為空穴，所以越向負(fù)方向，電勢(shì)(對(duì)于空穴移動(dòng)的電勢(shì))越大。現(xiàn)有的Si-pVTMISFET和本發(fā)明的SiGe-pHVTMISFET都分別使主體區(qū)域的不純物濃度變?yōu)?×1018cm-3、2×1018cm-3和5×1018cm-3。柵極偏壓Vg為0V。
如圖4所示，更明確表示出本發(fā)明的SiGe-pHVTMISFET中，溝道電勢(shì)的變化(各直線的斜率)相對(duì)基板偏壓Vbs的變化比現(xiàn)有的Si-pVTMISFET大。即，VTMISFET中，代替現(xiàn)有的Si溝道結(jié)構(gòu)，而通過(guò)采用嵌入型的SiGe異型接口溝道結(jié)構(gòu)，可得到可同時(shí)實(shí)現(xiàn)為現(xiàn)有的折衷關(guān)系的門(mén)限值電壓Vth的降低和基板系數(shù)γ的增大的顯著效果。若重點(diǎn)強(qiáng)調(diào)，本發(fā)明在著眼于SiGe異型接合溝道構(gòu)造所特有的高速動(dòng)作的特性的同時(shí)根據(jù)嵌入溝道構(gòu)造更強(qiáng)受到基板偏壓Vbs的影響的知識(shí)而作出，由此，可首次解決現(xiàn)有技術(shù)中不能解決的門(mén)限值電壓Vth的降低和基板系數(shù)γ的增大的折衷關(guān)系的問(wèn)題。
另外，若去除基板偏壓Vbs強(qiáng)的反偏壓的區(qū)域(Vbs為0.3V以上的區(qū)域)，由于SiGe溝道的電勢(shì)比Si溝道的電勢(shì)小，所以SiGe-pHVTMISFET的門(mén)限值電壓Vth比Si-pVTMISFET的門(mén)限值電壓Vth低，可明白即使提高主體區(qū)域的不純物濃度，也可較低保持門(mén)限值電壓Vth。并且，由此，可看出本發(fā)明的SiGe-pHVTMISFET可實(shí)現(xiàn)進(jìn)一步大的基板偏壓系數(shù)γ，以及即使對(duì)于短溝道效果也得到加強(qiáng)。
另外，本實(shí)施方式中，雖然Si間隙層25的厚度為5nm，但是Si間隙層25的厚度優(yōu)選為1nm以上，10nm以下的范圍。其原因是為熱氧化Si間隙層25而穩(wěn)定形成柵極絕緣膜，需要1nm左右的厚度，當(dāng)Si間隙層25過(guò)厚時(shí)，SiGe溝道區(qū)域24遠(yuǎn)離柵極絕緣膜16，雖然基板偏壓系數(shù)γ變大，但是有門(mén)限值電壓Vth的降低程度變小，短溝道效果也變得顯著的危險(xiǎn)等。
雖然優(yōu)選為SiGe溝道區(qū)域24的Ge占有率越高，門(mén)限值電壓Vth越低，但是若過(guò)高，作為由Si-SiGe間的晶格不匹配引起的變形緩和的膜厚的臨界膜厚為不現(xiàn)實(shí)地薄，所以SiGe溝道區(qū)域Ge占有率優(yōu)選在15％以上40％以下的范圍。SiGe溝道區(qū)域24的厚度優(yōu)選處于3nm以上20nm以下的范圍。Si緩沖層13越厚，基板偏壓系數(shù)γ越小，門(mén)限值電壓Vth降低。另一方面，如果過(guò)厚，則由于門(mén)限值電壓Vth過(guò)低，所以其厚度優(yōu)選在0nm以上20nm以下。
接著，與現(xiàn)有的Si-VTMISFET比較本實(shí)施方式的SiGe-HVTMISFET的基本特性，即，沒(méi)有施加基板偏壓Vbs的狀態(tài)下的特性。
圖5是比較現(xiàn)有的Si-pVTMISFET與本發(fā)明的SiGe-pHVTMISFET的Vg-Id特性的示意圖，圖16是表示相互電導(dǎo)的變化相對(duì)柵極過(guò)激勵(lì)電壓(Vg-Vth)的變化的圖。圖5中，基板不純物濃度都是1×1018cm-3，基板偏壓Vbs都是0V。如上面已經(jīng)說(shuō)明的，可明白SiGe-pHVTMISFET中，降低了門(mén)限值電壓Vth。另外，如圖16所示，明白SiGe-pHVTMISFET中，相互電導(dǎo)(gm)也增大了。這是由于SiGe溝道中的空穴的移動(dòng)度比Si溝道中大引起的。
圖6(a)，(b)是比較現(xiàn)有的Si-pVTMISFET與本發(fā)明的SiGe-pHVTMISFET的Vd-Id特性的變化的示意圖。圖6(a)，(b)中，將柵極過(guò)激勵(lì)電壓(Vg-Vth)作為參數(shù)變化?？擅靼讓?duì)于超過(guò)了門(mén)限值電壓Vth的柵極過(guò)激勵(lì)電壓，本發(fā)明的SiGe-pHVTMISFET中可得到現(xiàn)有的Si-pVTMISFET的約1.2倍的漏極飽和電流。
圖7是表示現(xiàn)有的Si-pVTMISFET與本發(fā)明的SiGe-pHVTMISFET的低電場(chǎng)下的空穴的有效移動(dòng)度(Effective Mobilityμeff)的示意圖。本發(fā)明的SiGe-pHVTMISFET相對(duì)現(xiàn)有的Si-pVTMISFET有約2倍高的空穴移動(dòng)度。這樣，VTMISFET中，若將SiGe用于溝道，由于不僅降低了門(mén)限值電壓Vth，增加了基板偏壓系數(shù)γ，而且可得到高的空穴移動(dòng)度，所以可發(fā)揮已經(jīng)說(shuō)明的相互電導(dǎo)(gm)的提高和漏極飽和電流的增大的效果，在實(shí)現(xiàn)晶體管的高速動(dòng)作化的方面非常有效。
圖8(a)，(b)是表示現(xiàn)有的Si-pVTMISFET的Vg-Id特性的圖，圖8(a)是主體區(qū)域的不純物濃度為2×1017cm-3情況下的圖，圖8(b)是主體區(qū)域的不純物濃度為5×1017cm-3情況下的圖。圖9(a)～(c)是表示本發(fā)明的SiGe-pHVTMISFET的Vg-Id特性的圖，圖9(a)是主體區(qū)域的不純物濃度為2×1017cm-3情況下的圖，圖9(b)是主體區(qū)域的不純物濃度為5×1017cm-3情況下的圖，圖9(c)是主體區(qū)域的不純物濃度為1×1018cm-3情況下的圖。
圖8(a)，(b)和圖9(a)～(c)中，圖示了使基板偏壓Vbs從-0.6V到1V在0.2V刻度下變化時(shí)的各Vg-Id特性曲線。例如，從圖9(b)的特性可看出，通過(guò)在SiGe-pHVTMISFET的動(dòng)作時(shí)將基板偏壓Vbs控制為-0.6V，待機(jī)時(shí)將基板偏壓Vbs控制為0V，可得到動(dòng)作時(shí)的高電流驅(qū)動(dòng)力(例如柵極電壓Vg＝-1.0V時(shí)，漏極電流Id＝約1×10-4A)、待機(jī)時(shí)的高門(mén)限值電壓Vth(Vth＝約0.3V)。另外，明白即使通過(guò)在SiGe-pHVTMISFET的動(dòng)作時(shí)將基板偏壓Vbs控制為0V，在待機(jī)時(shí)將基板偏壓Vbs控制為1V，也可得到動(dòng)作時(shí)的高電流驅(qū)動(dòng)力和待機(jī)時(shí)的高門(mén)限值電壓Vth。
比較圖8(a)、(b)和圖9(a)～(c)可看出，在主體區(qū)域的不純物濃度和基板偏壓Vbs相同的情況下，本發(fā)明的SiGe-pHVTMISFET的門(mén)限值電壓小，且Vg-Id特性的變化幅度相對(duì)基板偏壓Vbs的變化大。例如，若以主體區(qū)域的不純物濃度5×1017cm-3且基板偏壓Vbs為0V的情況(圖8(b)和圖9(b))相比較，相對(duì)現(xiàn)有的Si-pVTMISFET中門(mén)限值電壓Vth約0.0V，本發(fā)明的SiGe-pHVTMISFET中門(mén)限值電壓Vth約0.3V。由于p溝道型的MISFET中門(mén)限值電壓向負(fù)的方向絕對(duì)值越大則越高，所以本發(fā)明的SiGe-pHVTMISFET門(mén)限值電壓低。另外，例如，若比較圖8(b)和圖9(b)，對(duì)應(yīng)于各基板偏壓Vbs的Vg-Id特性曲線群的向附圖右下方的寬度的大小是圖9(b)，即本發(fā)明的SiGe-pHVTMISFET大。
這樣，VTMISFET中，通過(guò)設(shè)置SiGe溝道，可以證實(shí)可實(shí)現(xiàn)門(mén)限值電壓Vth的低電壓化和門(mén)限值電壓Vth相對(duì)基板偏壓Vbs的偏移(基板偏壓系數(shù)γ)的增大。
另外，本發(fā)明的SiGe-pHVTMISFET中，施加順?lè)较虻幕迤珘篤bs時(shí)的門(mén)限值電壓Vth降低變得顯著。即，通過(guò)施加順?lè)较虻幕迤珘篤bs，而可得到大的漏極電流Id。由于SiGe的帶隙比Si小，所以施加該順?lè)较虻幕迤珘簳r(shí)的門(mén)限值電壓Vth的大大降低的原因是從源極看的SiGe溝道區(qū)域相對(duì)空穴移動(dòng)的電勢(shì)小。
另一方面，從圖8(a)到圖8(b)向?qū)?yīng)于各基板偏壓Vbs的Vg-Id特性曲線群的附圖右下方的寬度大小變大，另外，以圖9(a)、圖9(b)、圖9(c)的順序向?qū)?yīng)于各基板偏壓Vbs的Vg-Id特性曲線群的附圖右下方的寬度大小變大可看出，若主體區(qū)域的不純物濃度變高，本發(fā)明的SiGe-pHVTMISFET、現(xiàn)有的Si-pVTMISFET基板偏壓系數(shù)γ都增大。另外，主體區(qū)域的不純物濃度越高，本發(fā)明的SiGe-pHVTMISFET與現(xiàn)有的Si-pVTMISFET的基板偏壓系數(shù)γ的差越明顯。
圖10是將主體區(qū)域的不純物濃度作為參數(shù)而表示現(xiàn)有的Si-pVTMISFET和本發(fā)明的SiGe-pHVTMISFET的門(mén)限值電壓Vth的基板偏壓依賴性的圖，圖17是表示圖10的各塊的數(shù)值、基板偏壓系數(shù)、和順偏壓時(shí)的基板偏壓系數(shù)對(duì)反偏壓時(shí)的基板偏壓系數(shù)的比的表。圖17中，反偏壓時(shí)的基板偏壓系數(shù)γ1是將基板偏壓Vbs為0V時(shí)的門(mén)限值電壓Vth和基板偏壓Vbs為-0.4V時(shí)的門(mén)限值電壓Vth的差電壓除以其間的偏壓Vbs的變化量所得到的值，表示該區(qū)間的平均基板偏壓系數(shù)。順偏壓時(shí)的基板偏壓系數(shù)γ2是基板偏壓Vbs為-0.4V時(shí)的門(mén)限值電壓Vth與基板偏壓Vbs為0V時(shí)的門(mén)限值電壓Vth的差電壓除以其間的基板偏壓Vbs的變化量的值，表示該區(qū)間的平均基板偏壓系數(shù)?；迤珘合禂?shù)比表示順偏壓時(shí)的基板偏壓系數(shù)γ2相對(duì)反偏壓時(shí)的基板偏壓系數(shù)γ1的比。
從圖10和圖17可看出，若主體區(qū)域的不純物濃度高，門(mén)限值電壓Vth變高，同時(shí)，基板偏壓系數(shù)γ(圖10的各曲線的斜率)也變大。另外，也可很容易明白通過(guò)作成嵌入型的SiGe溝道，可實(shí)現(xiàn)門(mén)限值電壓的降低和基板偏壓系數(shù)γ的增大。進(jìn)一步，在SiGe-pHVTMISFET中，在沿順?lè)较蚴┘踊迤珘?負(fù)的電壓)的情況下，門(mén)限值電壓Vth的降低(正的方向)尤其顯著。如上所述，其原因是SiGe溝道的電勢(shì)比Si溝道小，表示具有更高的驅(qū)動(dòng)力。
若以數(shù)值對(duì)上述情況進(jìn)行表示，如圖17可看出，現(xiàn)有的Si-pVTMISFET中，基板偏壓Vbs為0V時(shí)的門(mén)限值電壓的絕對(duì)值最低為0.273(主體區(qū)域的不純物濃度5×1017cm-3)，相反，本發(fā)明的SiGe-pHVTMISFET中，基板偏壓Vbs為0V時(shí)的門(mén)限值電壓的絕對(duì)值最低為0.132(主體區(qū)域的不純物濃度1×1018cm-3)。即，通過(guò)本發(fā)明，可首次得到基板偏壓Vbs為0V時(shí)的門(mén)限值電壓的絕對(duì)值小于0.2V的VTMISFET。另外，與此相對(duì)來(lái)說(shuō)，若本發(fā)明的SiGe-pHVTMISFET中，基板偏壓Vbs為0V時(shí)的門(mén)限值電壓與現(xiàn)有的Si-pVTMISFET相同，則主體區(qū)域的不純物濃度提高，由此，意味著可以提高基板偏壓系數(shù)γ。具體的，從圖17可以看出，本發(fā)明的SiGe-pHVTMISFET中，主體區(qū)域的不純物濃度可以為1×1018cm-3以上。
另外，現(xiàn)有的Si-pVTMISFET中，相對(duì)基板偏壓Vbs為0V左右時(shí)的基板偏壓系數(shù)γ0的絕對(duì)值最大為0.440(主體區(qū)域的不純物濃度1×1018cm-3)，本發(fā)明的SiGe-pHVTMISFET中，即使基板偏壓Vbs為0V左右時(shí)的基板偏壓系數(shù)γ0的絕對(duì)值最小也為0.573(主體區(qū)域的不純物濃度1×1018cm-3)。即，通過(guò)本發(fā)明，可首次得到基板偏壓Vbs為0V左右時(shí)的基板偏壓系數(shù)γ0的絕對(duì)值為0.45V以上的VTMISFET。由此，可比現(xiàn)有的VTMISFET更大地偏移基板偏壓Vbs，由此，VTMISFET動(dòng)作時(shí)即使降低門(mén)限值電壓也可增大打開(kāi)電流，在VTMISFET的待機(jī)時(shí)，即使提高門(mén)限值電壓，也可降低亞閾值的泄漏電流(關(guān)閉泄漏電流)。
進(jìn)一步，從確保VTMISFET的動(dòng)作時(shí)的大打開(kāi)電流的觀點(diǎn)來(lái)看，順?lè)较虻幕迤珘合禂?shù)大為優(yōu)選。為了評(píng)價(jià)該順?lè)较虻幕迤珘合禂?shù)的大小，以相對(duì)反方向的基板偏壓系數(shù)的比來(lái)表示的是圖17的基板偏壓系數(shù)比(下面，稱為基板偏壓系數(shù)比)。若看該基板偏壓系數(shù)比，相對(duì)現(xiàn)有的Si-pVTMISFET中，基板偏壓系數(shù)比最大為1.286(主體區(qū)域的不純物濃度5×1017cm-3)，本發(fā)明的SiGe-pHVTMISFET中，該基板偏壓系數(shù)比即使最小也為1.318(主體區(qū)域的不純物濃度5×1018cm-3)。即，根據(jù)本發(fā)明，可以首次得到基板偏壓系數(shù)比為1.3以上的VTMISFET。由此，可以確保VTMISFET動(dòng)作時(shí)的大打開(kāi)電流。
并且，本發(fā)明的SiGe-pHVTMISFET中，通過(guò)調(diào)整主體區(qū)域的不純物濃度，而可將基板偏壓系數(shù)和門(mén)限值電壓設(shè)定為希望的值。因此，本發(fā)明的SiGe-pHVTMISFET中，優(yōu)選將基板偏壓為0V時(shí)的門(mén)限值電壓的絕對(duì)值設(shè)定為0.2V以下。另外，優(yōu)選將基板的主體區(qū)域的不純物濃度設(shè)定為1×1018cm-3以上。另外，優(yōu)選將基板偏壓為0V時(shí)的基板偏壓系數(shù)γ0的絕對(duì)值設(shè)定為0.45以上。另外，優(yōu)選將基板偏壓系數(shù)比設(shè)定為1.3以上，更好設(shè)定為1.318以上。由此，可得到上述的效果。
圖11(a)，(b)是表示將基板偏壓作為參數(shù)來(lái)表示現(xiàn)有的Si-pVTMISFET和本發(fā)明的SiGe-pHVTMISFET的門(mén)限值電壓彼此一致時(shí)的Vg-Id特性的圖，圖11(a)是表示現(xiàn)有的Si-pVTMISFET的Vg-Id特性的圖，圖11(b)是表示本發(fā)明的SiGe-pHVTMISFET的Vg-Id特性的圖。圖11(a)、(b)中，調(diào)整各VTMISFET的主體區(qū)域的不純物濃度，使得在基板偏壓Vbs為0V時(shí)，兩者的門(mén)限值電壓Vth大致相等。這時(shí)，Si-pVTMISFET的主體區(qū)域的不純物濃度是5×1017cm-3，SiGe-HVTMISFET的主體區(qū)域的不純物濃度是其兩倍的1×1018cm-3。
因此，由于本發(fā)明的SiGe-HVTMISFET由SiGe構(gòu)成溝道區(qū)域，所以可邊提高主體區(qū)域的不純物濃度，邊將門(mén)限值電壓調(diào)整為與Si-pVTMISFET相等。結(jié)果，實(shí)現(xiàn)了SiGe-pHVTMISFET中與Si-pVTMISFET相比，非常大的基板偏壓系數(shù)γ。這是因?yàn)榫S持SiGe主體區(qū)域23的不純物濃度較高和采用嵌入溝道構(gòu)造。并且，通過(guò)本發(fā)明的SiGe-HVTMISFET，可實(shí)現(xiàn)在待機(jī)時(shí)增大基板偏壓Vbs、抑制關(guān)閉泄漏電流，且在動(dòng)作時(shí)減小基板偏壓Vbs，而具有高驅(qū)動(dòng)電流的高性能晶體管。
圖12是將圖11所示的現(xiàn)有的Si-pVTMISFET和本發(fā)明的SiGe-pHVTMISFET的Vg-Id特性作為打開(kāi)電流Ion-關(guān)閉泄漏電流Ioff特性來(lái)表示的圖。各VTMISFET的漏極電壓固定為-1V。圖12中，橫軸表示打開(kāi)電流Ion(漏極電流)，縱軸表示關(guān)閉電流Ioff。圖12中，白圓點(diǎn)203(下面，僅稱為點(diǎn)203)和白正方形點(diǎn)201(下面，僅稱為點(diǎn)201)分別表示現(xiàn)有的Si-pVTMISFET打開(kāi)電流Ion和關(guān)閉泄漏電流Ioff的數(shù)據(jù)，黑圓點(diǎn)204(下面，僅稱為點(diǎn)204)和黑正方形點(diǎn)202(下面，僅稱為點(diǎn)202)分別表示本發(fā)明的SiGe-pHVTMISFET打開(kāi)電流Ion(漏極電流)和關(guān)閉泄漏電流Ioff的數(shù)據(jù)。另外，點(diǎn)203和點(diǎn)204是從動(dòng)作時(shí)的基板偏壓Vbs為-0.4V、待機(jī)時(shí)的基板偏壓Vbs為0.8V的Vg-Id特性線得到的圖，點(diǎn)201和點(diǎn)202是從動(dòng)作時(shí)的基板偏壓Vbs是0V，待機(jī)時(shí)的基板偏壓Vbs是0.8V的Vg-Id特性線得到的圖。
如圖12可看出，現(xiàn)有的Si-pVTMISFET和本發(fā)明的SiGe-pHVTMISFET中，關(guān)閉泄漏電流Ioff的值相同時(shí)，本發(fā)明的SiGe-pHVTMISFET(點(diǎn)202、204)得到比現(xiàn)有的Si-pVTMISFET(點(diǎn)201、203)高的打開(kāi)電流Ion。這是因?yàn)橥ㄟ^(guò)具有主體區(qū)域的不純物濃度高且為嵌入溝道構(gòu)造的SiGe-pHVTMISFET具有高的基板偏壓系數(shù)γ，而大大偏移門(mén)限值電壓，此外，SiGe溝道區(qū)域24中的空穴的移動(dòng)度比Si溝道區(qū)域大。進(jìn)一步，在動(dòng)作時(shí)的基板偏壓Vbs為順?lè)较蚱珘旱那闆r下(Vbs＝-0.4V)，現(xiàn)有的Si-pVTMISFET和本發(fā)明的SiGe-pHVTMISFET相比，其打開(kāi)電流Ion的差更顯著。換而言之，可得到高的Ion/Ioff比。
即，本發(fā)明的SiGe-pHVTMISFET中，為得到更高的打開(kāi)電流Ion(漏極電流Id)，將動(dòng)作時(shí)的基板偏壓Vbs設(shè)為順?lè)较虻闹凳怯行У摹＿@是因?yàn)橛捎趯?duì)于SiGe溝道區(qū)域24的載流子移動(dòng)的電勢(shì)小，所以動(dòng)作時(shí)和待機(jī)時(shí)的門(mén)限值電壓Vth相差顯著。相反，在動(dòng)作時(shí)的基板偏壓Vbs為順?lè)较蚱珘旱臓顟B(tài)下驅(qū)動(dòng)的MIS晶體管中，由帶隙比間隙層小的材料構(gòu)成溝道區(qū)域，且采用嵌入溝道構(gòu)造是有效的。
如上所述，本實(shí)施方式中，即使降低門(mén)限值電壓Vth，也可增大作為門(mén)限值電壓Vth的變化相對(duì)基板偏壓Vbs的變化的比的基板偏壓系數(shù)γ，可以根據(jù)基板偏壓的變化來(lái)大大移動(dòng)VTMIS晶體管的門(mén)限值電壓，所以可降低待機(jī)時(shí)的關(guān)閉泄漏電流，且增大動(dòng)作時(shí)的電流驅(qū)動(dòng)力。即，作為高速動(dòng)作且低消耗功率的晶體管是有效的。
另外，由于即使提高主體區(qū)域的不純物濃度，也可低地保持門(mén)限值電壓Vth，所以對(duì)短溝道效果的耐性提高，在柵極長(zhǎng)的短晶體管中也可維持正常的動(dòng)作，所以可以實(shí)現(xiàn)高集成化·高性能化。
另外，本實(shí)施方式中，雖然說(shuō)明了將本發(fā)明適用于具有SiGe溝道區(qū)域的pHVTMISFET的例子，但是當(dāng)然本發(fā)明還可適用于在Si基板上含有微量C的SiC溝道區(qū)域(尤其是n溝道型)和含有微量C的SiGeC溝道區(qū)域(p溝道型和n溝道型)的HVTMISFET。將本發(fā)明適用于具有在Si基板上含有微量C的SiC溝道區(qū)域的HVTMISFET的情況下，利用在傳導(dǎo)帶端形成的大的帶的不連續(xù)(異型障壁)，可得到作為高速動(dòng)作且低消耗功率的晶體管功能的n溝道型MISFET(nHVTMISFET)。
另外，本實(shí)施方式中，雖然表示了使用大量(bulk)的Si基板的例子，但是也可使用SOI基板。在使用SOI基板的情況下，由于可以容易分離各HVTMISFET的各主體區(qū)域之間的電連接，所以可容易對(duì)每個(gè)HVTMISFET控制基板偏壓Vbs。
(第二實(shí)施方式)本實(shí)施方式中，說(shuō)明將本發(fā)明適用于具有SiGe溝道的互補(bǔ)型的HVTMIS器件(cHVTMIS器件)的例子。
圖13(a)，(b)，(c)是表示本實(shí)施方式的cHVTMIS器件的構(gòu)成的圖，圖13(a)是表示本實(shí)施方式的cHVTMIS器件的構(gòu)造的截面圖，圖13(b)是表示pHVTMISFET的柵極偏壓施加時(shí)(動(dòng)作時(shí))的帶狀態(tài)的能帶圖，圖13(c)是表示nHVTMISFET的柵極偏移施加時(shí)(動(dòng)作時(shí))的帶狀態(tài)的能帶圖。
如圖13(a)所示，本實(shí)施方式的cHVTMIS器件具有p型的Si基板10、通過(guò)將氧離子注入到Si基板等的方法形成的嵌入氧化膜11、在嵌入氧化膜11上設(shè)置的p溝道型HVTMISFET(pHVTMISFET)用的半導(dǎo)體層30、在嵌入氧化膜11上設(shè)置的n溝道型HVTMISFET(nHVTMISFET)用的半導(dǎo)體層80。半導(dǎo)體層30包括分別構(gòu)成SOI基板的上部的上部Si膜12、在上部Si膜12上通過(guò)UHV-CVD法外延生長(zhǎng)的厚度約10nm的Si緩沖層13、在Si緩沖層13上通過(guò)UHV-CVD法外延生長(zhǎng)的厚度約15nm的SiGe膜14(Ge占有率為30％)、在SiGe膜14上通過(guò)UHV-CVD法外延生長(zhǎng)的厚度約5nm的Si間隙層15。另一方面，半導(dǎo)體層80包括在嵌入氧化膜11上設(shè)置的上部Si膜52、在上部Si膜52上通過(guò)UHV-CVD法外延生長(zhǎng)的Si緩沖層53、在Si緩沖層53上通過(guò)UHV-CVD法外延生長(zhǎng)的SiGe膜54、在SiGe膜54上通過(guò)UHV-CVD法外延生長(zhǎng)的Si膜55。半導(dǎo)體層80的Si緩沖層53、SiGe膜54、Si膜55的厚度分別等于半導(dǎo)體30的Si緩沖層13、SiGe膜14和Si間隙層15的厚度。
另外，cHVTMIS器件包括半導(dǎo)體層30、80上分別設(shè)置的由硅氧化膜構(gòu)成的柵極絕緣膜16、56、在柵極絕緣膜16、56上分別設(shè)置的柵極電極17、57和在柵極電極17、57的側(cè)面上分別設(shè)置的側(cè)壁18、58。并且，半導(dǎo)體層30中從俯視來(lái)看位于柵極電極17的兩側(cè)的區(qū)域中設(shè)置包含高濃度的p型不純物的源極區(qū)域20a和漏極區(qū)域20b。另外，半導(dǎo)體層80中從俯視來(lái)看位于柵極電極57的兩側(cè)的區(qū)域上設(shè)置包含高濃度的n型不純物的源極區(qū)域60a和漏極區(qū)域60b。另外，在上部Si膜12中位于源極·漏極區(qū)域20a、20b之間的區(qū)域中設(shè)置包含高濃度的n型不純物的Si主體區(qū)域22，Si緩沖層13中位于源極·漏極區(qū)域20a、20b之間的區(qū)域上設(shè)置包含低濃度的n型不純物的n-Si區(qū)域23，SiGe膜14中位于源極·漏極區(qū)域20a，20b之間的區(qū)域上設(shè)置包含低濃度的n型不純物的SiGe溝道區(qū)域24，在Si膜15中位于源極·漏極區(qū)域20a，20b間的區(qū)域中設(shè)置包含低濃度的n型不純物的Si間隙層25。另外，在上部Si膜52中位于源極·漏極區(qū)域60a，60b之間的區(qū)域上設(shè)置包含高濃度的p型不純物的Si主體區(qū)域62，在Si間隙層53中位于源極·漏極區(qū)域60a，60b間的區(qū)域中設(shè)置低濃度的p型不純物p-Si區(qū)域63，SiGe膜54中位于源極·漏極區(qū)域60a，60b間的區(qū)域設(shè)置包含低濃度的p型不純物的SiGe溝道區(qū)域64，Si膜65中位于源極·漏極區(qū)域60a，60b間的區(qū)域上設(shè)置包含低濃度的p型不純物的Si間隙層65。
另外，雖然沒(méi)有圖示，但是在基板上設(shè)置層間絕緣膜、貫通層間絕緣膜而與源極·漏極區(qū)域20a，20b，60a，60b接觸的接觸器、與接觸器相連并在層間絕緣膜上延伸的源·漏極電極等。
本實(shí)施方式的cHVTMIS器件的制造工藝中，作為SOI基板的一部分的上部Si膜(主體區(qū)域)為在結(jié)晶生長(zhǎng)前預(yù)先通過(guò)離子注入而摻雜濃度約1×1018atoms·cm-3的不純物的n+Si層(pHVTMISFET區(qū)域)和p+Si層(nHVTMISFET區(qū)域)，通過(guò)UHV-CVD法外延生長(zhǎng)的Si緩沖層、SiGe溝道區(qū)域、Si間隙層都在as-grown的狀態(tài)下為沒(méi)有摻雜不純物的非摻雜層。這時(shí)，Si間隙層的厚度為10nm，SiGe溝道層的厚度為15nm，Si間隙層的厚度是5nm。另外，SiGe溝道區(qū)域的Ge占有率為30％。SiGe膜、Si間隙層的結(jié)晶生長(zhǎng)終止后，在nHVTMISFET區(qū)域的SiGe溝道區(qū)域附近通過(guò)離子注入而摻雜濃度約為1×1017atoms·cm-3的p型不純物。另外，在pHVTMISFET區(qū)域的SiGe溝道區(qū)域的附近通過(guò)離子注入摻雜濃度約1×1017atoms·cm-3的n型不純物。但是，SiGe膜、Si間隙層也可以是不摻雜層。并且，將通過(guò)熱氧化最上層的Si間隙層得到的硅氧化膜作為柵極絕緣膜，在其上形成摻雜了高濃度的n型不純物的多晶硅構(gòu)成的n+型的柵極電極和摻雜了高濃度的p型不純物的多晶硅構(gòu)成的p+型的柵極電極。之后，在各柵極電極的兩側(cè)形成離子注入了高濃度的n型不純物的n+型的源極·漏極區(qū)域和摻雜了高濃度的p型不純物的p+型的源極·漏極區(qū)域，并在其上方分別形成源極電極·漏極電極。另外，雖然沒(méi)有圖示，但是上部Si膜(Si主體區(qū)域22、62)通過(guò)接觸器連接到上層的布線。
如圖13(b)所示，pHVTMISFET中，在動(dòng)作時(shí)如第一實(shí)施方式所說(shuō)明的，基板偏壓Vbs是0偏壓或順偏壓，通過(guò)施加?xùn)艠O偏壓，在SiGe溝道區(qū)域24形成相對(duì)空穴的移動(dòng)的電勢(shì)小的p溝道。
如圖13(c)所示，nHVTMISFET中，在動(dòng)作時(shí)基板偏壓Vbs為0偏壓或順偏壓，通過(guò)施加?xùn)艠O偏壓，而在Si間隙層65上形成n溝道。即，Si和SiGe的異型接合中，由于在傳導(dǎo)帶中幾乎不產(chǎn)生帶不連續(xù)，所以本實(shí)施方式的cHVTMIS器件中的nHVTMISFET具有與現(xiàn)有的n溝道型的Si-VTMISFET相同的動(dòng)作功能。
本實(shí)施方式的cHVTMIS器件具有以簡(jiǎn)單的工藝來(lái)制造互補(bǔ)型的HVTMIS器件的優(yōu)點(diǎn)。
尤其，在nHVTMISFET的Si主體區(qū)域62中使用硼來(lái)作為摻雜的不純物的情況下，由于在Si緩沖區(qū)域63和Si間隙層65之間存在SiGe溝道區(qū)域64，所以抑制從Si主體區(qū)域62向Si間隙層65的硼的擴(kuò)散。因此，降低了Si間隙層65中其與柵極絕緣膜56的界面附近的區(qū)域上形成的溝道區(qū)域的不純物濃度。這是因?yàn)镾iGe區(qū)域中的硼的擴(kuò)散系數(shù)比Si區(qū)域中小。結(jié)果，可以降低nHVTMISFET的門(mén)限值電壓Vth，同時(shí)，由于可以抑制隨著不純物的散亂，電子的移動(dòng)度劣化，所以可以實(shí)現(xiàn)高的電流驅(qū)動(dòng)力。另外，由于可以降低nHVTMISFET的門(mén)限值電壓，所以還可以提高Si主體區(qū)域62的不純物濃度、增大基板偏壓系數(shù)γ。
(第三實(shí)施方式)上述第一、第二實(shí)施方式中，雖然由SiGe構(gòu)成了溝道區(qū)域，但是也可由C(碳)的占有率為0.01％～2％(例如約1％)的SiGeC構(gòu)成溝道區(qū)域。若將C微量添加到SiGe溝道區(qū)域，其效果進(jìn)一步提高。雖然由于SiGe結(jié)晶因離子注入引起結(jié)晶構(gòu)造的不好變化的傾向變強(qiáng)，但是通過(guò)由SiGeC構(gòu)成溝道區(qū)域，可以抑制因離子注入產(chǎn)生的結(jié)晶構(gòu)造的不好變化。
圖14(a)，(b)，(c)是表示本實(shí)施方式的cHVTMIS器件的構(gòu)成的圖，圖14(a)是表示本實(shí)施方式的cHVTMIS器件的構(gòu)造的截面圖，圖14(b)是表示pHVTMISFET的施加?xùn)艠O偏壓時(shí)(動(dòng)作時(shí))的帶狀態(tài)的能帶圖，圖14(c)是表示nHVTMISFET的施加?xùn)艠O偏壓時(shí)(動(dòng)作時(shí))的帶狀態(tài)的能帶圖。本實(shí)施方式中，通過(guò)SiGeC構(gòu)成溝道區(qū)域。
圖14(a)所示的cHVTMIS器件在pHVTMISFET、nHVTMISFET中，代替圖13所示的SiGe膜14、54而通過(guò)設(shè)置SiGeC膜19、59，代替SiGe溝道區(qū)域24、64，通過(guò)設(shè)置SiGeC溝道區(qū)域26、69來(lái)得到。其他部分的構(gòu)造與圖13所示的cHVTMIS器件的構(gòu)造相同。
如圖14(b)、(c)所示，本實(shí)施方式中，在pHVTMISFET、nHVTMISFET兩者中形成嵌入溝道(SiGeC嵌入p溝道和SiGeC嵌入n溝道)。
圖15是表示向本實(shí)施方式的nHVTMISFET和pHVTMISFET施加基板偏壓Vbs用的電路構(gòu)成的框圖。如圖15所示，通過(guò)基板偏壓控制電路50，向nHVTMISFET的p阱(p主體區(qū)域)和pHVTMISFET的n阱(n主體區(qū)域)施加基板偏壓Vbs，使得動(dòng)作時(shí)門(mén)限值電壓變低，待機(jī)時(shí)門(mén)限值電壓變高。施加了基板偏壓的區(qū)域可以是溝道區(qū)域的下方，是被稱為阱和主體區(qū)域等的區(qū)域。該區(qū)域在n溝道型晶體管中為p型區(qū)域，在p溝道型晶體管中為n型區(qū)域。
根據(jù)本實(shí)施方式，通過(guò)由SiGeC構(gòu)成溝道區(qū)域，在價(jià)電子帶和傳導(dǎo)帶中同時(shí)產(chǎn)生Si/SiGeC異型接合部的帶不連續(xù)(異型障壁)，n溝道·p溝道同時(shí)可以為嵌入的溝道構(gòu)造。即，由于nHVTMISFET也具有嵌入n溝道，所以與第一實(shí)施方式的pHVTMISFET相同，可兼得到門(mén)限值電壓Vth的降低和基板偏壓系數(shù)γ的增大。因此，pHVTMISFET、nHVTMISFET可同時(shí)實(shí)現(xiàn)高的Ion/Ioff比。并且，由于通過(guò)一個(gè)外延工藝形成構(gòu)成p溝道區(qū)域(SiGeC溝道區(qū)域29)和n溝道區(qū)域(SiGeC溝道區(qū)域69)的SiGeC膜19、59，所以可降低制造成本。
另外，如第二實(shí)施方式中所說(shuō)明的，本實(shí)施方式的cHVTMIS器件中因存在SiGeC溝道區(qū)域69，所以可更顯著地發(fā)揮抑制從Si主體區(qū)域62向Si間隙層65的硼的擴(kuò)散的效果。即，認(rèn)為由于C原子嵌入到為不純物的快速擴(kuò)散原因的原子空孔中。
從上面所說(shuō)明的，本領(lǐng)域內(nèi)普通技術(shù)人員可以明白本發(fā)明的多種改良和其他實(shí)施方式。因此，上述說(shuō)明應(yīng)解釋為僅為示例，為啟示本領(lǐng)域內(nèi)普通技術(shù)人員的目的而提供執(zhí)行本發(fā)明的最佳形態(tài)。可以實(shí)質(zhì)上改變其構(gòu)造和/或功能的細(xì)節(jié)，而不脫離本發(fā)明的精神。
本發(fā)明的半導(dǎo)體裝置作為用于由電池驅(qū)動(dòng)進(jìn)行的便攜信息終端裝置等的MIS晶體管是有用的。
權(quán)利要求
1.一種半導(dǎo)體裝置，其特征在于，包括半導(dǎo)體層；柵極絕緣膜，設(shè)置在所述半導(dǎo)體層上；柵極電極，設(shè)置在所述柵極絕緣膜上；第一導(dǎo)電型的源極區(qū)域和漏極區(qū)域，設(shè)置在所述半導(dǎo)體層中從俯視來(lái)看所述柵極電極的兩側(cè)；所述半導(dǎo)體層中在所述源極區(qū)域和所述漏極區(qū)域之間，從其與所述柵極絕緣膜的界面向下依次設(shè)置的間隙層、溝道區(qū)域和第二導(dǎo)電型的溝道下方區(qū)域；以及偏壓電極部件，用于向所述溝道下方區(qū)域施加電壓，所述溝道區(qū)域由第一半導(dǎo)體構(gòu)成，所述間隙層和溝道下方區(qū)域分別由帶隙比所述第一半導(dǎo)體大的第二半導(dǎo)體和第三半導(dǎo)體構(gòu)成，與所述柵極電極相獨(dú)立且可施加電壓地設(shè)置所述偏壓電極部件。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于施加給所述偏壓電極部件的電壓為0V時(shí)的門(mén)限值電壓絕對(duì)值為0.2V以下。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于所述溝道下方區(qū)域的不純物濃度為1×1018cm-3以上。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于施加給所述偏壓電極部件的電壓為0V左右時(shí)的門(mén)限值電壓相對(duì)施加電壓的變化的變化率的絕對(duì)值是0.45以上。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于在向所述偏壓電極部件施加分別沿順?lè)较蚝头捶较蚴顾雎O區(qū)域或源極區(qū)域和所述間隙層、溝道區(qū)域和溝道下方區(qū)域之間形成的結(jié)偏置的順偏壓電壓和反偏壓電壓的情況下，門(mén)限值電壓對(duì)于順偏壓電壓施加時(shí)的施加電壓的變化的變化率相對(duì)門(mén)限值電壓對(duì)于反偏壓電壓施加時(shí)的施加電壓的變化的變化率的比是1.3以上。
6.根據(jù)權(quán)利要求5所述的半導(dǎo)體裝置，其特征在于所述比是1.318以上。
7.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于所述間隙層的厚度是1nm以上10nm以下。
8.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于所述第一半導(dǎo)體是包含SiGe來(lái)作為主成份的半導(dǎo)體，所述第二半導(dǎo)體和第三半導(dǎo)體由Si構(gòu)成。
9.根據(jù)權(quán)利要求8所述的半導(dǎo)體裝置，其特征在于所述源極區(qū)域和漏極區(qū)域具有p型導(dǎo)電性，在預(yù)定條件下在所述溝道區(qū)域上形成p溝道。
10.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于所述第一半導(dǎo)體是包含SiGeC來(lái)作為主成份的半導(dǎo)體，所述第二半導(dǎo)體和第三半導(dǎo)體由Si構(gòu)成。
11.根據(jù)權(quán)利要求10所述的半導(dǎo)體裝置，其特征在于所述源極區(qū)域和漏極區(qū)域具有n型的導(dǎo)電性，在預(yù)定條件下在所述溝道區(qū)域下形成n溝道。
12.根據(jù)權(quán)利要求11所述的半導(dǎo)體裝置，其特征在于在所述溝道下方區(qū)域上摻雜硼。
13.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于在所述半導(dǎo)體的下方設(shè)置絕緣體層。
14.一種互補(bǔ)型的半導(dǎo)體裝置，其特征在于，包括由權(quán)利要求1所述的半導(dǎo)體裝置構(gòu)成的第一半導(dǎo)體裝置和第二半導(dǎo)體裝置，在所述第一半導(dǎo)體裝置中所述源極區(qū)域和漏極區(qū)域具有p型的導(dǎo)電性，同時(shí)，在所述溝道區(qū)域在預(yù)定條件下形成p溝道，在所述第二半導(dǎo)體裝置中所述源極區(qū)域和漏極區(qū)域具有n型導(dǎo)電性，同時(shí)，在所述溝道區(qū)域在預(yù)定條件下形成n溝道。
15.根據(jù)權(quán)利要求14所述的半導(dǎo)體裝置，其特征在于在所述第一半導(dǎo)體裝置和所述第二半導(dǎo)體裝置中，所述第一半導(dǎo)體是包含SiGeC來(lái)作為主成份的半導(dǎo)體，所述第二半導(dǎo)體和第三半導(dǎo)體由Si構(gòu)成。
全文摘要
本發(fā)明的半導(dǎo)體裝置，包括半導(dǎo)體層(10～15)，在上述半導(dǎo)體層上設(shè)置的柵極絕緣膜(16)，在上述柵極絕緣膜上設(shè)置的柵極電極(17)，上述半導(dǎo)體層中從俯視來(lái)看在上述柵極電極的兩側(cè)設(shè)置的第一導(dǎo)電型的源極區(qū)域(20a)和漏極區(qū)域(20b)，上述半導(dǎo)體層中在上述源極區(qū)域和上述漏極區(qū)域之間，從其與上述柵極絕緣膜的界面向下順序設(shè)置的第二導(dǎo)電型的間隙層(25)、溝道區(qū)域(24)和溝道下方區(qū)域(23、22)和向上述溝道下方區(qū)域施加電壓用的偏壓電極部件(Vbs)，上述溝道區(qū)域由第一半導(dǎo)體構(gòu)成，上述間隙層和溝道下方區(qū)域分別由帶隙比上述第一半導(dǎo)體大的第二半導(dǎo)體和第三半導(dǎo)體構(gòu)成，與上述柵極電極獨(dú)立且可施加電壓地設(shè)置上述偏壓電極部件。
文檔編號(hào)H01L29/778GK1620728SQ0380252
公開(kāi)日2005年5月25日 申請(qǐng)日期2003年1月21日 優(yōu)先權(quán)日2002年1月21日
發(fā)明者高木剛 申請(qǐng)人:松下電器產(chǎn)業(yè)株式會(huì)社