專利名稱：改善阻障層的覆蓋均勻性的內連線的制作方法
技術領域：
本實用新型涉及一種內連線，尤其是指一種改善阻障層的覆蓋均勻性的內連線，在雙鑲嵌溝槽結構中的阻障層，其中該阻障層為一經濺擊步驟處理的厚度均勻的阻障層，其中該溝槽的孔洞底部及側壁厚度可調整，并有效避免溝槽頂角的阻障層厚度過度突出的問題。
背景技術：
隨集成電路的集成度增加，使得芯片表面無法提供足夠的面積來制作所需的內連線，為了配合MOS組件尺寸縮小后所增加的內連線需求，兩層以上的金屬層設計，便逐漸的成為許多集成電路所必須采用的方式，特別是一些功能較復雜的產品，如微處理器，甚至需要四至五層的金屬層，才得以完成微處理器內的各個元件間的連接。一般而言，多重金屬內連線的制作，是在MOS的主體完成后才開始的，因此這個制程，可被視為一個獨立的半導體制程。
為了不讓第一層金屬內連線與第二層金屬內連線直接接觸而發(fā)生短路，金屬內連線間必須以絕緣層也就是內金屬介電層(IMD)加以隔離。公知連接上、下兩層金屬內連線的方式主要是利用插塞，例如鎢插塞、鋁插塞等；且目前的內連線的制程中，已發(fā)展出一種鑲嵌式(damascene)內連線結構，在基板的介電層上，先行制作出具有介層洞(via hole)與內連線圖案的溝槽，然后再以一導電層填滿介層洞和內連線圖案溝槽，同時制作出接觸插塞(plug)與內連線結構，達到簡化制程步驟的效果。以下進一步說明公知的形成雙鑲嵌結構的方法。
請參考圖1a至1f，圖1a至1f顯示公知的形成雙鑲嵌結構及阻障層的流程示意圖。
請參考圖1a，首先，提供一半導體基底101，半導體基底101上形成有一金屬層102。接下來，于形成有金屬層102的半導體基底101上依序形成一第一介電層103、一停止層104、一第二介電層105及一具有開口106a的圖案化罩幕層106，開口106a會露出形成于金屬層102上方的第二介電層105的表面。其中，金屬層102例如是銅金屬層；第一介電層103例如是氧化硅層；停止層104例如是氮化硅層；第二介電層105例如是氧化硅層。
請參考圖1b，接著，以具有開口106a的圖案化罩幕層106為罩幕，依序對第二介電層105、停止層104及第一介電層103進行非等向性蝕刻步驟以形成一作為介層窗(via)用的孔洞107，孔洞107會露出金屬層102的表面；然后，將圖案化罩幕層106去除。其中，非等向性蝕刻步驟例如是反應性離子蝕刻法(reactive ion etching，RIE)或電漿蝕刻(plasma etching)等。
請參考圖1c，于第二介電層105上再形成一圖案化罩幕層108，圖案化罩幕層108具有一開口108a，開口108a形成于金屬層102上方位置的第二介電層105上并會露出第二介電層105的表面，而且開口108a的寬度大于先前步驟所使用的圖案化罩幕層106的開口106a的寬度。
接著，以圖案化罩幕層108為罩幕對第二介電層105進行非等向性蝕刻步驟，直至露出停止層104的表面為止，以在第二介電層105上形成溝槽(trench)109，如圖1d所示；同時，孔洞107與溝槽109共同形成雙鑲嵌(dual damascene)結構110。其中，非等向性蝕刻步驟例如是反應性離子蝕刻法(reactive ionetching，RIE)或電漿蝕刻(plasma etching)等。因為形成第二介電層105的氧化硅層與形成停止層104的氮化硅層兩者的蝕刻速率有差異，因此當開口108a所露出的第二介電層105被蝕刻完畢而開始蝕刻停止層104時，即會被發(fā)現第二介電層105已被蝕刻完畢而停止蝕刻步驟。
請參考圖1e，然后，以濺鍍法對半導體基底101進行沉積，以在雙鑲嵌溝槽110及第二介電層105露出的表面上順應性形成一阻障層111，阻障層111的材質例如是鈦(Ti)層、氮化鈦(TiN)層、鉭(Ta)層、氮化鉭(TaN)層或上述材料的復合層例如鈦/氮化鈦(Ti/TiN)層及鉭/氮化鉭(Ta/TaN)層等，厚度約為200至1000。其中，沉積的方法例如是物理氣相沉積(physical vapordeposition，PVD)。
然而，作為阻障層111的薄膜以濺鍍法進行沉積來形成時，常會在孔洞107的頂角(top corner)及溝槽109的頂角部位產生突懸(overhang)的現象，同時，因為階梯覆蓋能力不佳的緣故，阻障層111的厚度亦會發(fā)生在孔洞107的底部沉積太厚而側壁(sidewall)沉積太薄的情況。如果孔洞107底部的阻障層111太厚，則后續(xù)在雙鑲嵌溝槽110填入金屬層以作為導電插塞112時，將導致導電插塞112與金屬層102無法有效連接，產生介電層上方及下方的金屬層導電不良的問題；同時，如果孔洞107側壁的阻障層111太薄的話，則會使由金屬層構成的導電插塞112的金屬擴散至介電層103當中，如圖1f所示。

發(fā)明內容
本實用新型要解決的技術問題是提供一種改善阻障層的覆蓋均勻性的內連線，其可有效解決阻障層發(fā)生突懸或者底部過厚、側壁過薄的問題，達到均勻阻障層厚度的目的。
本實用新型的技術解決方案是一種改善阻障層的覆蓋均勻性的內連線，包括一半導體基底；一介電層，形成于該半導體基底上，其中該介電層具有一溝槽，且該溝槽露出于該半導體基底表面；及一阻障層，形成于該溝槽的側壁及底部，其中該阻障層具有一由一再濺擊制程形成的大體均勻的厚度。
如上所述的內連線，其中該溝槽為接觸窗。
一種改善阻障層的覆蓋均勻性的內連線，包括一半導體基底；
一介電層，形成于該半導體基底上，其中該介電層具有一孔洞，且該孔洞露出于該半導體基底表面，構成接觸窗；及一阻障層，形成于該孔洞的側壁及底部，其中該阻障層具有一由一再濺擊制程形成的大體均勻的厚度。
一種改善阻障層的覆蓋均勻性的內連線，包括一半導體基底；一介電層，形成于該半導體基底上，其中該介電層具有一雙鑲嵌溝槽結構，且該雙鑲嵌結構露出于該半導體基底表面；及一阻障層，形成于該雙鑲嵌結構的側壁及底部，其中該阻障層具有一大體均勻的厚度，且該均勻的厚度藉由一再濺擊制程形成。
如上所述的內連線，其中該介電層為氧化層或低介電常數材料層。
如上所述的內連線，其中該阻障層為鈦層、氮化鈦層、鉭層及氮化鉭層或上述材料的復合層其中之一。
如上所述的內連線，其中該溝槽側壁的阻障層的最大厚度與最小厚度的差異值小于20％。
如上所述的內連線，其中該溝槽底部的阻障層的最大厚度與最小厚度的差異值小于20％。
本實用新型的特點和優(yōu)點是本實用新型所提供的改善阻障層的覆蓋均勻性的內連線，主要是在阻障層形成后隨即進行再濺擊步驟來使阻障層可均勻地順應形成在雙鑲嵌溝槽的表面上，并且可藉由調整再濺擊步驟的進行時間，來控制孔洞底部及側壁的阻障層的厚度差異小于20％，因此可將阻障層的厚度調整并控制為適當的比例，從而克服了現有技術的缺陷，導電插塞與金屬層可有效連接，避免介電層上方及下方的金屬層導電不良的問題；同時，可有效避免金屬層構成的導電插塞的金屬擴散至介電層當中，進而達到提高產品可靠度的目的。


圖1a至1f顯示公知的形成雙鑲嵌結構及阻障層的流程示意圖。
圖2a至2g顯示本實用新型的形成雙鑲嵌結構及阻障層的流程示意圖。
附圖標號說明101、201、半導體基底102、202、金屬層103、203、第一介電層104、204、停止層105、205、第二介電層107、207、孔洞109、209、溝槽 110、210、雙鑲嵌溝槽106、108、206、208、圖案化罩幕層106a、108a、206a、208a、開口111、111a、211、211a、阻障層112、212、導電插塞具體實施方式
為使本實用新型的技術方案、特征和優(yōu)點能更明顯易懂，下文特舉一具體實施例，并配合附圖，作詳細說明如下如圖2所示，本實用新型提出的改善阻障層的覆蓋均勻性的內連線，包括一半導體基底201；一介電層，形成于該半導體基底201上，其中該介電層具有一雙鑲嵌結構210，且該雙鑲嵌結構露出于該半導體基底201表面；及一阻障層211a，形成于該雙鑲嵌結構210的側壁及底部，其中該阻障層具有一大體均勻的厚度，且該均勻的厚度藉由一再濺擊制程形成。
其中，本實用新型的溝槽結構并不僅限于本具體實施例的雙鑲嵌溝槽結構，還可為一般溝槽、孔洞或接觸窗等結構。
請參考圖2a至2g，圖2a至2g顯示本實用新型的形成雙鑲嵌結構及阻障層的流程示意圖。
請參考圖2a，首先，提供一半導體基底201，半導體基底201上形成有一金屬層202。接下來，于形成有金屬層202的半導體基底201上依序形成一第一介電層203、一停止層204、一第二介電層205及一具有開口206a的圖案化罩幕層206，開口206a會露出形成于金屬層202上方的第二介電層205的表面。其中，金屬層202例如是銅金屬層；第一介電層203例如是氧化硅層或低介電常數(low-k)材料層其中之一；停止層204例如是氮化硅層；第二介電層205例如是氧化硅層或低介電常數(low-k)材料層其中之一。
請參考圖2b，接著，以具有開口206a的圖案化罩幕層206為罩幕，依序對第二介電層205、停止層204及第一介電層203進行非等向性蝕刻步驟以形成一作為介層窗(via)用的孔洞207，孔洞207會露出金屬層202的表面；然后，將圖案化罩幕層206去除。其中，非等向性蝕刻步驟例如是反應性離子蝕刻法(reactive ion etching，RIE)或電漿蝕刻(plasma etching)等。
請參考圖2c，于第二介電層205上再形成一圖案化罩幕層208，圖案化罩幕層208具有一開口208a，開口208a形成于金屬層202上方位置的第二介電層205上并會露出第二介電層205的表面，而且開口208a的寬度大于先前步驟所使用的圖案化罩幕層206的開口206a的寬度。
接著，以圖案化罩幕層208為罩幕對第二介電層205進行非等向性蝕刻步驟，直至露出停止層204的表面為止，以在第二介電層205上形成溝槽(trench)209，如圖2d所示；同時，孔洞207與溝槽209共同形成雙鑲嵌(dual damascene)溝槽210。其中，非等向性蝕刻步驟例如是反應性離子蝕刻法(reactive ionetching，RIE)或電漿蝕刻(plasma etching)等。因為形成第二介電層205的氧化硅層與形成停止層204的氮化硅層兩者的蝕刻速率有差異，因此當開口208a所露出的第二介電層205被蝕刻完畢而開始蝕刻停止層204時，即會被發(fā)現第二介電層205已被蝕刻完畢而停止蝕刻步驟。
請參考圖2e，然后，以濺鍍法對半導體基底201進行沉積，以在雙鑲嵌溝槽210及第二介電層205露出的表面上順應性形成一阻障層211，阻障層211的材質例如是鈦(Ti)層、氮化鈦(TiN)層、鉭(Ta)層、氮化鉭(TaN)層或上述材料的復合層例如鈦/氮化鈦(Ti/TiN)層及鉭/氮化鉭(Ta/TaN)層等，厚度約為30至1000。其中，沉積的方法例如是物理氣相沉積(physical vapordeposition，PVD)。
然而，作為阻障層211的薄膜以濺鍍法進行沉積來形成時，常會在孔洞207的頂角(top corner)及溝槽209的頂角部位產生突懸(overhang)的現象，同時，因為階梯覆蓋能力不佳的緣故，阻障層211的厚度亦會發(fā)生在孔洞207的底部沉積太厚而側壁(sidewall)沉積太薄的厚度不均勻的情況。因此，后續(xù)在雙鑲嵌溝槽210填入金屬層以作為導電插塞212時，將導致導電插塞212與金屬層202無法有效連接，產生介電層上方及下方的金屬層導電不良的問題，所以，接下來必須進行一使阻障層211厚度均勻的步驟。
接著，以氬氣(Ar)作為反應氣體，在攝氏-40度至200度的溫度下，以0.01至100mTorr的壓力對阻障層211進行再濺擊(re-sputter)步驟。因為再濺擊過程中具有能量的鈍氣離子，例如氬氣離子(Ar+)，會撞擊阻障層211，因此第二介電層205上所形成的阻障層2115的鈦或鉭離子會被撞擊離開而使阻障層211變?。煌瑫r，溝槽209頂角位置的突懸現象及孔洞207頂角位置的突懸現象亦會因為氬氣離子的撞擊使頂角位置的阻障層211被修飾，而避免突懸現象的發(fā)生。而因為孔洞207窄且深，因此在再濺擊過程中，孔洞207底部很厚的阻障層211的鈦或鉭材質被氬氣離子撞擊解離后，部份解離后的鈦或鉭離子會離開阻障層211，部份會在孔洞207的側壁(sidewall)上進行再沉積作用，讓過薄的孔洞207側壁的厚度可以被增厚，如圖2f所示。
而孔洞207底部的厚度可以藉由再濺擊步驟的處理時間來控制，再濺擊的時間越長，孔洞207底部的阻障層211的厚度越薄，孔洞207側壁的阻障層211厚度則越厚；反之，再濺擊的時間越短，孔洞207底部的阻障層211的厚度則會較厚，孔洞207側壁的阻障層211厚度則較薄。
請參考圖2g，后續(xù)在雙鑲嵌溝槽210填入金屬層以作為導電插塞212時，導電插塞212與金屬層202可以有效連接，不會發(fā)生介電層上方及下方的金屬層導電不良的問題；如此一來，即形成用以連接具有均勻阻障層211a的內連線構造，并且不限制于圖2g所示的雙鑲嵌溝槽構造，亦可使用于一般溝槽或接觸窗等構造中。
本實用新型所提供的改善阻障層的覆蓋均勻性的結構，主要是在阻障層211形成后隨即進行再濺擊步驟來使阻障層211可均勻地順應性形成在雙鑲嵌溝槽210的表面上，并且可藉由調整再濺擊步驟的進行時間，來控制孔洞207底部的阻障層211的厚度差異小于20％，并控制孔洞207側壁的阻障層211的厚度差異亦小于20％，因此可將阻障層的厚度調整并控制為適當的比例。例如，進行較長時間的再濺擊步驟使孔洞207的底部厚度相當薄，讓導電插塞212與金屬層202可有效連接，避免介電層上方及下方的金屬層導電不良的問題；同時，進行較長時間的再濺擊步驟亦會使孔洞207的側壁厚度的阻障層211具有足夠的厚度，可有效避免金屬層構成的導電插塞212的金屬擴散至介電層203當中，進而達到提高產品可靠度的目的。
雖然本實用新型已以具體實施例揭示，但其并非用以限定本實用新型，任何本領域的技術人員，在不脫離本實用新型的構思和范圍的前提下所作出的等同組件的置換，或依本實用新型專利保護范圍所作的等同變化與修飾，皆應仍屬本專利涵蓋之范疇。
權利要求1.一種改善阻障層的覆蓋均勻性的內連線，其特征在于，所述內連線包括一半導體基底；一介電層，形成于該半導體基底上，其中該介電層具有一溝槽，且該溝槽露出于該半導體基底表面；及一阻障層，形成于該溝槽的側壁及底部，其中該阻障層具有一由再濺擊制程形成的大體均勻的厚度。
2.如權利要求1所述的內連線，其特征在于，所述介電層為氧化層或低介電常數材料層。
3.如權利要求1所述的內連線，其特征在于，所述溝槽為接觸窗。
4.如權利要求1所述的內連線，其特征在于，所述阻障層為鈦層、氮化鈦層、鉭層及氮化鉭層或上述材料的復合層其中之一。
5.如權利要求1所述的內連線，其特征在于，所述溝槽側壁的該阻障層的最大厚度與最小厚度的差異值小于20％。
6.如權利要求1所述的內連線，其特征在于，所述溝槽底部的該阻障層的最大厚度與最小厚度的差異值小于20％。
7.一種改善阻障層的覆蓋均勻性的內連線，其特征在于，所述內連線包括一半導體基底；一介電層，形成于該半導體基底上，其中該介電層具有一孔洞，且該孔洞露出于該半導體基底表面，構成接觸窗；及一阻障層，形成于該孔洞的側壁及底部，其中該阻障層具有一由再濺擊制程形成的大體均勻的厚度。
8.如權利要求7所述的內連線，其特征在于，所述介電層為氧化層或低介電常數材料層。
9.如權利要求7所述的內連線，其特征在于，所述阻障層為鈦層、氮化鈦層、鉭層及氮化鉭層或上述材料的復合層其中之一。
10.如權利要求7所述的內連線，其特征在于，所述溝槽側壁的該阻障層的最大厚度與最小厚度的差異值小于20％。
11.如權利要求7所述的內連線，其特征在于，所述溝槽底部的該阻障層的最大厚度與最小厚度的差異值小于20％。
12.一種改善阻障層的覆蓋均勻性的內連線，其特征在于，所述內連線包括一半導體基底；一介電層，形成于該半導體基底上，其中該介電層具有一雙鑲嵌結構，且該雙鑲嵌結構露出于該半導體基底表面設置；及一阻障層，形成于該雙鑲嵌結構的側壁及底部，其中該阻障層具有一由再濺擊制程形成的大體均勻的厚度。
13.如權利要求12所述的內連線，其特征在于，所述介電層為氧化層或低介電常數材料層。
14.如權利要求12所述的內連線，其特征在于，所述阻障層為鈦層、氮化鈦層、鉭層及氮化鉭層或上述材料的復合層其中之一。
15.如權利要求12所述的內連線，其特征在于，所述溝槽側壁的該阻障層的最大厚度與最小厚度的差異值小于20％。
16.如權利要求12所述的內連線，其特征在于，所述溝槽底部的該阻障層的最大厚度與最小厚度的差異值小于20％。
專利摘要本實用新型為一種改善阻障層的覆蓋均勻性的內連線，包括一半導體基底；一介電層，形成于該半導體基底上，其中該介電層具有一溝槽，且該溝槽露出于該半導體基底表面；以及，一阻障層，形成于該溝槽的側壁及底部，其中該阻障層具有一大體均勻的厚度，且該均勻的厚度藉由一再濺擊制程形成，從而克服了現有技術的缺陷，導電插塞與金屬層可有效連接，避免介電層上方及下方的金屬層導電不良的問題；同時，可有效避免金屬層構成的導電插塞的金屬擴散至介電層當中，進而達到提高產品可靠度的目的。
文檔編號H01L23/52GK2692839SQ200420049598
公開日2005年4月13日 申請日期2004年4月22日 優(yōu)先權日2004年4月22日
發(fā)明者黃震麟, 謝靜華, 眭曉林 申請人:臺灣積體電路制造股份有限公司