專(zhuān)利名稱：低泄漏單調(diào)cmos邏輯的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及數(shù)字電路領(lǐng)域；更具體而言，涉及單調(diào)互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)數(shù)字電路以及在單調(diào)CMOS邏輯電路中控制漏電流的方法。
背景技術(shù)：
在高級(jí)數(shù)字電路設(shè)計(jì)中越來(lái)越多地關(guān)心漏電流的控制，特別是當(dāng)數(shù)字邏輯電路處于預(yù)充電或者備用狀態(tài)時(shí)，這種狀態(tài)就電路處于該狀態(tài)的時(shí)間量而言，與電路的其他狀態(tài)相比，是占主導(dǎo)狀態(tài)。在由電池操縱的裝置中，高漏電流引起裝置工作時(shí)間減小。從而，需要漏電流減小的電路，和在數(shù)字CMOS邏輯電路中減小漏電流的方法。

發(fā)明內(nèi)容
本發(fā)明的第一方面是一種集成電路，包括一個(gè)或多個(gè)邏輯級(jí)，至少一個(gè)邏輯級(jí)具有占主導(dǎo)的高輸入狀態(tài)或者具有占主導(dǎo)的低輸入狀態(tài)；其中具有占主導(dǎo)的高輸入狀態(tài)的邏輯級(jí)包括，一個(gè)或多個(gè)相對(duì)于參考PFET為薄柵電介質(zhì)和高閾值電壓的PFET，和一個(gè)或多個(gè)相對(duì)于參考NFET為厚柵電介質(zhì)和低閾值電壓的NFET；并且其中具有占主導(dǎo)的低輸入狀態(tài)的邏輯級(jí)包括，一個(gè)或多個(gè)相對(duì)于參考PFET為厚柵電介質(zhì)和低閾值電壓的PFET，和一個(gè)或多個(gè)相對(duì)于參考NFET為薄柵電介質(zhì)和高閾值電壓的NFET。
本發(fā)明的第二方面是一種減小電路中漏電流的方法，包括指定具有其閾值電壓和其柵電介質(zhì)厚度的參考PFET，和具有其閾值電壓和其柵電介質(zhì)厚度的參考NFET；提供具有一個(gè)或多個(gè)邏輯級(jí)的電路；將至少一個(gè)邏輯級(jí)與占主導(dǎo)具有高輸入狀態(tài)或者占主導(dǎo)具有低輸入狀態(tài)的輸入端相連；其中與占主導(dǎo)具有高輸入狀態(tài)的輸入端相連的邏輯級(jí)包括一個(gè)或多個(gè)相對(duì)于參考PFET為薄柵電介質(zhì)和高閾值電壓的PFET，以及一個(gè)或多個(gè)相對(duì)于參考NFET為厚柵電介質(zhì)和低閾值電壓的NFET；并且其中與占主導(dǎo)具有低輸入狀態(tài)的輸入端相連的邏輯級(jí)包括一個(gè)或多個(gè)相對(duì)于參考PFET為厚柵電介質(zhì)和低閾值電壓的PFET，以及一個(gè)或多個(gè)相對(duì)于參考NFET為薄柵電介質(zhì)和高閾值電壓的NFET。
本發(fā)明的第三方面是一種漏電流減小的單調(diào)操作的CMOS電路的設(shè)計(jì)方法，包括指定具有其閾值電壓和其柵電介質(zhì)厚度的參考PFET，和具有其閾值電壓和其柵電介質(zhì)厚度的參考NFET；定義具有邏輯級(jí)的CMOS邏輯電路，所述邏輯級(jí)具有輸入狀態(tài)；對(duì)于占主導(dǎo)具有高輸入狀態(tài)的任意邏輯級(jí)，定義相對(duì)于參考PFET為薄柵電介質(zhì)和高閾值電壓的PFET；對(duì)于占主導(dǎo)具有高輸入狀態(tài)的任意邏輯級(jí)，定義相對(duì)于參考NFET為厚柵電介質(zhì)和低閾值電壓的NFET；對(duì)于占主導(dǎo)具有低輸入狀態(tài)的任意邏輯級(jí)，定義相對(duì)于參考PFET為厚柵電介質(zhì)和低閾值電壓的PFET；以及對(duì)于占主導(dǎo)具有低輸入狀態(tài)的邏輯級(jí)，定義相對(duì)于參考NFET為薄柵電介質(zhì)和高閾值電壓的NFET。
本發(fā)明的第四方面是漏電流減小的單調(diào)操作的CMOS電路的設(shè)計(jì)方法，包括(a)指定具有其閾值電壓和其柵電介質(zhì)厚度的參考PFET，和具有其閾值電壓和其柵電介質(zhì)厚度的參考NFET；(b)用標(biāo)準(zhǔn)設(shè)計(jì)元件合成原理電路設(shè)計(jì)，標(biāo)準(zhǔn)設(shè)計(jì)元件包括一個(gè)或多個(gè)參考PFET和一個(gè)或多個(gè)參考NFET；(c)針對(duì)占主導(dǎo)具有高輸入邏輯狀態(tài)或占主導(dǎo)具有低輸入邏輯狀態(tài)的邏輯級(jí)分析一個(gè)或多個(gè)電路；(d)選擇一個(gè)或多個(gè)被確定為占主導(dǎo)具有高輸入邏輯狀態(tài)或占主導(dǎo)具有低輸入邏輯狀態(tài)的邏輯級(jí)；以及(e)用漏電流減小的元件取代所選擇邏輯級(jí)的標(biāo)準(zhǔn)設(shè)計(jì)元件，漏電流減小的元件包括對(duì)于占主導(dǎo)具有高輸入狀態(tài)的邏輯級(jí)，相對(duì)于參考PFET為薄柵電介質(zhì)和高閾值電壓的PFET；對(duì)于占主導(dǎo)具有高輸入狀態(tài)的邏輯級(jí)，相對(duì)于參考NFET為厚柵電介質(zhì)和低閾值電壓的NFET；對(duì)于占主導(dǎo)具有低輸入狀態(tài)的邏輯級(jí)，相對(duì)于參考PFET為厚柵電介質(zhì)和低閾值電壓的PFET；以及對(duì)于占主導(dǎo)具有低輸入狀態(tài)的邏輯級(jí)，相對(duì)于參考NFET為薄柵電介質(zhì)和高閾值電壓的NFET。
本發(fā)明的第五方面是一種計(jì)算機(jī)系統(tǒng)，包括處理器，與處理器相連的地址/數(shù)據(jù)總線，以及與處理器相連的計(jì)算機(jī)可讀存儲(chǔ)部件，該存儲(chǔ)部件包含處理器實(shí)現(xiàn)漏電流減小的單調(diào)CMOS電路的設(shè)計(jì)方法時(shí)所執(zhí)行的指令，該方法包括由計(jì)算機(jī)執(zhí)行的以下步驟(a)指定具有其閾值電壓和其柵電介質(zhì)厚度的參考PFET，和具有其閾值電壓和其柵電介質(zhì)厚度的參考NFET；(b)用標(biāo)準(zhǔn)設(shè)計(jì)元件合成示意電路設(shè)計(jì)，其中標(biāo)準(zhǔn)設(shè)計(jì)元件包括一個(gè)或多個(gè)參考PFET和一個(gè)或多個(gè)參考NFET；(c)針對(duì)占主導(dǎo)具有高輸入邏輯狀態(tài)或占主導(dǎo)具有低輸入邏輯狀態(tài)的邏輯級(jí)，分析一個(gè)或多個(gè)電路；(d)選擇被確定為占主導(dǎo)具有高輸入邏輯狀態(tài)或占主導(dǎo)具有低輸入邏輯狀態(tài)的一個(gè)或多個(gè)邏輯級(jí)；以及(e)用漏電流減小的元件替換所選擇邏輯級(jí)的標(biāo)準(zhǔn)設(shè)計(jì)元件，該漏電流減小的元件包括對(duì)于占主導(dǎo)具有高輸入狀態(tài)的邏輯級(jí)相對(duì)于參考PFET為薄柵電介質(zhì)和高閾值電壓的PFET；對(duì)于占主導(dǎo)具有高輸入狀態(tài)的邏輯級(jí)，相對(duì)于參考NFET為厚柵電介質(zhì)和低閾值電壓的NFET；對(duì)于占主導(dǎo)具有低輸入狀態(tài)的邏輯級(jí)相對(duì)于參考PFET為厚柵電介質(zhì)和低閾值電壓的PFET；以及對(duì)于占主導(dǎo)具有低輸入狀態(tài)的邏輯級(jí)相對(duì)于參考NFET為薄柵電介質(zhì)和高閾值電壓的NFET。


在所附權(quán)利要求中提出了本發(fā)明的特征。不過(guò)當(dāng)結(jié)合附圖閱讀時(shí)，參照下面實(shí)施例的詳細(xì)描述，將更好地理解本發(fā)明本身，在附圖中圖1A和1B為示意性原理電路圖，表示通常，特別是在單調(diào)電路中CMOS邏輯電路中漏來(lái)源的來(lái)源；圖2A說(shuō)明對(duì)于NFET定義低和高VT，圖2B說(shuō)明對(duì)于PFET定義高和低VT；
圖3和4為示意性原理電路圖，說(shuō)明根據(jù)本發(fā)明減小單調(diào)CMOS邏輯電路中漏電流的方法；圖5為根據(jù)本發(fā)明第一示例脈沖靜態(tài)CMOS邏輯電路的示意圖；圖6為根據(jù)本發(fā)明第二示例脈沖靜態(tài)CMOS邏輯電路的示意圖；圖7A和7B為根據(jù)本發(fā)明圖6的NAND門(mén)的示意電路圖；圖8A和8B為根據(jù)本發(fā)明圖6的NOR門(mén)的示意電路圖；圖9A，9B，10A，10B，11A和11B為根據(jù)本發(fā)明在脈沖靜態(tài)邏輯電路裝置中應(yīng)用該減小漏電流方法的示意電路圖；圖12A，12B，13A和13B為根據(jù)本發(fā)明示例性NAND多米諾(domino)電路的示意電路圖；圖14A和14B所示的示意電路圖說(shuō)明本發(fā)明應(yīng)用于包含電路的熔絲；圖15所示的流程圖說(shuō)明根據(jù)本發(fā)明低漏電流單調(diào)CMOS電路的設(shè)計(jì)方法；以及圖16為用于實(shí)現(xiàn)本發(fā)明的通用計(jì)算機(jī)的示意方塊圖。
具體實(shí)施例方式
為了說(shuō)明本發(fā)明，在輸入、輸出或電路節(jié)點(diǎn)上術(shù)語(yǔ)“高”表示該輸入、輸出或電路節(jié)點(diǎn)上為邏輯1，術(shù)語(yǔ)“低”表示該輸入、輸出或電路節(jié)點(diǎn)上為邏輯0。邏輯1還相當(dāng)于足以使N-溝道場(chǎng)效應(yīng)晶體管(NFET)導(dǎo)通的電壓電平，并且通常還稱作VDD。邏輯0相當(dāng)于足以使P-溝道場(chǎng)效應(yīng)晶體管(PFET)導(dǎo)通的電壓電平，并且通常還稱作GND。高和低的這些用法不應(yīng)當(dāng)與下文中定義的術(shù)語(yǔ)高和低閾值電壓(VT)混淆。VDD和GND還可以視作電源的第一和第二端(rail)。
圖1A和1B為示意性原理電路圖，表示通常，特別是在單調(diào)電路中CMOS邏輯電路中漏電流的來(lái)源。單調(diào)電路定義為，通過(guò)電路的組合邏輯路徑，數(shù)據(jù)傳播時(shí)無(wú)需時(shí)鐘信號(hào)，并且通常沿著從低向高或從高向低的固定方向進(jìn)行評(píng)測(cè)。在圖1A和1B中，反相器100包括PFET T1和NFET T2。PFET T1的源極與VDD相連，NFET T2的源極接地。PFET T1和NFET T2的柵極與輸入端105相連，PFET T1和NFET T2的漏極與輸出端110相連。在操作過(guò)程中，輸入端105上的高電平使NFET T2導(dǎo)通，將PFET T1截止，從而使輸出端110變成低電平。
如圖1A中所示，在輸入端105為高電平時(shí)，PFET T1的主要漏電流為從VDD流向輸出端GND的閾下電壓漏電流ISUB，NFET T2的主要漏電流為從輸入端105流向GND的柵電介質(zhì)隧穿ITUN漏電流。如圖1B中所示，在輸入端105上為低電平時(shí)，PFET T1的主要漏電流為從VDD流向輸入端105的柵電介質(zhì)隧穿漏電流ITUN，NFET T2的主要漏電流為從VDD流向GND的閾下電壓漏電流ISUB。
柵電介質(zhì)隧穿泄漏是電流在FET柵極與反轉(zhuǎn)區(qū)之間流動(dòng)，當(dāng)柵極和本體處于不同電壓電平時(shí)，在FET柵極與襯底/本體之間流動(dòng)，在FET導(dǎo)通時(shí)發(fā)生這種泄漏。閾下泄漏是電流從FET的漏極流動(dòng)到源極，此時(shí)FET的柵極和源極處于相同電壓，當(dāng)FET截止時(shí)發(fā)生閾下泄漏，并且是由于對(duì)多數(shù)載流子表現(xiàn)出的勢(shì)壘高度引起的。
在繼續(xù)說(shuō)明之前，將用眾所周知的半導(dǎo)體物理學(xué)原理介紹參考NFET和參考PFET的概念，如可以在任何有關(guān)這一方面的良好的教科書(shū)中尋找到這方面的內(nèi)容，如John Wiley & Sons出版的S，M.Sze的“Physics of Semiconductor Devices”。用最大工作頻率fm定義FET的性質(zhì)或開(kāi)關(guān)速度，fm越高，則開(kāi)關(guān)速度越快；fm越低，則開(kāi)關(guān)速度越慢。塊硅FET的設(shè)計(jì)參數(shù)包括柵寬度(W)，柵長(zhǎng)度(L)，硅雜質(zhì)物質(zhì)濃度(N)，硅介電常數(shù)(εs)，柵電介質(zhì)介電常數(shù)(εi)和柵電介質(zhì)厚度(d)，不過(guò)這些是主要的設(shè)計(jì)參數(shù)。注意，在FET中柵電介質(zhì)的電容(Ci)為Ci＝εi/d。
FET的VT是常數(shù)εs和電子電荷(q)、作為摻雜硅的費(fèi)密能級(jí)(本身是N的函數(shù))(EF)與本征硅的費(fèi)密能級(jí)(Ei)之間的差值的平坦帶處的電勢(shì)(ΨB)、N和Ci的函數(shù)。如果在參考FET中，W，L，N，εs和d固定(從而Ci也固定)，則FET的VT也固定。
FET的fm是常數(shù)L，VT和電子遷移率(μn)和柵上電壓(VG)的函數(shù)。如果在FET中，L和VT固定，則FET的fm也固定。
除VT和Ci以外保持所有參數(shù)不變，則下面的描述對(duì)于任何FET都成立(1)VT越高，則FET越慢；VT越低，則FET越快；和(2)柵電介質(zhì)越厚，則FET越慢，柵電介質(zhì)越薄，F(xiàn)ET越快。
從而，此處將參考NFET定義為柵電介質(zhì)厚度和閾值電壓選擇成滿足上述性能要求的NFET。另外，此處將參考PFET定義為柵電介質(zhì)厚度和閾值電壓選擇成滿足上述性能要求的PFET。
圖2A表示相對(duì)于參考NFET定義NFET的低VT和高VT，圖2B表示相對(duì)于參考PFET定義PFET的高VT和低VT。
在圖2A中，可以看出(1)參考NFET的VT的值處于電壓電平VDD與GND之間，(2)高VT NFET的VT的值處于參考NFET的VT的電壓電平與VDD之間；(3)低VT NFET的VT的值處于參考NFET的VT的電壓電平與GND之間。從而，高VT NFET是一種VT比參考NFET的VT更高的NFET，低VT NFET是一種VT比參考NFET的VT更低的VT，其他設(shè)計(jì)參數(shù)(可能Ci是一個(gè)例外)保持為固定數(shù)值，如上所述。
在圖2B中，可以看出(1)參考PFET的VT的值處于電壓電平VDD與GND之間，(2)高VT PFET的VT的值處于參考PFET的VT的電壓電平與GND之間；和(3)低VT PFET的VT的值處于參考PFET的VT的電壓電平與VDD之間。從而，高VT PFET是一種VT比參考PFET的VT更低的PFET，低VT PFET是一種VT比參考PFET的VT更高的VT，其他設(shè)計(jì)參數(shù)(可能Ci是一個(gè)例外)保持為固定數(shù)值，如上所述。
在比較柵電介質(zhì)厚度時(shí)，電等效柵電介質(zhì)厚度考慮不同介電材料的不同介電常數(shù)。這是由于具有高介電常數(shù)的一薄層介電材料可能比具有低介電常數(shù)的物理上較厚的介電材料層具有更高的電等效柵電介質(zhì)厚度。由于熱二氧化硅是一種傳統(tǒng)的、性質(zhì)良好且公知的介電材料，通常用熱二氧化硅等效(TOXeq)厚度描述柵電介質(zhì)厚度，其中熱二氧化硅等效厚度是柵電介質(zhì)的物理厚度乘以熱二氧化硅的介電常數(shù)被柵電介質(zhì)材料的介電常數(shù)除得到的比值。術(shù)語(yǔ)電等效柵電介質(zhì)厚度通常簡(jiǎn)稱為等效柵電介質(zhì)厚度。
從而，厚柵NFET是一種具有比參考NFET的TOXeq柵電介質(zhì)厚度更大的TOXeq柵電介質(zhì)厚度的NFET，如上所述保持其他設(shè)計(jì)參數(shù)為固定數(shù)值(可能VT是一個(gè)例外)。另外，薄柵PFET是一種具有比參考PFET的TOXeq柵電介質(zhì)厚度更小的TOXeq柵電介質(zhì)厚度的PFET，如上所述保持其他設(shè)計(jì)參數(shù)為固定數(shù)值(可能VT是一個(gè)例外)。注意，厚/薄柵電介質(zhì)PFET和NFET的定義與高/低VT PFET和NFET的定義無(wú)關(guān)。
從而，此處相對(duì)于參考PFET定義薄柵電介質(zhì)和高閾值電壓PFET，相對(duì)于參考PFET定義厚柵電介質(zhì)和低閾值電壓PFET，相對(duì)于參考NFET定義薄柵電介質(zhì)和高閾值電壓NFET，相對(duì)于參考NFET定義厚柵電介質(zhì)和低閾值電壓NFET。
增大或減小等效柵電介質(zhì)厚度的第一種方法，是增大或減小柵電介質(zhì)的物理厚度(d)，不改變其材料成分。增大或減小等效柵電介質(zhì)厚度的第二種方法是如上所述將材料組分改變成具有更低或更高介電常數(shù)(εi)的材料。
參照?qǐng)D1A和1B，如果基于上面的定義將PFET T1進(jìn)一步描述為參考PFET，將NFET T1描述為參考NFET，則通過(guò)比較圖1A和1B的反相器100與下面中所述的圖3和4中所示的反相器，將更好地理解本發(fā)明的操作。
圖3和4是示意性原理電路圖，說(shuō)明根據(jù)本發(fā)明減小單調(diào)CMOS邏輯電路中漏電流的方法。在圖3中，反相器100A與圖1A的反相器100類(lèi)似，不過(guò)用PFET T3和NFET T4分別取代圖1A中的PFET T1和NFET T2，并且輸入端105的占主導(dǎo)狀態(tài)為高電平。即，在集成電路芯片與VDD和GND連接期間，輸入端105為高電平的時(shí)間周期比為低電平的時(shí)間周期更長(zhǎng)。因而，此處將輸入邏輯電路(NFET或PFET的柵極)的占主導(dǎo)高輸入狀態(tài)定義為輸入端(或柵極)在長(zhǎng)時(shí)間周期上在統(tǒng)計(jì)超過(guò)50％的時(shí)間內(nèi)為高電平的一種狀態(tài)，并將輸入邏輯電路(或NFET或PFET的柵極)的占主導(dǎo)低輸入狀態(tài)定義為輸入端(或柵極)在長(zhǎng)時(shí)間周期上在統(tǒng)計(jì)超過(guò)50％的時(shí)間內(nèi)為低電平的一種狀態(tài)。占主導(dǎo)為高或低電平的狀態(tài)例如包括備用狀態(tài)和預(yù)充電狀態(tài)。PFET T3是一種薄柵電介質(zhì)高VT PFET，NFET T4是一種厚柵電介質(zhì)低VT NFET。PFET T3的高VT減小了通過(guò)PFET T3的閾下泄漏，NFET T4的厚柵電介質(zhì)減小了通過(guò)NFET T4的柵電介質(zhì)隧穿泄漏。高VT減慢PFET T3，從而PFET T3也為薄柵電介質(zhì)PFET，其趨向于補(bǔ)償PFET T3的高VT所引起的速度的降低(即PFET最大工作頻率的減小)。注意，PFET T3的薄柵電介質(zhì)基本上不會(huì)增加?xùn)烹娊橘|(zhì)隧穿泄漏，因?yàn)镻FET T3的柵極和本體均主要處于電勢(shì)VDD。厚柵電介質(zhì)減慢NFET T4的操作，從而NFET T4也為低VT NFET，其趨向于補(bǔ)償NFET T4的厚柵電介質(zhì)引起的速度的降低。
在圖4中，反相器100B與圖1A的反相器100類(lèi)似，不過(guò)分別用PFET T5和NFET T6替代圖1A的PFET T1和NFET T2，并且輸入端105的占主導(dǎo)狀態(tài)為低電平。即，在包含和使用反相器100B的集成電路芯片(或其部分)的操作期間，輸入端105處于低電平的時(shí)間周期比其處于高電平的時(shí)間周期要長(zhǎng)。PFET T5為厚柵電介質(zhì)、低VT PFET，NFET T5為薄柵電介質(zhì)、高VT NFET。注意，NFET T6的薄柵電介質(zhì)不會(huì)增大柵電介質(zhì)隧穿泄漏，因?yàn)镹FET T6的柵極和本體均處于GND。PFET T5的厚柵電介質(zhì)減小了通過(guò)PFET T5的柵電介質(zhì)隧穿泄漏，NFET T6的高VT減小了通過(guò)NFET T6的閾下泄漏。厚柵電介質(zhì)減慢PFET T5，從而PFET T5也為低VT PFET，其趨向于補(bǔ)償PFET T5的厚柵電介質(zhì)所引起的速度降低(即減小NFET的最大工作頻率)。高VT減慢NFET T6的操作，從而NFET T6也為薄柵電介質(zhì)VT NFET，其趨向于補(bǔ)償NFET T4的高VT所引起的速度降低。
從圖3和4可以看出，可以將用于減小單調(diào)CMOS電路中漏電流的兩條原則描述為原則1當(dāng)電路輸入端的占主導(dǎo)狀態(tài)是高電平時(shí)，電路中的所有PFET都應(yīng)當(dāng)為薄柵電介質(zhì)/高VT PFET，電路中的所有NFET都應(yīng)當(dāng)為厚柵電介質(zhì)/低VT NFET。
原則2當(dāng)電路輸入端的占主導(dǎo)狀態(tài)是低電平時(shí)，電路中的所有PFET都應(yīng)當(dāng)為厚柵電介質(zhì)/低VT PFET，電路中的所有NFET都應(yīng)當(dāng)為薄柵電介質(zhì)/高VT NFET。
圖5是根據(jù)本發(fā)明第一示例脈沖靜態(tài)CMOS邏輯電路的示意圖。在圖5中，延遲電路115包括動(dòng)態(tài)輸入鎖存器120，動(dòng)態(tài)輸出鎖存器125，同樣的動(dòng)態(tài)輸入鎖存器120，分別包括PFET T7A和T7B以及NFET T8A和T8B的反相器130A和130B，以及包括PFET T9和NFET T10的反相器135。反相器130A的輸入端與動(dòng)態(tài)輸入鎖存器120的輸出端連接，反相器130B的輸出端與動(dòng)態(tài)鎖存器125的輸入端連接。反相器135的輸入端與反相器130A的輸出端連接，反相器135的輸出端與反相器130B的輸入端連接。動(dòng)態(tài)輸入和輸出鎖存器120和125分別包括設(shè)置/復(fù)位(S/R)鎖存器140A和140B，并且分別包括脈沖發(fā)生器145A和145B。
在操作過(guò)程中，經(jīng)過(guò)S/R鎖存器140A鎖存的數(shù)據(jù)，通過(guò)脈沖發(fā)生器145A被脈沖輸入到串聯(lián)連接的反相器130A，135和130B中，并且由S/R鎖存器140B將結(jié)果鎖存。假設(shè)動(dòng)態(tài)鎖存器120的占主導(dǎo)狀態(tài)為高電平(從而，將反相器130A的輸入端的占主導(dǎo)狀態(tài)也設(shè)定為高電平)，從而反相器135的輸入端將具有低電平的占主導(dǎo)狀態(tài)，反相器130B的輸入端將具有高電平的占主導(dǎo)狀態(tài)。對(duì)電路115應(yīng)用下面所述的原則1和2，規(guī)定PFET T7A和T7B為薄柵電介質(zhì)/高VTPFET，PFET T9為厚柵電介質(zhì)/低VT PFET，NFET T8A和T8B為厚柵電介質(zhì)/低VT NFET，NFET T10為薄柵電介質(zhì)/薄VT NFET。從而，減小了電路115在主要輸入狀態(tài)下發(fā)生的泄漏。
圖6為根據(jù)本發(fā)明第二示例脈沖靜態(tài)CMOS邏輯電路的示意圖。在圖6中，脈沖靜態(tài)CMOS電路150包括動(dòng)態(tài)輸入鎖存器155，動(dòng)態(tài)輸出鎖存器160和相同的NAND門(mén)160A、160B和160C，以及相同的NOR門(mén)165A和165B。NAND門(mén)的第一輸入端與動(dòng)態(tài)輸入鎖存器155的輸出端連接。NOR門(mén)165A的第一輸入端與NAND門(mén)160A的輸出端連接。NAND門(mén)160B的第一輸入端與NOR門(mén)165A的輸出端連接。NOR門(mén)165B的第一輸入端與NAND門(mén)160B的輸出端連接。NAND門(mén)160C的的第一輸入端與NOR門(mén)165B的輸出端連接。NAND門(mén)160C的輸出端與動(dòng)態(tài)輸出鎖存器160的輸入端連接。注意，NAND門(mén)不必相同，NOR門(mén)不必相同，并且NAND或NOR門(mén)的輸入端的數(shù)量可以為2以上的任何數(shù)字，為了為了清楚起見(jiàn)作此說(shuō)明。不過(guò)，特定NAND門(mén)的所有輸入端的占主導(dǎo)狀態(tài)必須相同，且特定NOR門(mén)的所有輸入端的占主導(dǎo)狀態(tài)必須相同。
動(dòng)態(tài)輸入鎖存器155的占主導(dǎo)輸出狀態(tài)決定所有NAND門(mén)160A、160B和160C以及NOR門(mén)165A和165B的占主導(dǎo)輸入狀態(tài)。在圖6中，動(dòng)態(tài)輸入鎖存器的占主導(dǎo)輸出狀態(tài)被重置為高電平(RH)，從而所有NAND門(mén)160A、160B和160C的所有輸入端的占主導(dǎo)狀態(tài)為RH，兩個(gè)NOR門(mén)165A和165B的占主導(dǎo)狀態(tài)被重置為低電平(RL)。在圖7A、7B、8A和8B中說(shuō)明了本發(fā)明減小漏電流時(shí)所需的每個(gè)NAND門(mén)160A，160B和160C以及每個(gè)NOR門(mén)165A和165B的各晶體管的說(shuō)明，并在下文進(jìn)行描述。
圖7A和7B為根據(jù)本發(fā)明圖6的NAND門(mén)的示意電路圖。在圖7A中，NAND門(mén)160A(代表任何NAND門(mén)160A、160B或160C)包括PFET T16和T17以及NFET T18和T19。PFET T16和NFET T18的柵極與具有占主導(dǎo)狀態(tài)(RH)的輸入端A連接，PFET T17和NFETT19的柵極與具有占主導(dǎo)狀態(tài)(RH)的輸入端B連接。PFET T16和T17的源極與VDD連接，NFET T19的源極與GND相連。NFET T18的漏極與PFET T16和T17的漏極相連，并與輸出端Q相連。NFETT19的漏極與NFET T18的源極相連。根據(jù)下面所述的原則1和2，為了減小NAND門(mén)160A的泄漏，PFET T16和T17為薄柵電介質(zhì)/高VT PFET，NFET T18和T19為厚柵電介質(zhì)/低VT NFET。不過(guò)，如果NAND門(mén)160A的占主導(dǎo)狀態(tài)為低電平，則嚴(yán)格堅(jiān)持原則1和2會(huì)引起NAND門(mén)160A潛在的性質(zhì)降低。
PFET T16或T17以及NFET T18和T19“層疊”在VDD與GND之間，NFET T18為“中間”NFET，即通過(guò)至少另一NFET由GND選通的NFET。由于NFET T18是“中間”NFET，其發(fā)生稱作體效應(yīng)(bodyeffect)的現(xiàn)象(也稱作襯底偏置效應(yīng))。在狀態(tài)轉(zhuǎn)變過(guò)程中，體效應(yīng)動(dòng)態(tài)改變NFET(或PFET)的VT。輸入端A上為低電平時(shí)，PFET T17與NFET T18之間節(jié)點(diǎn)N1相對(duì)于NFET T18的源極上的電壓為高電平。輸入端A和B上變成高電平時(shí)，NFET T18的源極與NFET T19的漏極之間的節(jié)點(diǎn)N2暫時(shí)升高，這是由于當(dāng)節(jié)點(diǎn)N1被拉到低電平時(shí)的分壓效應(yīng)。其導(dǎo)致性能降低，因?yàn)樽鳛樾阅艿囊粋€(gè)測(cè)量標(biāo)準(zhǔn)，過(guò)驅(qū)動(dòng)電壓(VOD)是柵極與源極之間的電壓(VCS)減去VT。VT越高，則VOD越小，且給定電壓下FET越“容易”被導(dǎo)通。由于在特定電壓電平信號(hào)的上升和下降時(shí)間測(cè)量性能，從而由于VT增大，VOD達(dá)到特定電壓電平要花費(fèi)更長(zhǎng)時(shí)間。如圖7B中所示，通過(guò)調(diào)節(jié)NFET T18的閾值電壓，可有選擇地在泄漏與性能之間作出折衷。
在圖7B中，門(mén)170與圖7A的NAND門(mén)160A相似，不過(guò)PFETT16和T17為厚柵電介質(zhì)/低VT PFET，NFET T19為薄柵電介質(zhì)/高VT NFET。NFET T18依然為薄柵電介質(zhì)NFET，不過(guò)已經(jīng)根據(jù)上面參照?qǐng)D2A和2B給出的定義將其閾值電壓調(diào)節(jié)成比高VT NFET的閾值電壓小的數(shù)值。
圖8A和8B為根據(jù)本發(fā)明圖6的NOR門(mén)的示意電路圖。在圖8A中，NOR門(mén)165A(代表NAND門(mén)165A或165B兩者)包括PFETT21和T22以及NFET T23和T24。PFET T21和NFET T24的柵極與具有占主導(dǎo)狀態(tài)(RL)的輸入端A相連，PFET T22和NFET T23的柵極與具有占主導(dǎo)狀態(tài)(RH)的輸入端B相連。NFET T23和T24的源極與GND相連，PFET T21的源極與VDD相連。PFET T22的漏極與NFET T23和T24的漏極相連，并與輸出端Q相連。PFET T21的漏極與PFET T22的源極相連。根據(jù)下面所述的原則1和2，為了減小NOR門(mén)165A的泄漏，PFET T21和T22為厚柵電介質(zhì)/低VTPFET，NFET T23和T24為薄柵電介質(zhì)/高VT NFET。不過(guò)，如果NOR門(mén)165A的占主導(dǎo)狀態(tài)為低電平，則嚴(yán)格地堅(jiān)持原則1和2，導(dǎo)致NOR門(mén)165A潛在的性能降低。
PFET T21和T22以及NFET T23或NFET T24“層疊”在VDD與GND之間，PFET T22為“中間”P(pán)FET，即通過(guò)至少另一PFET由VDD導(dǎo)通的PFET。由于PFET T22為“中間”P(pán)FET，則其也發(fā)生體效應(yīng)。當(dāng)輸入端A上為高電平時(shí)，PFET T22與NFET T23之間的節(jié)點(diǎn)N3相對(duì)于PFET T22的源極上的電壓為高電平，導(dǎo)致PFET T22按照與上面所描述的關(guān)于圖7A的NFET T18的相同方式，發(fā)生潛在的性能損失。另外，如圖8B中所示，通過(guò)調(diào)節(jié)NFET T22的閾值電壓，可有選擇地在泄漏與性能之間作出折衷。
在圖8B中，NOR門(mén)175與圖8A的NOR門(mén)165A類(lèi)似，不過(guò)PFET T21為薄柵電介質(zhì)/低VT PFET，NFET T23和T24為厚柵電介質(zhì)/低VT NFET，PFET T22依然為薄柵電介質(zhì)PFET，不過(guò)已經(jīng)根據(jù)上面參照?qǐng)D2A和2B給出的定義將其閾值電壓調(diào)節(jié)成比高VT PFET的閾值電壓小的數(shù)值。
此處將中間PFET定義為其源極通過(guò)至少另一PFET由VDD導(dǎo)通的PFET，并且其中PFET通過(guò)源極與漏極連線而從VDD到GND串聯(lián)連接。此處將中間NFET定義為其源極通過(guò)至少另一NFET由GND選通的NFET，其中NFET通過(guò)源極與漏極連線而從VDD到GND串聯(lián)連接。
在考察幾種附加的FET“層疊”電路結(jié)構(gòu)之前，將用于減小單調(diào)CMOS電路中漏電流的兩個(gè)可選擇的原則描述為原則3(可選)當(dāng)電路輸入端的占主導(dǎo)狀態(tài)是高電平時(shí)，電路中的所有中間PFET相對(duì)于參考PFET而言都應(yīng)當(dāng)為薄柵電介質(zhì)PFET，并且閾值電壓小于高VT PFET的閾值電壓。
原則4(可選)當(dāng)電路輸入端的占主導(dǎo)狀態(tài)為低電平時(shí)，電路中的所有中間NFET相對(duì)于參考NFET而言都應(yīng)當(dāng)為薄柵電介質(zhì)NFET，且閾值電壓小于高VT NFET的閾值電壓。
應(yīng)當(dāng)注意，上面所述的用于減小漏電流的原則1、2、3和4定義了一種CMOS集成電路拓?fù)浣Y(jié)構(gòu)，即原則1、2、3和4定義了CMOS集成電路的元件(在此情形中為特定類(lèi)型的NFET和PFET)的相互連接。
圖9A，9B，10A，10B，11A和11B所示的示意電路圖說(shuō)明根據(jù)本發(fā)明減小脈沖靜態(tài)邏輯電路裝置中漏電流的方法的應(yīng)用。在圖9A中，PFET T25A和NFET T26A到T28層疊在VDD與GND之間，并且PFET T25A和NFET T26A到T28A的柵極共享一個(gè)具有高電平占主導(dǎo)狀態(tài)的共同輸入端。應(yīng)用上面所述的原則1到4。PFET T25A為薄柵電介質(zhì)/高VT PFET，NFET T26A到T28A為厚柵電介質(zhì)/低VT NFET。
在圖9B中，PFET T25B和NFET T26B到T28B層疊在VDD與GND之間，PFET T25B和NFET T26B到T28B的柵極共享一個(gè)具有占主導(dǎo)低電平狀態(tài)的公共輸入端。應(yīng)用前面描述的原則1到4。PFETT25B為厚柵電介質(zhì)/低VT PFET，NFET T26B到T27B為VT小于高VT NFET的薄柵電介質(zhì)NFET，NFET T28B為薄柵電介質(zhì)/高VTNFET。
在圖10A中，PFET T29A到T31A以及NFET T32A層疊在VDD與GND之間，并且PFET T29A到T31A以及NFET T32A的柵極共享一個(gè)具有占主導(dǎo)高電平狀態(tài)的共同輸入端。應(yīng)用前面描述的原則1到4。PFET T29A為薄柵電介質(zhì)/高VT PFET，PFET T30A到T31A為VT小于高VT PFET的薄柵電介質(zhì)PFET，NFET T32A為厚柵電介質(zhì)/低VT NFET。
在圖10B中，PFET T29B和NFET T30B到T31B層疊在VDD與GND之間，并且PFET T29B到T31A以及NFET T32B的柵極共享一個(gè)具有占主導(dǎo)低電平狀態(tài)的公共輸入端。應(yīng)用上面所述的原則1到4。PFET T29B到T31B為厚柵電介質(zhì)/低VT PFET，NFET T32B為薄柵電介質(zhì)/高VT NFET。
在圖11A中，PFET T33A和T34A以及NFET T35A和T36A層疊在VDD與GND之間，并且PFET T33A和T34A以及NFET T35A和T36A的柵極共享一個(gè)具有占主導(dǎo)高電平狀態(tài)的公共輸入端。應(yīng)用上面所述的原則1到4。PFET T33A為薄柵電介質(zhì)/高VT PFET，PFETT34A為VT小于高VT PFET的薄柵電介質(zhì)PFET，NFET T35A和T36A為厚柵電介質(zhì)/低VT NFET。
在圖11B中，PFET T33B和T34B以及NFET T35B和T36B層疊在VDD與GND之間，并且PFET T33B和T34B以及NFET T35B和T36B的柵極共享一個(gè)具有占主導(dǎo)低電平狀態(tài)的公共輸入端。應(yīng)用上面所述的原則1到4。PFET T33B和T34B為厚柵電介質(zhì)/低VTPFET，NFET T35B為VT小于高VT NFET的薄柵電介質(zhì)NFET，NFET T36B為薄柵電介質(zhì)/高VT NFET。
另一種單調(diào)CMOS電路為動(dòng)態(tài)多米諾電路。就通過(guò)本發(fā)明的方法減小漏電流而言，按照與脈沖靜態(tài)邏輯電路相同的方式對(duì)待多米諾電路。
圖12A，12B，13A和13B為根據(jù)本發(fā)明示例性NAND多米諾電路的示意電路圖。在圖12A中，NAND門(mén)180A包括PFET T37和T38，NFET T39A、T40A和T41以及反相器185。PFET T37和T38的源極與VDD相連。PFET T37和T38的漏極與NFET T39A的漏極和反相器185的輸入端相連。NFET T39A的源極與NFET T40A的漏極相連。NFET T40A的源極與NFET T41的漏極相連，NFET T41的源極與GND相連。反相器185的輸出端與輸出節(jié)點(diǎn)Q和PFET T38的柵極相連。PFET T37和T41的柵極與預(yù)充電時(shí)鐘(PC)相連，NFET T39A的柵極與輸入端A相連，NFET T40A的柵極與輸入端B相連。預(yù)充電時(shí)鐘PC，輸入端A和輸出端B的占主導(dǎo)狀態(tài)為低電平。
在操作過(guò)程中，在預(yù)充電階段，PC為低電平，PFET T37將節(jié)點(diǎn)N3充電成高電平(VDD)，將輸出端Q驅(qū)動(dòng)為低電平(GND)，并將PFET T38導(dǎo)通。NFET T41A截止，在預(yù)充電階段斷開(kāi)到達(dá)GND的路徑。當(dāng)預(yù)充電時(shí)鐘變成高電平時(shí)，能進(jìn)行評(píng)測(cè)階段。輸入端A和B上為高電平時(shí)，節(jié)點(diǎn)N3與GND連接，將反相器185的輸出切換成高電平，并使PFET T38截止。
在圖12A中，對(duì)NAND門(mén)180A應(yīng)用上面所述的用于減小漏電流的原則1和2。從而，PFET T37和T38(以及可選擇的反相器185的PFET)為厚柵電介質(zhì)/低VT PFET，NFET T39A，T40A，T41(以及可選擇的反相器185的NFET)為薄柵電介質(zhì)/高VT NFET。
在圖12B中，NAND門(mén)180B與圖12A的NAND門(mén)180A類(lèi)似，不過(guò)用NFET T39B取代NFET T39A，用NFET T40B取代NFETT40A。對(duì)于NAND門(mén)180B，不僅應(yīng)用原則1和2，而且還應(yīng)用上面所述的用于減小漏電流的原則3和4。從而，NFET T39B和T40B為VT小于高VT NFET的薄柵電介質(zhì)NFET。
在圖13A中，將NAND門(mén)190A預(yù)充電成低電平，并且預(yù)充電時(shí)鐘PC、輸入端A和輸入端B的占主導(dǎo)狀態(tài)為高電平。對(duì)NAND門(mén)190A應(yīng)用上面所述的用于減小漏電流的原則1和2。從而，PFET T42，T43和T44A(以及可選擇的反相器195的PFET)為薄柵電介質(zhì)/高VT PFET，NFET T45和T46(以及可選擇的反相器195的NFET)為厚柵電介質(zhì)/低VT NFET。
在圖13B中，NAND門(mén)190B與圖13A的NAND門(mén)190A相似，不過(guò)用PFET T43B取代PFET T43A，用PFET T44B取代PFETT44A。對(duì)于NAND門(mén)190B不僅應(yīng)用原則1和2，而且還應(yīng)用上面所述的用于減小漏電流的原則3和4。從而，PFET T43B和T44B為VT小于高VT PFET的薄柵電介質(zhì)PFET。
通常使用熔絲來(lái)設(shè)定集成電路芯片的多種功能。熔絲為占主導(dǎo)狀態(tài)的最終表示，它們或者開(kāi)路或者短路，并且大部分熔絲保持短路(除大部分熔絲保持開(kāi)路的反熔絲(antifuse)的情形)或者未被編程。從而熔絲評(píng)測(cè)電路(evaluation circuit)包括另一種可應(yīng)用本發(fā)明的單調(diào)CMOS電路。
圖14A和14B所示的示意電路圖說(shuō)明本發(fā)明應(yīng)用于包含熔絲的電路。在圖14A中，熔絲200連接于VDD與評(píng)測(cè)電路205的輸入端之間，評(píng)測(cè)電路205用于評(píng)測(cè)熔絲的狀態(tài)。評(píng)測(cè)電路205的輸出端與鎖存器210相連，鎖存器210用于鎖存熔絲的被評(píng)測(cè)狀態(tài)。評(píng)測(cè)電路205可包含脈沖CMOS組合邏輯或組合多米諾邏輯，根據(jù)原則1和2以及可選擇的原則3和4調(diào)節(jié)NFET和PFET的柵電介質(zhì)厚度以及其VT，如上所述通過(guò)占主導(dǎo)輸入電平為高而減小漏電流。
在圖14B中，熔絲215連接于GND與評(píng)測(cè)電路220的輸入端之間，評(píng)測(cè)電路220用于評(píng)測(cè)熔絲的狀態(tài)。評(píng)測(cè)電路220的輸出與鎖存器225相連，鎖存器225用于鎖存評(píng)測(cè)出的熔絲狀態(tài)。評(píng)測(cè)電路225可包含脈沖CMOS組合邏輯或組合多米諾邏輯，基于原則1和2以及可選擇的原則3和4調(diào)節(jié)NFET和PFET的柵電介質(zhì)厚度以及其VT，用于如上所述通過(guò)占主導(dǎo)輸入電平為低來(lái)減小漏電流。
圖15所示的流程圖說(shuō)明根據(jù)本發(fā)明低漏電流單調(diào)CMOS電路的設(shè)計(jì)方法。在步驟230，產(chǎn)生用于集成電路芯片的高級(jí)設(shè)計(jì)。在步驟235，根據(jù)該高級(jí)設(shè)計(jì)，通過(guò)將來(lái)自合成庫(kù)的標(biāo)準(zhǔn)設(shè)計(jì)元件組裝成高級(jí)設(shè)計(jì)的原理設(shè)計(jì)圖(即連線表)，進(jìn)行設(shè)計(jì)合成。合成庫(kù)中的標(biāo)準(zhǔn)設(shè)計(jì)元件包括利用具有參考柵電介質(zhì)和參考VT的PFET和NFET的各晶體管、單元、門(mén)、宏指令和核心程序。因而，此處將標(biāo)準(zhǔn)設(shè)計(jì)元件定義為利用上述參考NFET和/或參考PFET的設(shè)計(jì)元件。合成庫(kù)還包括漏電流減小的具有NFET和PFET的設(shè)計(jì)元件、NFET和PFET具有根據(jù)上述用于減小漏電流的原則1和2的厚和薄柵電介質(zhì)以及高和低VT的組合。此外，合成庫(kù)可有選擇地包括漏電流減小的具有NFET和PFET的設(shè)計(jì)元件、NFET和PFET具有符合上述用于減小漏電流的原則3和4的厚和薄柵電介質(zhì)以及VT范圍的組合。在步驟240，對(duì)原理設(shè)計(jì)執(zhí)行噪聲建模和對(duì)原理設(shè)計(jì)產(chǎn)生的噪聲模型進(jìn)行分析，并進(jìn)行模擬和定時(shí)分析。還可以進(jìn)行漏電流分析。接下來(lái)，在步驟245，判斷該設(shè)計(jì)是否通過(guò)了噪聲和定時(shí)規(guī)范。如果在步驟245，該設(shè)計(jì)沒(méi)有通過(guò)，則該方法進(jìn)行步驟250，，根據(jù)步驟240處執(zhí)行的分析，再次使用標(biāo)準(zhǔn)設(shè)計(jì)元件調(diào)節(jié)連線表設(shè)計(jì)，否則該方法進(jìn)行步驟255。
在步驟255，針對(duì)該設(shè)計(jì)內(nèi)所有或所選擇單調(diào)CMOS邏輯電路的所有輸入端的占主導(dǎo)狀態(tài)，分析該設(shè)計(jì)。然后，在步驟260，對(duì)于步驟255中所選擇的所有輸入端都具有占主導(dǎo)和相同狀態(tài)的那些CMOS邏輯電路的全部或者子集，由與所更換的標(biāo)準(zhǔn)元件具有相同功能的合成庫(kù)中的低泄漏元件基于原則1和2更換標(biāo)準(zhǔn)元件。
接下來(lái)，在步驟265，對(duì)于修改過(guò)的原理設(shè)計(jì)進(jìn)行重新模擬、定時(shí)和漏電流分析。在步驟270，判斷是否滿足了定時(shí)和漏電流目標(biāo)。如果已經(jīng)滿足了定時(shí)或漏電流目標(biāo)，則方法進(jìn)行步驟275，進(jìn)行物理設(shè)計(jì)，將原理設(shè)計(jì)轉(zhuǎn)變成用于產(chǎn)生掩模的形狀資料，而掩模用于制造電路；否則，該方法執(zhí)行步驟280。在步驟280，用合成庫(kù)中滿足相應(yīng)原則3和4的泄漏減小的元件替代所選擇的滿足原則1和2的泄漏減小的元件，并且該方法回到步驟265。
對(duì)于上述設(shè)計(jì)流程可作出多種改變。首先，在步驟235，設(shè)計(jì)合成中可以直接包含漏電流減小的元件，尤其是在更成熟電路設(shè)計(jì)系列內(nèi)。第二，可跳過(guò)步驟265和270。第三，在步驟280，取代滿足原則3和4的泄漏減小的元件，可使用滿足其他原則1和2漏電流減小的設(shè)計(jì)元件。關(guān)鍵在于，滿足原則3和4的漏電流減小元件的使用是可選的。第四，設(shè)計(jì)者在基于原則1和2以及可選擇的原則3和4的設(shè)計(jì)活動(dòng)期間，可使用設(shè)計(jì)者在任何時(shí)刻產(chǎn)生的特殊設(shè)計(jì)元件(即設(shè)計(jì)庫(kù)中沒(méi)有的設(shè)計(jì)元件)，不限于設(shè)計(jì)庫(kù)中的元件。
通常，用通用計(jì)算機(jī)來(lái)實(shí)現(xiàn)此處就低漏電流單調(diào)CMOS電路的設(shè)計(jì)方法所描述的方法，并且將該方法編碼成活動(dòng)或硬介質(zhì)上的一系列指令，以備通用計(jì)算機(jī)使用。圖16為實(shí)現(xiàn)本發(fā)明的通用計(jì)算機(jī)的示意方塊圖。在圖16中，計(jì)算機(jī)系統(tǒng)300具有至少一個(gè)微處理器或中央處理器(CPU)305。CPU 305通過(guò)系統(tǒng)總線310與隨機(jī)存取存儲(chǔ)器(RAM)315，只讀存儲(chǔ)器(ROM)320，用于連接活動(dòng)數(shù)據(jù)和/或程序存儲(chǔ)裝置330和海量數(shù)據(jù)和/或程序存儲(chǔ)裝置335的輸入/輸出(I/O)適配器325，用于連接鍵盤(pán)345和鼠標(biāo)350的用戶接口適配器340，用于連接數(shù)據(jù)端口360的端口適配器355，以及用于連接顯示裝置370的顯示適配器365。
ROM 320包含用于計(jì)算機(jī)系統(tǒng)300的基本操作系統(tǒng)。該操作系統(tǒng)可以駐留在RAM 315中，或者本領(lǐng)域中公知的其他地方?；顒?dòng)數(shù)據(jù)和/或程序存儲(chǔ)裝置330例如包括磁性介質(zhì)，如軟盤(pán)和磁帶驅(qū)動(dòng)器，以及光學(xué)介質(zhì)如CD ROM驅(qū)動(dòng)器。海量數(shù)據(jù)和/或程序存儲(chǔ)裝置335例如包括硬盤(pán)驅(qū)動(dòng)器和非易失存儲(chǔ)器如閃存。除了鍵盤(pán)345和鼠標(biāo)350以外，其他用戶輸入裝置如跟蹤球、書(shū)寫(xiě)板、壓板、話筒、光筆和位置檢測(cè)屏顯示器，可以與用戶接口340相連。顯示裝置例如包括陰極射線管(CRT)和液晶顯示器(LCD)。
具有適當(dāng)應(yīng)用接口的計(jì)算機(jī)程序可由本領(lǐng)域技術(shù)人員產(chǎn)生，并存儲(chǔ)在系統(tǒng)或數(shù)據(jù)和/或程序存儲(chǔ)裝置中，簡(jiǎn)化本發(fā)明的實(shí)現(xiàn)。在操作時(shí)，信息或所產(chǎn)生的執(zhí)行本發(fā)明的計(jì)算機(jī)程序，被加載到適當(dāng)?shù)幕顒?dòng)和/或程序存儲(chǔ)裝置330上，通過(guò)數(shù)據(jù)端口360或者通常使用鍵盤(pán)345輸入。
上面為了理解本發(fā)明描述了本發(fā)明的實(shí)施例。應(yīng)當(dāng)理解本發(fā)明不限于此處所述的特定實(shí)施例，本領(lǐng)域技術(shù)人員在不偏離本發(fā)明精神的條件下可進(jìn)行多種變型、重新設(shè)置和替代。從而，下述權(quán)利要求意在覆蓋處于本發(fā)明精神和范圍內(nèi)的所有這些變型和改變。
權(quán)利要求
1.一種集成電路，包括一個(gè)或多個(gè)邏輯級(jí)，至少一個(gè)所述邏輯級(jí)占主導(dǎo)地具有高輸入狀態(tài)或占主導(dǎo)地具有低輸入狀態(tài)；其中占主導(dǎo)地具有所述高輸入狀態(tài)的所述邏輯級(jí)，包括一個(gè)或多個(gè)相對(duì)于參考PFET為薄柵電介質(zhì)和高閾值電壓的PFET，和一個(gè)或多個(gè)相對(duì)于參考NFET為厚柵電介質(zhì)和低閾值電壓的NFET；并且其中占主導(dǎo)地具有所述低輸入狀態(tài)的所述邏輯級(jí)，包括一個(gè)或多個(gè)相對(duì)于所述參考PFET為厚柵電介質(zhì)和低閾值電壓的PFET，和一個(gè)或多個(gè)相對(duì)于所述參考NFET為薄柵電介質(zhì)和高閾值電壓的NFET。
2.如權(quán)利要求1所述的電路，其中占主導(dǎo)地具有所述高輸入狀態(tài)的所述邏輯級(jí)，包括全都是薄柵電介質(zhì)和高閾值電壓PFET，并包括全都是厚柵電介質(zhì)和低閾值電壓NFET；并且占主導(dǎo)地具有低輸入狀態(tài)的所述邏輯級(jí)，包括全都是厚柵電介質(zhì)和低閾值電壓PFET，并包括全都是薄柵電介質(zhì)和高閾值電壓NFET。
3.如權(quán)利要求1所述的電路，其中所有的所述邏輯級(jí)都具有占主導(dǎo)的高輸入狀態(tài)或占主導(dǎo)的低輸入狀態(tài)。
4.如權(quán)利要求3所述的電路，其中占主導(dǎo)地具有高輸入狀態(tài)的邏輯級(jí)與占主導(dǎo)地具有低輸入狀態(tài)的邏輯級(jí)串聯(lián)連接，所述占主導(dǎo)地具有高輸入狀態(tài)的邏輯級(jí)與占主導(dǎo)地具有低輸入狀態(tài)的邏輯級(jí)交替設(shè)置。
5.如權(quán)利要求1所述的電路，其中所述邏輯級(jí)還包括中間NFET或中間PFET，或者同時(shí)包括中間NFET和中間PFET；其中對(duì)于占主導(dǎo)地具有所述高輸入狀態(tài)的邏輯級(jí)，中間PFET在所述薄柵電介質(zhì)和高閾值電壓PFET與所述厚柵電介質(zhì)和低閾值電壓NFET之間串聯(lián)層疊，所述中間PFET相對(duì)于所述參考PFET具有薄柵電介質(zhì)，且閾值電壓小于所述薄柵電介質(zhì)和高閾值電壓PFET的閾值電壓；并且其中對(duì)于占主導(dǎo)地具有所述低輸入狀態(tài)的邏輯級(jí)，中間NFET和PFET在所述厚柵電介質(zhì)和低閾值電壓PFET與所述薄柵電介質(zhì)和高閾值電壓NFET之間串聯(lián)層疊，所述中間NFET相對(duì)于所述參考NFET具有薄柵電介質(zhì)，并且閾值電壓小于所述高閾值NFET的閾值電壓。
6.如權(quán)利要求1所述的電路，其中所述邏輯級(jí)單調(diào)地工作。
7.如權(quán)利要求1所述的電路，其中所述邏輯級(jí)包括脈沖CMOS邏輯電路，動(dòng)態(tài)多米諾電路或熔絲評(píng)測(cè)電路。
8.如權(quán)利要求1所述的電路，其中所述占主導(dǎo)的高輸入狀態(tài)和所述占主導(dǎo)的低輸入狀態(tài)是從預(yù)充電狀態(tài)、備用狀態(tài)、與所述電路相連的組合邏輯的輸出狀態(tài)以及所述電路前面邏輯級(jí)的輸出狀態(tài)組成的狀態(tài)組中獨(dú)立選擇出的。
9.一種減小電路中漏電流的方法，包括指定具有特定閾值電壓和柵電介質(zhì)厚度的參考PFET，和具有特定閾值電壓和柵電介質(zhì)厚度的參考NFET；提供所述電路，所述電路具有一個(gè)或多個(gè)邏輯級(jí)；將至少一個(gè)所述邏輯級(jí)與占主導(dǎo)地具有高輸入狀態(tài)或占主導(dǎo)地具有低輸入狀態(tài)的輸入端相連；其中與占主導(dǎo)地具有所述高輸入狀態(tài)的所述輸入端連接的所述邏輯級(jí)，包括一個(gè)或多個(gè)相對(duì)于所述參考PFET為薄柵電介質(zhì)和高閾值電壓的PFET，以及一個(gè)或多個(gè)相對(duì)于所述參考NFET為厚柵電介質(zhì)和低閾值電壓的NFET；并且其中與占主導(dǎo)地具有所述低輸入狀態(tài)的所述輸入端連接的所述邏輯級(jí)，包括一個(gè)或多個(gè)相對(duì)于所述參考PFET為厚柵電介質(zhì)和低閾值電壓的PFET，以及一個(gè)或多個(gè)相對(duì)于所述參考NFET為薄柵電介質(zhì)和高閾值電壓的NFET。
10.如權(quán)利要求9所述的方法，其中占主導(dǎo)地具有所述高輸入狀態(tài)的所述邏輯級(jí)包括全都是薄柵電介質(zhì)和高閾值電壓PFET，并包括全都是厚柵電介質(zhì)和低閾值電壓NFET；并且占主導(dǎo)地具有所述低輸入狀態(tài)的所述邏輯級(jí)包括全都是厚柵電介質(zhì)和低閾值電壓PFET，并包括全都是薄柵電介質(zhì)和高閾值電壓NFET。
11.如權(quán)利要求9所述的方法，還包括將所有的所述邏輯級(jí)連接到所述的占主導(dǎo)高輸入狀態(tài)或所述的占主導(dǎo)低輸入狀態(tài)。
12.如權(quán)利要求11所述的方法，還包括將占主導(dǎo)地具有高輸入狀態(tài)的邏輯級(jí)與占主導(dǎo)地具有低輸入狀態(tài)的邏輯級(jí)串聯(lián)，占主導(dǎo)地具有高輸入狀態(tài)的所述邏輯級(jí)與占主導(dǎo)地具有低輸入狀態(tài)的邏輯級(jí)交替設(shè)置。
13.如權(quán)利要求9所述的方法，其中所述邏輯級(jí)還包括中間NFET或中間PFET，或者同時(shí)包括中間NFET和中間PFET；其中對(duì)于具有所述的占主導(dǎo)高輸入狀態(tài)的邏輯級(jí)，中間PFET在所述薄柵電介質(zhì)和高閾值電壓PFET與所述厚柵電介質(zhì)和低閾值電壓NFET之間串聯(lián)層疊，所述中間PFET相對(duì)于所述參考PFET具有薄柵電介質(zhì)，并且閾值電壓小于所述薄柵電介質(zhì)和高閾值電壓PFET的閾值電壓；以及其中對(duì)于具有所述的占主導(dǎo)低輸入狀態(tài)的邏輯級(jí)，中間NFET和PFET在所述厚柵電介質(zhì)和低閾值電壓PFET與所述薄柵電介質(zhì)和高閾值電壓NFET之間串聯(lián)層疊，所述中間NFET相對(duì)于所述參考NFET具有薄柵電介質(zhì)，并且閾值電壓小于所述高閾值NFET的閾值電壓。
14.如權(quán)利要求9所述的方法，還包括單調(diào)地操縱所述邏輯級(jí)。
15.如權(quán)利要求9所述的方法，其中所述邏輯級(jí)包括脈沖CMOS邏輯單路，動(dòng)態(tài)多米諾電路或熔絲狀態(tài)評(píng)測(cè)電路。
16.如權(quán)利要求9所述的方法，其中所述的占主導(dǎo)高輸入狀態(tài)和所述的占主導(dǎo)低輸入狀態(tài)是從預(yù)充電狀態(tài)、備用狀態(tài)、與所述電路相連的組合邏輯的輸出狀態(tài)以及所述電路前面邏輯級(jí)的輸出狀態(tài)組成的狀態(tài)組中獨(dú)立選擇出的。
17.一種設(shè)計(jì)漏電流減小的單調(diào)操作的CMOS電路的方法，包括指定具有特定閾值電壓和柵電介質(zhì)厚度的參考PFET，和具有特定閾值電壓和柵電介質(zhì)厚度的參考NFET；定義具有邏輯級(jí)的CMOS邏輯電路，所述邏輯級(jí)具有輸入狀態(tài)；對(duì)于占主導(dǎo)地具有高輸入狀態(tài)的所述邏輯級(jí)中的任何邏輯級(jí)，定義相對(duì)于所述參考PFET為薄柵電介質(zhì)和高閾值電壓的PFET；對(duì)于占主導(dǎo)地具有高輸入狀態(tài)的所述邏輯級(jí)中的任何邏輯級(jí)，定義相對(duì)于所述參考NFET為厚柵電介質(zhì)和低閾值電壓的NFET；對(duì)于占主導(dǎo)地具有低輸入狀態(tài)的所述邏輯級(jí)中的任何邏輯級(jí)，定義相對(duì)于所述參考PFET為厚柵電介質(zhì)和低閾值電壓的PFET；以及對(duì)于占主導(dǎo)地具有低輸入狀態(tài)的所述邏輯級(jí)中的任何邏輯級(jí)，定義相對(duì)于所述參考NFET為薄柵電介質(zhì)和高閾值電壓的NFET。
18.如權(quán)利要求17所述的方法，還包括將占主導(dǎo)地具有高輸入狀態(tài)的邏輯級(jí)與占主導(dǎo)地具有低輸入狀態(tài)的邏輯級(jí)串聯(lián)連接，占主導(dǎo)地具有高輸入狀態(tài)的所述邏輯級(jí)與占主導(dǎo)地具有低輸入狀態(tài)的所述邏輯級(jí)交替設(shè)置。
19.如權(quán)利要求17所述的方法，還包括對(duì)于具有所述占主導(dǎo)高輸入狀態(tài)的所述邏輯級(jí)中的任何一個(gè)，定義相對(duì)于所述參考NFET具有厚柵電介質(zhì)和低閾值電壓的高電平中間NFET，所述高電平中間NFET串聯(lián)層疊在所述薄柵電介質(zhì)和高閾值電壓PFET與所述厚柵電介質(zhì)和低閾值電壓NFET之間；對(duì)于具有所述占主導(dǎo)高輸入狀態(tài)的所述邏輯級(jí)中的任何一個(gè)，定義相對(duì)于所述參考PFET具有薄柵電介質(zhì)，且閾值電壓小于所述高閾值電壓PFET的閾值電壓的高電平中間PFET，所述高電平中間PFET串聯(lián)層疊在所述薄柵電介質(zhì)和高閾值電壓PFET與所述厚柵電介質(zhì)和低閾值電壓NFET之間；對(duì)于具有所述占主導(dǎo)低輸入狀態(tài)的所述邏輯級(jí)中的任何一個(gè)，定義相對(duì)于所述參考NFET具有薄柵電介質(zhì)，且閾值電壓小于所述高閾值NFET的閾值電壓的低電平中間NFET，所述低電平中間NFET串聯(lián)層疊在所述薄柵電介質(zhì)和高閾值電壓PFET與所述厚柵電介質(zhì)和低閾值電壓NFET之間；以及對(duì)于具有所述占主導(dǎo)低輸入狀態(tài)的所述邏輯級(jí)中的任何一個(gè)，定義相對(duì)于所述參考PFET具有厚柵電介質(zhì)和低閾值電壓的低電平中間PFET，所述低電平中間PFET串聯(lián)層疊在所述薄柵電介質(zhì)和高閾值電壓PFET與所述厚柵電介質(zhì)和低閾值電壓NFET之間。
20.如權(quán)利要求17所述的方法，其中所述邏輯級(jí)單調(diào)地操作。
21.如權(quán)利要求17所述的方法，其中所述邏輯級(jí)包括脈沖CMOS邏輯電路，動(dòng)態(tài)多米諾電路或熔絲評(píng)測(cè)電路。
22.如權(quán)利要求17所述的方法，其中所述的占主導(dǎo)高輸入狀態(tài)和所述的占主導(dǎo)低輸入狀態(tài)是從預(yù)充電狀態(tài)、備用狀態(tài)、與所述電路相連的組合邏輯的輸出狀態(tài)以及所述電路前面邏輯級(jí)的輸出狀態(tài)組成的狀態(tài)組中獨(dú)立選擇出的。
23.一種設(shè)計(jì)漏電流減小的單調(diào)操作CMOS電路的方法，包括(a)指定具有特定閾值電壓和柵電介質(zhì)厚度的參考PFET，和具有特定閾值電壓和柵電介質(zhì)厚度的參考NFET；(b)用標(biāo)準(zhǔn)設(shè)計(jì)元件合成原理電路設(shè)計(jì)，所述標(biāo)準(zhǔn)設(shè)計(jì)元件包括一個(gè)或多個(gè)參考PFET和一個(gè)或多個(gè)參考NFET；(c)分析一個(gè)或多個(gè)用于占主導(dǎo)地具有高輸入邏輯狀態(tài)或占主導(dǎo)地具有低輸入邏輯狀態(tài)的邏輯級(jí)的電路；(d)選擇一個(gè)或多個(gè)被確定占主導(dǎo)地具有高輸入邏輯狀態(tài)或占主導(dǎo)地具有低輸入邏輯狀態(tài)的邏輯級(jí)；以及(e)用漏電流減小的元件替換所選擇邏輯級(jí)的所述標(biāo)準(zhǔn)設(shè)計(jì)元件，所述漏電流減小的元件包括對(duì)于占主導(dǎo)地具有高輸入狀態(tài)的邏輯級(jí)，相對(duì)于所述參考PFET為薄柵電介質(zhì)和高閾值電壓的PFET；對(duì)于占主導(dǎo)地具有高輸入狀態(tài)的邏輯級(jí)，相對(duì)于所述參考NFET為厚柵電介質(zhì)和低閾值電壓的NFET；對(duì)于占主導(dǎo)地具有低輸入狀態(tài)的邏輯級(jí)，相對(duì)于所述參考PFET為厚柵電介質(zhì)和低閾值電壓的PFET；以及對(duì)于占主導(dǎo)地具有低輸入狀態(tài)的邏輯級(jí)，相對(duì)于所述參考NFET為薄柵電介質(zhì)和高閾值電壓的NFET。
24.如權(quán)利要求23所述的方法，其中所述漏電流減小的元件還包括對(duì)于具有所述占主導(dǎo)高輸入狀態(tài)的所述邏輯級(jí)，定義相對(duì)于所述參考NFET具有厚柵電介質(zhì)和低閾值電壓的高電平中間NFET，所述高電平中間NFET串聯(lián)層疊在所述薄柵電介質(zhì)和高閾值電壓PFET與所述厚柵電介質(zhì)和低閾值電壓NFET之間；對(duì)于具有所述占主導(dǎo)高輸入狀態(tài)的所述邏輯級(jí)，定義相對(duì)于所述參考PFET具有薄柵電介質(zhì)，且閾值電壓小于所述高閾值電壓PFET的閾值電壓的高電平中間PFET，所述高電平中間PFET串聯(lián)層疊在所述薄柵電介質(zhì)和高閾值電壓PFET與所述厚柵電介質(zhì)和低閾值電壓NFET之間；對(duì)于具有所述占主導(dǎo)低輸入狀態(tài)的所述邏輯級(jí)，定義相對(duì)于所述參考NFET具有薄柵電介質(zhì)，且閾值電壓小于所述高閾值NFET的閾值電壓的低電平中間NFET，所述低電平中間NFET串聯(lián)層疊在所述薄柵電介質(zhì)和高閾值電壓PFET與所述厚柵電介質(zhì)和低閾值電壓NFET之間；以及對(duì)于具有所述占主導(dǎo)低輸入狀態(tài)的所述邏輯級(jí)，定義相對(duì)于所述參考PFET具有厚柵電介質(zhì)和低閾值電壓的低電平中間PFET，所述低電平中間PFET串聯(lián)層疊在所述薄柵電介質(zhì)和高閾值電壓PFET與所述厚柵電介質(zhì)和低閾值電壓NFET之間。
25.如權(quán)利要求23所述的方法，還包括(f)分析具有所述漏電流減小元件的所述邏輯級(jí)的性能；以及(g)用漏電流減小的元件更換前面已經(jīng)用所述漏電流減小的元件更換過(guò)的所選擇的邏輯級(jí)，還包括對(duì)于具有所述占主導(dǎo)高輸入狀態(tài)的所述邏輯級(jí)，定義相對(duì)于所述參考NFET具有厚柵電介質(zhì)和低閾值電壓的高電平中間NFET，所述高電平中間NFET串聯(lián)層疊在所述薄柵電介質(zhì)和高閾值電壓PFET與所述厚柵電介質(zhì)和低閾值電壓NFET之間；對(duì)于具有所述占主導(dǎo)高輸入狀態(tài)的所述邏輯級(jí)，定義相對(duì)于所述參考PFET具有薄柵電介質(zhì)，且閾值電壓小于所述高閾值電壓PFET的閾值電壓的高電平中間PFET，所述高電平中間PFET串聯(lián)層疊在所述薄柵電介質(zhì)和高閾值電壓PFET與所述厚柵電介質(zhì)和低閾值電壓NFET之間；對(duì)于具有所述占主導(dǎo)低輸入狀態(tài)的所述邏輯級(jí)，定義相對(duì)于所述參考NFET具有薄柵電介質(zhì)，且閾值電壓小于所述高閾值NFET的閾值電壓的低電平中間NFET，所述低電平中間NFET串聯(lián)層疊在所述薄柵電介質(zhì)和高閾值電壓PFET與所述厚柵電介質(zhì)和低閾值電壓NFET之間；以及對(duì)于具有所述占主導(dǎo)低輸入狀態(tài)的所述邏輯級(jí)，定義相對(duì)于所述參考PFET具有厚柵電介質(zhì)和低閾值電壓的低電平中間PFET，所述低電平中間PFET串聯(lián)層疊在所述薄柵電介質(zhì)和高閾值電壓PFET與所述厚柵電介質(zhì)和低閾值電壓NFET之間。
26.如權(quán)利要求23所述的方法，其中所述漏電流減小的元件的所有PFET都選自用于占主導(dǎo)地具有高輸入狀態(tài)的邏輯電路的薄柵電介質(zhì)和高閾值電壓PFET，和用于占主導(dǎo)地具有低輸入狀態(tài)的邏輯級(jí)的厚柵電介質(zhì)和低閾值電壓PFET組成的PFET組；并且其中所述漏電流減小的元件的所有NFET都選自用于占主導(dǎo)地具有高輸入狀態(tài)的邏輯電路的厚柵電介質(zhì)和低閾值電壓NFET，和用于占主導(dǎo)地具有低輸入狀態(tài)的邏輯級(jí)的薄柵電介質(zhì)和高閾值電壓NFET組成的NFET組。
27.如權(quán)利要求23所述的方法，其中所述占主導(dǎo)高輸入狀態(tài)和所述占主導(dǎo)低輸入狀態(tài)是從預(yù)充電狀態(tài)、備用狀態(tài)、與所述電路相連的組合邏輯的輸出狀態(tài)以及所述電路前面邏輯級(jí)的輸出狀態(tài)組成的狀態(tài)組中獨(dú)立選擇出的。
28.一種計(jì)算機(jī)系統(tǒng)，包括處理器，與所述處理器相連的地址/數(shù)據(jù)總線，以及與所述處理器相連的計(jì)算機(jī)可讀存儲(chǔ)部件，所述存儲(chǔ)部件包含所述處理器實(shí)現(xiàn)漏電流減小的單調(diào)CMOS電路設(shè)計(jì)方法時(shí)所執(zhí)行的指令，所述方法包括由計(jì)算機(jī)執(zhí)行的以下步驟(a)指定具有特定閾值電壓和柵電介質(zhì)厚度的參考PFET，和具有特定閾值電壓和柵電介質(zhì)厚度的參考NFET；(b)用標(biāo)準(zhǔn)設(shè)計(jì)元件合成原理電路設(shè)計(jì)，所述標(biāo)準(zhǔn)設(shè)計(jì)元件包括一個(gè)或多個(gè)參考PFET和一個(gè)或多個(gè)參考NFET；(c)分析一個(gè)或多個(gè)用于占主導(dǎo)地具有高輸入邏輯狀態(tài)或占主導(dǎo)地具有低輸入邏輯狀態(tài)的邏輯級(jí)的電路；(d)選擇一個(gè)或多個(gè)被確定占主導(dǎo)地具有高輸入邏輯狀態(tài)或占主導(dǎo)地具有低輸入邏輯狀態(tài)的邏輯級(jí)；以及(e)用漏電流減小的元件替換所選擇邏輯級(jí)的所述標(biāo)準(zhǔn)設(shè)計(jì)元件，所述漏電流減小的元件包括對(duì)于占主導(dǎo)地具有高輸入狀態(tài)的邏輯級(jí)，相對(duì)于所述參考PFET為薄柵電介質(zhì)和高閾值電壓的PFET；對(duì)于占主導(dǎo)地具有高輸入狀態(tài)的邏輯級(jí)，相對(duì)于所述參考NFET為厚柵電介質(zhì)和低閾值電壓的NFET；對(duì)于占主導(dǎo)地具有低輸入狀態(tài)的邏輯級(jí)，相對(duì)于所述參考PFET為厚柵電介質(zhì)和低閾值電壓的PFET；以及對(duì)于占主導(dǎo)地具有低輸入狀態(tài)的邏輯級(jí)，相對(duì)于所述參考NFET為薄柵電介質(zhì)和高閾值電壓的NFET。
29.如權(quán)利要求28所述的方法，其中所述漏電流減小的元件還包括對(duì)于具有所述占主導(dǎo)高輸入狀態(tài)的所述邏輯級(jí)，定義相對(duì)于所述參考NFET具有厚柵電介質(zhì)和低閾值電壓的高電平中間NFET，所述高電平中間NFET串聯(lián)層疊在所述薄柵電介質(zhì)和高閾值電壓PFET與所述厚柵電介質(zhì)和低閾值電壓NFET之間；對(duì)于具有所述占主導(dǎo)高輸入狀態(tài)的所述邏輯級(jí)，定義相對(duì)于所述參考PFET具有薄柵電介質(zhì)，且閾值電壓小于所述高閾值電壓PFET的閾值電壓的高電平中間PFET，所述高電平中間PFET串聯(lián)層疊在所述薄柵電介質(zhì)和高閾值電壓PFET與所述厚柵電介質(zhì)和低閾值電壓NFET之間；對(duì)于具有所述占主導(dǎo)低輸入狀態(tài)的所述邏輯級(jí)，定義相對(duì)于所述參考NFET具有薄柵電介質(zhì)，且閾值電壓小于所述高閾值NFET的閾值電壓的低電平中間NFET，所述低電平中間NFET串聯(lián)層疊在所述薄柵電介質(zhì)和高閾值電壓PFET與所述厚柵電介質(zhì)和低閾值電壓NFET之間；以及對(duì)于具有所述占主導(dǎo)低輸入狀態(tài)的所述邏輯級(jí)，定義相對(duì)于所述參考PFET具有厚柵電介質(zhì)和低閾值電壓的低電平中間PFET，所述低電平中間PFET串聯(lián)層疊在所述薄柵電介質(zhì)和高閾值電壓PFET與所述厚柵電介質(zhì)和低閾值電壓NFET之間。
30.如權(quán)利要求28所述的方法，還包括(f)分析具有所述漏電流減小元件的所述邏輯級(jí)的性能；以及(g)用漏電流減小的元件更換前面已經(jīng)用所述漏電流減小的元件更換過(guò)的所選擇的邏輯級(jí)，還包括對(duì)于具有所述占主導(dǎo)高輸入狀態(tài)的所述邏輯級(jí)，定義相對(duì)于所述參考NFET具有厚柵電介質(zhì)和低閾值電壓的高電平中間NFET，所述高電平中間NFET串聯(lián)層疊在所述薄柵電介質(zhì)和高閾值電壓PFET與所述厚柵電介質(zhì)和低閾值電壓NFET之間；對(duì)于具有所述占主導(dǎo)高輸入狀態(tài)的所述邏輯級(jí)，定義相對(duì)于所述參考PFET具有薄柵電介質(zhì)，且閾值電壓小于所述高閾值電壓PFET的閾值電壓的高電平中間PFET，所述高電平中間PFET串聯(lián)層疊在所述薄柵電介質(zhì)和高閾值電壓PFET與所述厚柵電介質(zhì)和低閾值電壓NFET之間；對(duì)于具有所述占主導(dǎo)低輸入狀態(tài)的所述邏輯級(jí)，定義相對(duì)于所述參考NFET具有薄柵電介質(zhì)，且閾值電壓小于所述高閾值NFET的閾值電壓的低電平中間NFET，所述低電平中間NFET串聯(lián)層疊在所述薄柵電介質(zhì)和高閾值電壓PFET與所述厚柵電介質(zhì)和低閾值電壓NFET之間；以及對(duì)于具有所述占主導(dǎo)低輸入狀態(tài)的所述邏輯級(jí)，定義相對(duì)于所述參考PFET具有厚柵電介質(zhì)和低閾值電壓的低電平中間PFET，所述低電平中間PFET串聯(lián)層疊在所述薄柵電介質(zhì)和高閾值電壓PFET與所述厚柵電介質(zhì)和低閾值電壓NFET之間。
31.如權(quán)利要求28所述的方法，其中所述漏電流減小的元件的所有PFET都選自用于占主導(dǎo)地具有高輸入狀態(tài)的邏輯級(jí)的薄柵電介質(zhì)和高閾值電壓PFET，和用于占主導(dǎo)地具有低輸入狀態(tài)的邏輯級(jí)的厚柵電介質(zhì)和低閾值電壓PFET組成的PFET組；并且其中所述漏電流減小的元件的所有NFET都選自用于占主導(dǎo)地具有高輸入狀態(tài)的邏輯級(jí)的厚柵電介質(zhì)和低閾值電壓NFET，和用于占主導(dǎo)地具有低輸入狀態(tài)的邏輯級(jí)的薄柵電介質(zhì)和高閾值電壓NFET組成的NFET組。
32.如權(quán)利要求28所述的方法，其中所述占主導(dǎo)高輸入狀態(tài)和所述占主導(dǎo)低輸入狀態(tài)是從預(yù)充電狀態(tài)、備用狀態(tài)、與所述電路相連的組合邏輯的輸出狀態(tài)以及所述電路前面邏輯級(jí)的輸出狀態(tài)組成的狀態(tài)組中獨(dú)立選擇出的。
全文摘要
本發(fā)明披露了一種低泄漏單調(diào)CMOS邏輯電路及其方法，用于設(shè)計(jì)這種電路的設(shè)計(jì)方法和系統(tǒng)。該電路包括一個(gè)或多個(gè)邏輯級(jí)，至少一個(gè)邏輯級(jí)具有占主導(dǎo)的高輸入狀態(tài)或具有占主導(dǎo)的低輸入狀態(tài)；其中占主導(dǎo)地具有高輸入狀態(tài)的邏輯級(jí)包括一個(gè)或多個(gè)相對(duì)于參考PFET為薄柵電介質(zhì)和高閾值電壓的PFET，和一個(gè)或多個(gè)相對(duì)于參考NFET為厚柵電介質(zhì)和低閾值電壓的NFET；并且其中占主導(dǎo)地具有低輸入狀態(tài)的邏輯級(jí)包括一個(gè)或多個(gè)相對(duì)于參考PFET為厚柵電介質(zhì)和低閾值電壓的PFET，和一個(gè)或多個(gè)相對(duì)于參考NFET為薄柵電介質(zhì)和高閾值電壓的NFET。
文檔編號(hào)H01L21/8238GK1722438SQ20051005629
公開(kāi)日2006年1月18日 申請(qǐng)日期2005年4月5日 優(yōu)先權(quán)日2004年7月13日
發(fā)明者凱利·伯恩斯坦, 諾爾曼·J·羅雷爾 申請(qǐng)人:國(guó)際商業(yè)機(jī)器公司