專利名稱：具有自對準淺溝槽隔離的電可擦除可編程只讀存儲器陣列的制作方法
技術(shù)領(lǐng)域：
本發(fā)明大體上涉及非易失性快閃存儲器系統(tǒng)，且更明確地說涉及存儲器系統(tǒng)的結(jié)構(gòu) 且涉及形成所述結(jié)構(gòu)的工藝。
背景技術(shù)：
有許多商業(yè)上成功的非易失性存儲器產(chǎn)品目前正在使用，尤其是較小形狀因數(shù)卡的 形式的產(chǎn)品，其使用快閃EEPROM (電可擦除可編程只讀存儲器)元件陣列。這些卡可 (例如)通過以可去除方式將卡插入到主機中的卡插槽中來與主機介接。 一些市售的卡 是CompactFlash (CF)卡、多媒體卡(MMC)、安全數(shù)字(SD)卡、智能媒體卡、人 員標簽(P-Tag)和存儲棒卡。主機包括個人計算機、筆記本計算機、個人數(shù)字助理(PDA)、 各種數(shù)據(jù)通信裝置、數(shù)碼相機、蜂窩式電話、便攜式音頻播放器、汽車音響系統(tǒng)和類似 類型的設(shè)備。圖1中展示與主機通信的存儲器卡的實例。所述存儲器卡包括控制器和多 個存儲器單元。在一些實例中，在存儲器卡中僅使用一個存儲器單元。所述存儲器單元 和控制器可形成于同一芯片上或可形成于在存儲器卡中連接在一起的單獨芯片上?；?者，存儲器系統(tǒng)可嵌入較大的系統(tǒng)(例如，個人計算機)中。
圖2中展示存儲器單元(例如，圖l的那些)的更詳細視圖。其展示存儲器元件陣 列和外圍電路。這些外圍電路與存儲器陣列形成于同一襯底上。使用各種類型的存儲器
陣列。在一種類型的結(jié)構(gòu)中，NAND陣列---系列兩個以上(例如16或32個)存儲
器元件的串一一與在個別位線之間的一個或一個以上選擇晶體管以及參考電位連接在 一起，以形成元件列。字線延伸經(jīng)過大量這些列內(nèi)的元件。在編程期間通過促使串中的 剩余元件被過驅(qū)動以使得流過串的電流取決于存儲在經(jīng)定址元件中的電荷的電平來讀 取和檢驗列內(nèi)的個別元件。NAND結(jié)構(gòu)陣列及其作為存儲器系統(tǒng)的一部分的操作的實例 在第6，046，935號美國專利中陳述，所述專利以全文引用的方式并入本文中。
在另一類型的在源極與漏極擴散區(qū)之間具有"分裂溝道(split-channel)"的陣列中， 元件的浮動?xùn)艠O定位在溝道的一個部分上方，且字線(也稱為控制柵極)定位在另一溝 道部分上方以及浮動?xùn)艠O上方。這有效地形成具有兩個串聯(lián)晶體管的元件，其中一個(存 儲晶體管)用浮動?xùn)艠O上的電荷量與字線上的電壓的組合來控制可流過其溝道部分的電 流量，且另一個(選擇晶體管)將字線單獨用作其柵極。字線延伸過浮動?xùn)艠O的行。這
些元件、其在存儲器系統(tǒng)中的使用以及其制造方法的實例在第5,070,032、 5,095,344、 5,315,541、 5,343,063、 5，661，053和6,281,075號美國專利中給出，所述專利以全文引用
的方式并入本文中。
此分裂溝道快閃EEPROM元件的修改添加了定位在浮動?xùn)艠O與字線之間的導(dǎo)流柵 極(steering gate)。陣列的每一導(dǎo)流柵極延伸過一列浮動?xùn)艠O且垂直于字線。作用是使 字線免于在讀取或編程選定元件時必須同時執(zhí)行兩種功能。這兩種功能是(1)用作選 擇晶體管的柵極，因此需要適當(dāng)?shù)碾妷簛斫油ê蛿嚅_選擇晶體管，和(2)通過字線與 浮動?xùn)艠O之間的電場(電容性)耦合將浮動?xùn)艠O的電壓驅(qū)動到期望的電平。通常難以用 單個電壓以最佳方式執(zhí)行這兩種功能。通過添加導(dǎo)流柵極，字線僅需要執(zhí)行功能(1)， 而添加的導(dǎo)流柵極執(zhí)行功能(2)。例如在第5,313,421和6,222,762號美國專利中描述快 閃EEPROM陣列中的導(dǎo)流柵極的使用，所述專利以全文引用的方式并入本文中。
在任何上述類型的存儲器元件陣列中，通過從襯底向浮動?xùn)艠O注射電子來編程元件 的浮動?xùn)艠O。這是通過在溝道區(qū)中具有適當(dāng)摻雜且將適當(dāng)電壓施加于源極、漏極和其余 柵極來完成的。
用于從浮動?xùn)艠O去除電荷來擦除存儲器元件的兩種方法用于上述三種類型的存儲 器元件陣列中。 一種是通過將適當(dāng)電壓施加到源極、漏極和其它柵極來對襯底進行擦除， 其導(dǎo)致電子隧穿過浮動?xùn)艠O與襯底之間的介電層的一部分。另一擦除技術(shù)是通過定位在 浮動?xùn)艠O與另一柵極之間的隧道介電層來將電子從浮動?xùn)艠O傳遞到另一柵極。在上述第 二種類型的元件中，為所述目的而提供第三擦除柵極。在上述由于使用導(dǎo)流柵極而已經(jīng) 具有三個柵極的第三種類型的元件中，將浮動?xùn)艠O擦除到字線，而不必添加第四柵極。 盡管此后一種技術(shù)重新添加將由字線執(zhí)行的第二功能，但這些功能是在不同時間執(zhí)行 的，因此避免了由于所述兩種功能而做出折衷的必要性。當(dāng)使用任一種擦除技術(shù)時，大 量存儲器元件成群組地聚在一起以便在"快閃"中同時擦除。在一種方法中，所述群組 包括足夠的存儲器元件以存儲存儲在磁盤扇區(qū)中的用戶數(shù)據(jù)的量，即512個字節(jié)，因此 增加了一些開銷數(shù)據(jù)(overhead data)。在另一方法中，每一群組含有足夠的元件以保持 幾千個字節(jié)的用戶數(shù)據(jù)，等于相當(dāng)于許多磁盤扇區(qū)的數(shù)據(jù)。多塊擦除、缺陷管理和其它 快閃EEPROM系統(tǒng)特征在第5,297,148號美國專利中描述，所述專利以引用的方式并入 本文中。
如同在多數(shù)集成電路應(yīng)用中，使實施某種集成電路功能所需的硅襯底面積縮小的壓 力在快閃EEPR0M系統(tǒng)中也是存在的?？偸瞧谕黾釉诠枰r底的給定區(qū)域中可存儲的 數(shù)字數(shù)據(jù)的量，以便增加給定尺寸的存儲器卡和其它類型封裝的存儲容量，或者既增加
容量又減小尺寸。增加數(shù)據(jù)存儲密度的一種方法是每個存儲器元件存儲一位以上的數(shù) 據(jù)。這是通過將浮動?xùn)艠O電荷電平電壓范圍窗口劃分為兩個以上狀態(tài)來完成的。四個這 種狀態(tài)的使用允許每一元件存儲兩位數(shù)據(jù)，八個狀態(tài)允許每個元件存儲三位數(shù)據(jù)，以此
類推。多狀態(tài)快閃EEPROM結(jié)構(gòu)和操作在第5,043,940禾卩5，172，338號美國專利中描述， 所述專利以引用的方式并入本文中。
在這些和其它類型的非易失性存儲器中，謹慎控制在浮動?xùn)艠O與通過浮動?xùn)艠O的控 制柵極之間的場耦合的量。耦合的量決定施加在耦合到其浮動?xùn)艠O的控制柵極上的電壓 的百分比。耦合百分比由許多因素決定，包括浮動?xùn)艠O的與控制柵極的表面重疊的表面 區(qū)域的量。通常期望通過使重疊區(qū)域的量最大化來使浮動?xùn)艠O與控制柵極之間的耦合百 分比最大化。增加耦合面積的一種方法由Yuan等人在第5,343,063號美國專利中描述， 所述專利以全文引用的方式并入本文中。所述專利中描述的方法是使浮動?xùn)艠O比通常制 造的更厚，以提供可與控制柵極耦合的較大垂直表面。所述專利中描述的方法是通過向 浮動?xùn)艠O添加垂直突出物(projection)來增加浮動?xùn)艠O與控制柵極之間的耦合。
也可通過減小存儲器元件和/或整個陣列的物理尺寸來實現(xiàn)數(shù)據(jù)密度的增加。對所有 類型的電路來說，通常都會執(zhí)行對集成電路尺寸的縮減，因為處理技術(shù)隨時間而改進， 以允許實施更小的形體尺寸。但給定的電路布局以此方式可縮減多少通常存在限制，因 為關(guān)于其可縮減多少常存在至少一個受限制的特征，因此限制了整個布局可縮減的量。
當(dāng)這種情況發(fā)生時，設(shè)計者將轉(zhuǎn)向新的或不同的電路布局或結(jié)構(gòu)，其經(jīng)實施以便減少執(zhí) 行其功能所需的硅面積的量。上述快閃EEPROM集成電路系統(tǒng)的縮減可達到類似的限制。
形成較小元件的一種方式是使用自對準淺溝槽隔離(STI)技術(shù)。其使用STI結(jié)構(gòu) 以隔離浮動?xùn)艠O元件的相鄰串。根據(jù)此技術(shù)，首先形成隧道介電層和浮動?xùn)艠O多晶硅層。 其次，通過蝕刻所述層和下伏襯底以形成溝槽而形成STI結(jié)構(gòu)。STI結(jié)構(gòu)之間的層的部 分由STI結(jié)構(gòu)界定，且因此與STI結(jié)構(gòu)自對準。通常，STI結(jié)構(gòu)具有與通過所用處理技 術(shù)可產(chǎn)生的最小形體尺寸相等的寬度。STI區(qū)之間的層的部分也可具有等于最小形體尺 寸的寬度。這些條帶在后面的步驟中進一步形成到個別浮動?xùn)艠O中。
半導(dǎo)體裝置的柵極電介質(zhì)對裝置的功能是重要的。柵極介電層使柵極與晶體管的溝 道區(qū)分離。在將數(shù)據(jù)存儲在浮動?xùn)艠O中的存儲器陣列中，浮動?xùn)艠O通過柵極電介質(zhì)而與 下伏襯底分離。二氧化硅(Si02或"氧化物")是用于柵極介電層的常規(guī)材料?？墒褂?包括氧化物-氮化物-氧化物(0N0)堆疊的其它柵極電介質(zhì)結(jié)構(gòu)。在一些配置中，電子 可隧穿過此柵極電介質(zhì)以對浮動?xùn)艠O充電，且因此柵極電介質(zhì)充當(dāng)隧道氧化物?？扉W存
儲器陣列中的其它裝置(例如NAND陣列中的選擇晶體管)可具有使未浮動的柵極與襯
底分離的柵極電介質(zhì)。裝置中的柵極介電層根據(jù)將在電介質(zhì)上施加的電壓而通常在厚度 上受限制。通常期望具有較薄的柵極介電層以改進裝置性能。然而，如果柵極介電層太 薄，那么當(dāng)在其上施加高電壓時其可能損壞。因此，將柵極介電層設(shè)計成具有足以承受 期望耐受的最高電壓的厚度。
存儲器元件陣列可與其它電路形成于同一硅襯底上以形成存儲器系統(tǒng)。舉例來說，
外圍電路可與存儲器陣列形成于同一芯片上以形成如圖2所示的存儲器單元。外圍電路
可包括電荷泵、讀出放大器、輸入/輸出電路、行解碼電路、時鐘電路、寄存器和邏輯電
路。 一些組件可比其它組件處理更高的電壓。舉例來說，電荷泵可產(chǎn)生20伏的電壓， 而邏輯電路僅可應(yīng)對1.5伏的電壓。因此，在這些組件中裝置所需的柵極電介質(zhì)厚度可 能不同。電荷泵可能需要比邏輯電路厚得多的柵極介電層。因此，在形成于半導(dǎo)體襯底 上的存儲器系統(tǒng)的一些實例中，可能期望在襯底的不同區(qū)域上形成具有不同厚度的氧化
層?？蓪㈦娐穭澐譃楦邏?、中壓和低壓電路。在NAND系統(tǒng)中，操作可包括讀取、編程 和擦除。讀取操作可使用小于5伏來執(zhí)行，且可由低壓或中壓電路來管理。編程操作可 使用約20伏用于編程(使用高壓電路)和約7伏用于抑制(使用中壓電路)。擦除操作 可使用約20伏(使用高壓電路)。在外圍電路中，期望使用薄的柵極氧化物，對邏輯操 作來說尤其如此。圖2展示包括外圍電路的低壓區(qū)，所述外圍電路包括邏輯和輸入/輸出 (I/O)電路。中壓區(qū)包括讀取泵(用于產(chǎn)生供讀取用的電壓的電荷泵)。高壓區(qū)包括在 編程期間使用的兩個電荷泵。另外，可將存儲器元件陣列處理為單獨區(qū)。鄰近于存儲器 元件陣列的是行解碼器和讀出放大器(S/A)電路。行解碼器通常處于高壓區(qū)中，而讀 出放大器可處于低壓區(qū)中。
使浮動?xùn)艠O與下伏襯底分離的隧道氧化層通常是存儲器陣列的極其敏感的部分。此 層中的缺陷可能導(dǎo)致元件可靠性問題，例如耐受性問題或數(shù)據(jù)保存問題。在形成隧道氧 化層之后，優(yōu)選保護所述層不在后續(xù)層形成期間受到損壞。這可包括防止對隧道氧化層 造成化學(xué)或物理損壞的保護。
因此，需要一種工藝，其提供用于形成于襯底上的存儲器陣列的自對準STI工藝的 優(yōu)點。且還需要一種工藝，其提供用于襯底上不同裝置的具有多種厚度的介電層，并保 護所述存儲器陣列介電層不受后續(xù)工藝步驟的損壞。

發(fā)明內(nèi)容
在襯底的不同區(qū)上根據(jù)每一區(qū)中期望的質(zhì)量而形成不同的柵極介電層?？筛鶕?jù)特定
區(qū)中使用的電壓而形成具有不同厚度的柵極介電層?？稍谝r底表面上形成用于存儲器陣 列區(qū)的柵極氧化物的第一介電層，隨后是浮動?xùn)艠O層、ONO層和掩模層。這些層在沒有
進行圖案化的情況下形成，使得其在襯底的所有區(qū)上都是相同的?？筛鶕?jù)常規(guī)技術(shù)形成
所述層。接著，在襯底中形成淺溝槽隔離(STI)結(jié)構(gòu)。在所有區(qū)中通過圖案化掩模層 并使用其作為蝕刻掩模來在襯底和覆蓋襯底的層中蝕刻溝槽來形成STI結(jié)構(gòu)。STI結(jié)構(gòu) 的形成使浮動?xùn)艠O層的部分分離，并提供與STI結(jié)構(gòu)自對準的浮動?xùn)艠O。接著，在高壓 和低壓區(qū)中去除掩模層、ONO層、浮動?xùn)艠O層和第一介電層，并在襯底上在這些區(qū)中生 成第二介電層。第二介電層通常比用于存儲器陣列區(qū)的第一介電層更厚，且可用于相對 高壓的裝置。接著在低壓區(qū)中去除第二介電層并在此區(qū)中形成第三介電層。第三介電層 通常比用于存儲器陣列柵極氧化物的第一介電層薄。第三介電層適用于低壓或邏輯裝 置。接著，形成導(dǎo)電層以充當(dāng)陣列區(qū)中的控制柵極以及為高壓和低壓區(qū)中的裝置提供柵 電極。所述導(dǎo)電層可由摻雜的多晶硅形成。金屬硅化物也可形成所述導(dǎo)電層的部分。


圖l展示現(xiàn)有技術(shù)的存儲器卡。
圖2展示襯底上的存儲器單元的更詳細視圖，包括襯底上的不同區(qū)。 圖3展示具有陣列區(qū)、高壓區(qū)和低壓區(qū)的襯底，其中第一介電層、浮動?xùn)艠O層和 ONO層在所有區(qū)上延伸。
圖4展示在高壓、低壓和陣列區(qū)中形成STI結(jié)構(gòu)之后圖3的襯底。 圖5展示具有覆蓋陣列區(qū)的光致抗蝕劑的圖4的襯底。
圖6展示在高壓和低壓區(qū)中去除浮動?xùn)艠O層和第一氧化物層以及隨后在這些區(qū)中形 成第二介電層之后圖5的襯底。
圖7展示在低壓區(qū)中去除第二介電層之后的具有覆蓋陣列區(qū)和高壓區(qū)的光致抗蝕劑 膜的圖6的襯底。
圖8展示在低壓區(qū)中生成第三介電層之后圖7的襯底。
圖9展示形成在陣列區(qū)、高壓區(qū)和低壓區(qū)上延伸的導(dǎo)電層之后圖8的襯底。
具體實施例方式
圖3-9展示根據(jù)本發(fā)明實例的存儲器陣列和外圍電路的形成。直到圖3所示點的工 藝可通過常規(guī)的用于形成自對準存儲器陣列的方法來完成。在2003年3月12日申請的 題為"Self Aligned Non-Volatile Memory Cells and Processes for Fabrication"的第 諮99，06Q號美國專利申請案、2002年6月19日申請的題為"Deep wordline trench to
shield cross coupling between adjacent cells for scaled NAND"的第2003/0235078A1號美 國專利公開案、2003年1月28日申請的第2004/0012998A1號美國專利公開案和與本申 請案在相同日期申請的代理人案號為SNDK.355US0的題為"Multi-Thickness Dielectric for Semiconductor Memory"的美國專利申請案中提供此類方法的實例，以上專利申請案 以全文引用的方式并入本文中。典型的步驟順序是沉積柵極氧化物層、浮動?xùn)艠O層和隨 后形成淺溝槽隔離(STI)結(jié)構(gòu)。
圖3展示具有介電層302的襯底300，介電層302覆蓋襯底300的上部表面304。 介電層302可為通過表面304的氧化而形成的二氧化硅(氧化物)層。通常使用薄氧化 物層。舉例來說，氧化物層可為83埃厚。此氧化物可在形成之后經(jīng)氮化和退火以改進 氧化物的電特性。在介電層302上方的是浮動?xùn)艠O層306。在此實例中，浮動?xùn)艠O層306 由稱為FG的兩個單獨層306a和306b構(gòu)成，所述單獨層彼此接觸以形成單個導(dǎo)電層306。 在其它實例中，浮動?xùn)艠O層可在單個步驟中形成，或可包含兩個以上層。浮動?xùn)艠O層306 可由多晶硅形成。多晶硅可用例如磷的摻雜劑摻雜以提供期望的電特性。在浮動?xùn)艠O層 上方的是層間介電層308(多晶硅層間電介質(zhì)或IPD)，例如氧化物-氮化物-氧化物(ONO 層)、Al2O3或HfAlO或任何其它介電材料。這些層通常很薄，典型厚度為約40A到200A。 在此IPD層上方的是掩模層310。在此實例中，掩模層310由氮化硅(SiN)形成。介 電層302、浮動?xùn)艠O層306、層間介電層308和掩模層310每一者均在三個區(qū)一一陣列 區(qū)、高壓區(qū)和低壓區(qū)上延伸。直到此時，每一區(qū)的處理均可相同。因此，直到此時的工 藝不需要對特定區(qū)進行任何掩蔽。
圖4展示在每一區(qū)中形成STI結(jié)構(gòu)420a-420e之后圖3的襯底300。STI結(jié)構(gòu)420a-420e 隔離存儲器陣列區(qū)中的相鄰浮動?xùn)艠O部分422a-422c。 STI結(jié)構(gòu)420a-420e可由常規(guī)方法 通過將掩模層310圖案化到部分532a-532e中并使用所得的經(jīng)圖案化的層作為蝕刻掩模 來蝕刻STI溝槽而形成。接著用二氧化硅填充STI溝槽。因為浮動?xùn)艠O部分422a-422e 通過形成STI溝槽的同一蝕刻步驟分離，所以將這些元件視為自對準的。也就是說，沒 有任何使浮動?xùn)艠O部分422a-422e相對于STI結(jié)構(gòu)420a-420e而定位所需的單獨對準。 STI氧化物可通過化學(xué)氣相沉積(CVD)工藝形成，所述工藝填充在襯底中和在浮動?xùn)?極層中形成的溝槽。接著可通過化學(xué)機械拋光(CMP)去除過量二氧化硅。在CMP步 驟之后，可對STI結(jié)構(gòu)420a-420e進行回蝕以提供所示的型面(profile),所示型面中氮 化硅部分532a-532e在STI結(jié)構(gòu)420a-420e上方延伸。
圖5展示具有覆蓋存儲器陣列區(qū)的光致抗蝕劑層530的圖4的襯底。高壓和低壓區(qū)
此時保持未被覆蓋。此光致抗蝕劑層可通過將光致抗蝕劑旋涂在整個襯底上，接著根據(jù)
圖案暴露所述層以使得當(dāng)對光致抗蝕劑顯影時僅去除所述層在高壓和低壓區(qū)上方的部 分來形成。存儲器陣列區(qū)中的光致抗蝕劑層530此時與氮化硅掩模層310的部分 532a-532c接觸，但沒有與層間介電層或浮動?xùn)艠O層接觸。因此，掩模層部分532a-532e 保護下伏層免于與光致抗蝕劑層530接觸，這可能留下殘佘物或者導(dǎo)致對其所接觸的層 的污染。
圖6展示在去除高壓和低壓區(qū)中的掩模層部分532d-532e、 IPD層部分424d-424e、 浮動?xùn)艠O層部分422d-422e和介電層部分之后圖5的襯底300?？赏ㄟ^反應(yīng)離子蝕刻 (R正)蝕刻掩模層部分532d-532e、層間電介質(zhì)部分424d-424e和浮動?xùn)艠O層部分 422d-422e并接著使用氫氟酸浸泡(HF浸泡)去除介電層302的部分來去除這些層。光 致抗蝕劑層530保護陣列區(qū)中的這些層以使其在該處保持完整。在高壓和低壓區(qū)中去除 所述層之后去除光致抗蝕劑層530。在去除光致抗蝕劑層530之后，在襯底的暴露區(qū)域 中形成第二介電層640(高壓氧化物，或HVOX)。此時暴露的區(qū)域處于高壓和低壓區(qū)中。 第二介電層640可(例如)通過爐氧化而生成于襯底300上。第二介電層640可為比第 一介電層302厚的層。在此情況下，第二介電層640約370埃厚。
圖7展示圖6的襯底，其具有處于適當(dāng)位置的覆蓋存儲器陣列區(qū)和高壓區(qū)但保留低 壓區(qū)敞開的第二光致抗蝕劑層750。第二光致抗蝕劑層750用于在低壓區(qū)中去除第二介 電層640期間掩蔽存儲器陣列區(qū)和高壓區(qū)?？墒褂美鏗F浸泡等常規(guī)方法從低壓區(qū)去 除第二介電層640。因此，此時在低壓區(qū)中暴露襯底表面304。
圖8展示在低壓區(qū)中去除光致抗蝕劑層750和隨后形成第三介電層860之后圖7的 襯底。第三介電層860可為通過低壓區(qū)中襯底表面304的氧化而形成的氧化物層。對于 低壓區(qū)，薄介電層通常是優(yōu)選的。在此實例中，第三介電層860約為40埃厚。此薄電 介質(zhì)適用于不需要高壓的邏輯裝置。在此氧化步驟期間暴露高壓區(qū)中的氧化物(第二介 電層640)，使得在此區(qū)中也發(fā)生氧化，從而使第二氧化物層640生長到約400埃的厚度。
圖9展示在從存儲器陣列區(qū)去除掩模層部分532a-532c和隨后沉積控制柵極層970 之后圖8的襯底300?？墒褂脽崃姿?H3P04)去除氮化硅掩模層部分532a-532c。此蝕 刻暴露IPD層的上部表面。在去除氮化硅層部分532a-532e之后，可沉積控制柵極層970。 在此實例中，控制柵極層由多晶硅和硅化鎢(WSix)形成。也可使用任何其它硅化物材 料代替硅化鎢?？刂茤艠O層970在存儲器陣列區(qū)、高壓區(qū)和低壓區(qū)上延伸。在存儲器陣 列區(qū)中，控制柵極層970形成沿著存儲器陣列的行延伸的控制柵極。在高壓和低壓區(qū)中， 控制柵極層形成在這些區(qū)中形成的裝置的柵電極。因此，單個層可用于襯底的不同部分 上的不同功能。
在此處所示的步驟之后，執(zhí)行額外的步驟以產(chǎn)生最終的存儲器陣列。額外的步驟可 包括圖案化控制柵極層以形成單獨的控制柵極、 一個或一個以上植入步驟和添加鈍化層。
盡管上文是特定實施例的完全描述，但可使用各種修改、替代構(gòu)造和等效物。因此， 以上描述和說明不應(yīng)視為對本發(fā)明的范圍進行限制，本發(fā)明的范圍由權(quán)利要求書界定。
權(quán)利要求
1.一種在襯底上形成非易失性存儲器陣列、高壓電路和邏輯電路的方法，所述陣列覆蓋所述襯底的第一區(qū)，所述高壓電路覆蓋所述襯底的第二區(qū)且所述邏輯電路覆蓋所述襯底的第三區(qū)，所述方法包含形成在所述第一、第二和第三區(qū)上延伸的第一介電層；形成在所述第一、第二和第三區(qū)上的所述第一介電層上方延伸的浮動?xùn)艠O多晶硅層；形成直接在越過所述第一、第二和第三區(qū)的所述浮動?xùn)艠O多晶硅層上方延伸的層間介電層；形成在越過所述第一、第二和第三區(qū)上的所述層間介電層上方延伸的掩模層；隨后形成多個淺溝槽隔離結(jié)構(gòu)，所述淺溝槽隔離結(jié)構(gòu)延伸進入所述襯底中，且使所述浮動?xùn)艠O多晶硅層的部分分離；和隨后去除所述多晶硅層和掩模層的覆蓋所述表面的所述第二和第三區(qū)的部分，而不去除所述多晶硅層和掩模層的覆蓋所述第一區(qū)的部分。
2. 根據(jù)權(quán)利要求1所述的方法，其進一步包含隨后形成覆蓋所述表面的所述第二和第 三區(qū)的第二介電層。
3. 根據(jù)權(quán)利要求2所述的方法，其進一步包含去除覆蓋所述第三區(qū)的所述第二介電 層，并形成覆蓋所述第三區(qū)的第三介電層。
4. 根據(jù)權(quán)利要求3所述的方法，其進一步包含從所述第一區(qū)去除掩模層部分，并隨后 在所述第一區(qū)上方形成控制柵極多晶硅層和控制柵極硅化鎢層。
5. 根據(jù)權(quán)利要求1所述的方法，其中所述層間介電層是氧化物-氮化物-氧化物(ONO)層。
6. 根據(jù)權(quán)利要求1所述的方法，其進一步包含在所述襯底的相鄰區(qū)之間的界面處形成 淺溝槽隔離結(jié)構(gòu)。
7. —種在襯底的陣列區(qū)中形成非易失性存儲器陣列以及形成在襯底表面的高壓區(qū)和 低壓區(qū)上方延伸的外圍電路的方法，所述非易失性存儲器具有與淺溝槽隔離部分自 對準的浮動?xùn)艠O，所述方法包含形成在所述陣列區(qū)、高壓區(qū)和低壓區(qū)上方延伸的具有第一厚度的浮動?xùn)艠O介電 層；形成直接在所述陣列區(qū)、高壓區(qū)和低壓區(qū)中的所述浮動?xùn)艠O介電層上方延伸的一 個或一個以上浮動?xùn)艠O材料層；形成直接在所述陣列區(qū)、高壓區(qū)和低壓區(qū)中的所述一個或一個以上浮動?xùn)艠O材料層上方延伸的層間介電層；形成在所述陣列區(qū)、高壓區(qū)和低壓區(qū)中的所述層間介電層上方延伸的經(jīng)圖案化的 蝕刻掩模材料層；隨后以所述蝕刻掩模材料界定的圖案在所述襯底表面中形成淺溝槽隔離結(jié)構(gòu)，從 而劃分所述一個或一個以上浮動?xùn)艠O層并沿著第一方向界定浮動?xùn)艠O的范圍；隨后去除所述浮動?xùn)艠O介電層、所述一個或一個以上浮動?xùn)艠O材料層、所述層間 介電層和所述蝕刻掩模材料層的在所述高壓區(qū)和低壓區(qū)上方延伸的部分；隨后在所述低壓區(qū)上方形成具有第二厚度的低壓介電層，并在所述高壓區(qū)上方形 成具有第三厚度的高壓介電層；和隨后形成直接覆蓋所述陣列區(qū)中的所述層間電介質(zhì)、直接覆蓋所述低壓區(qū)中的所 述低壓介電層和直接覆蓋所述高壓區(qū)中的所述高壓介電層的控制柵極層。
8. 根據(jù)權(quán)利要求7所述的方法，其中所述蝕刻掩模材料是氮化硅，且所述層間介電層 包含二氧化硅-氮化硅-二氧化硅。
9. 根據(jù)權(quán)利要求7所述的方法，其中所述控制柵極層由多晶硅和硅化鎢構(gòu)成。
10. 根據(jù)權(quán)利要求7所述的方法，其中所述一個或一個以上浮動?xùn)艠O材料層由兩個單獨 沉積的多晶硅層構(gòu)成。
11. 根據(jù)權(quán)利要求7所述的方法，其中所述蝕刻掩模材料層由氮化硅形成。
12. 根據(jù)權(quán)利要求7所述的方法，其中所述第一厚度約為83埃，所述第二厚度約為40 埃且所述第三厚度約為400埃。
13. —種在硅芯片上的存儲器系統(tǒng)，其包含襯底上的存儲器元件陣列，存儲器元件沿第一方向布置成行且沿第二方向布置成 列，存儲器元件具有通過具有第一厚度的第一介電層與所述襯底分離的浮動?xùn)艠O， 沿著行的相鄰浮動?xùn)艠O由淺溝槽隔離結(jié)構(gòu)分離，浮動?xùn)艠O在所述第一方向上由所述 淺溝槽隔離結(jié)構(gòu)限制，以使得浮動?xùn)艠O不與淺溝槽隔離結(jié)構(gòu)重疊；高壓外圍電路，其具有淺溝槽隔離結(jié)構(gòu)和包括具有第二厚度的第二介電層的裝 置；低壓外圍電路，其具有淺溝槽隔離結(jié)構(gòu)和包括具有第三厚度的第三介電層的裝 置；導(dǎo)電層，其在所述陣列、高壓外圍電路和低壓外圍電路上延伸，所述導(dǎo)電層通過 層間電介質(zhì)與所述浮動?xùn)艠O分離、通過所述第二介電層與所述高壓外圍電路的所述 襯底分離且通過所述第三介電層與所述低壓外圍電路的所述襯底分離。
全文摘要
本發(fā)明提供一種在單個襯底上一起制造存儲器陣列和外圍電路的方法，所述方法在所述襯底的所有區(qū)上形成介電層(302)、浮動?xùn)艠O層(306)、層間電介質(zhì)(308)和掩模層(310)。在已形成自對準淺溝槽隔離結(jié)構(gòu)(STI)之后，從所述外圍區(qū)去除這些層，且在所述外圍區(qū)中根據(jù)這些區(qū)中電路的電壓而形成具有不同厚度的電介質(zhì)(640、860)。在所述存儲器陣列和所述外圍電路上方形成導(dǎo)電層(970)，以在所述存儲器陣列中形成控制柵極并在所述外圍區(qū)中形成柵電極。
文檔編號H01L27/105GK101099236SQ200580043383
公開日2008年1月2日 申請日期2005年12月19日 優(yōu)先權(quán)日2004年12月22日
發(fā)明者東谷正昭, 圖安·法姆 申請人:桑迪士克股份有限公司