專利名稱：半導體裝置及其制造方法
技術領域：
本發(fā)明涉及一種半導體裝置及其制造方法，特別涉及一種鑲嵌開口中形成有阻障層的半導體裝置及其制造方法。
背景技術：
集成電路中的內(nèi)聯(lián)線結構一般包括在基底上形成的例如晶體管、電容、電阻或其類似物的半導體結構。典型地，由金屬或金屬合金組成的多層導電層可在半導體結構上形成，以連接各半導體結構或提供其與外部連接的管道，多層導電層間可通過介電材料層隔離。而穿過介電材料層形成的介層窗，可提供導電層與半導體結構間的電性連接。
阻障層經(jīng)常被使用在介層窗中，以避免或減少金屬導體(典型上為銅或銅合金，但是其它金屬或?qū)w亦可使用)不期望地擴散進入周圍介電層(例如氧化硅、FSG、BPSG、低介電常數(shù)介電質(zhì)或其類似物)的現(xiàn)象。一般來說，在銅介層窗/接觸洞的結構中，可使用鉭或氮化鉭當作阻障材料。其它阻障層材料可包括鈦、氮化鈦、含氮材料、含硅材料或其類似物。
傳統(tǒng)的半導體制造工藝，介層窗或接觸洞在介電層中形成，此介電層可為單層或包含相同或不同材料的多數(shù)層。一般來說，介層窗底部可與例如銅的導電層或?qū)щ妳^(qū)或半導體裝置中的源/漏極或柵極區(qū)接觸。典型地，在介層窗側(cè)壁可形成介電材料層。
一般來說，阻障層可通過例如化學氣相沉積法在介層窗或接觸洞的側(cè)壁與底部形成，并使得阻障層在介層窗底部的厚度比側(cè)壁厚。由于阻障層不是象銅一樣的理想導體，因此沿接觸洞或介層窗底部的阻障層會有較高、不期望的電阻值。
因此，開發(fā)一種能避免或減少金屬物質(zhì)沿介層窗側(cè)壁擴散及降低介層窗與下層導電物質(zhì)間接觸電阻的阻障層是必要的。
發(fā)明內(nèi)容
本發(fā)明的較佳實施例，為在鑲嵌開口中提供擴散阻障層。
本發(fā)明的一個實施例，為在介電層開口中提供可為單層或多層的阻障結構。該一層或多層阻障層沿大約該溝槽底部與該介電層頂部中心位置的厚度與該一層或多層阻障層沿該溝槽底部的厚度的比例大于0.55。與該介電層按觸的第一阻障層可被部分或全部移除。此外，凹陷區(qū)可在該介層窗底部的導電層中形成。還包括導電插栓，形成于該開口內(nèi)的該一層或多層阻障層上。
根據(jù)所述的半導體裝置，其中該一層或多層阻障層包括含硅層、含碳層、含氮層、含氫層、含金屬或金屬化合物層、鉭、氮化鉭、鈦、氮化鈦、鋯化鈦、氮鋯化鈦、鈷、鎳、釕、鈀、鎢、氮化鎢或其組合。
根據(jù)所述的半導體裝置，其中該第一厚度低于110埃。
根據(jù)所述的半導體裝置，其中該第二厚度低于100埃。
本發(fā)明的另一實施例，為在介電層開口中提供可為單層或多層的阻障結構。該一層或多層阻障層沿大約該溝槽底部與該介電層頂部中心位置的厚度與該一層或多層阻障層沿該介層窗底部的厚度的比例大于1.0。此外，凹陷區(qū)可在該介層窗底部的導電層中形成。還包括導電插栓，形成于該開口內(nèi)的該一層或多層阻障層上。
根據(jù)所述的半導體裝置，其中該一層或多層阻障層包括含硅層、含碳層、含氮層、含氫層、含金屬或金屬化合物層、鉭、氮化鉭、鈦、氮化鈦、鋯化鈦、氮鋯化鈦、鈷、鎳、釕、鈀、鎢、氮化鎢或其組合。
根據(jù)所述的半導體裝置，其中該第一厚度低于110埃。
根據(jù)所述的半導體裝置，其中該第二厚度低于90埃。
本發(fā)明的另一實施例，為在開口中形成阻障結構的方法。包括形成第一導電區(qū)，在該第一導電區(qū)上形成介電層，在該介電層中形成開口，該開口包括介層窗與溝槽，其中該介層窗與該第一導電區(qū)接觸，以及在該開口表面形成一層或多層阻障層，其中該一層或多層阻障層沿大約該溝槽底部與該介電層頂部中心位置的第一厚度與該一層或多層阻障層沿該介層窗底部的第二厚度的比例大于1。此外，在該介層窗底部的導電層中可形成凹陷區(qū)。
根據(jù)所述的半導體裝置的制造方法，其中該一層或多層阻障層包括含硅層、含碳層、含氮層、含氫層、含金屬或金屬化合物層、鉭、氮化鉭、鈦、氮化鈦、鋯化鈦、氮鋯化鈦、鈷、鎳、釕、鈀、鎢、氮化鎢或其組合。
根據(jù)所述的半導體裝置的制造方法，其中該第一厚度低于110埃。
根據(jù)所述的半導體裝置的制造方法，其中該第二厚度低于90埃。
本發(fā)明的另一實施例，為在開口中形成阻障結構的另一方法。包括形成第一導電區(qū)，在該第一導電區(qū)上形成介電層，在該介電層中形成開口，該開口包括介層窗與溝槽，其中該介層窗與該第一導電區(qū)接觸，以及在該開口表面形成一層或多層阻障層，其中該一層或多層阻障層沿大約該溝槽底部與該介電層頂部中心位置的厚度與該一層或多層阻障層沿該溝槽底部的厚度的比例大于0.55。此外，在該介層窗底部的導電層中可形成凹陷區(qū)。
根據(jù)所述的半導體裝置的制造方法，其中該一層或多層阻障層包括含硅層、含碳層、含氮層、含氫層、含金屬或金屬化合物層、鉭、氮化鉭、鈦、氮化鈦、鋯化鈦、氮鋯化鈦、鈷、鎳、釕、鈀、鎢、氮化鎢或其組合。
根據(jù)所述的半導體裝置的制造方法，其中該第一厚度低于110埃。
根據(jù)所述的半導體裝置的制造方法，其中該第二厚度低于100埃。
根據(jù)本發(fā)明的半導體裝置，其中的阻障層能避免或減少金屬物質(zhì)沿介層窗側(cè)壁擴散及降低介層窗與下層導電物質(zhì)間接觸電阻。
為讓本發(fā)明的上述目的、特征及優(yōu)點能更明顯易懂，下文特舉一較佳實施例，并配合附圖，作詳細說明如下。
圖1a～1f為本發(fā)明的一實施例，在鑲嵌結構中形成阻障層的方法。
其中，附圖標記說明如下110基底；110導電層；112蝕刻緩沖層；114金屬層間介電層； 120溝槽； 122介層窗；130第一阻障層； 140第二阻障層；150導電插栓；Tb溝槽底部的阻障層厚度；Ts開口側(cè)壁上的阻障層厚度；Vb介層窗底部的阻障層厚度。
具體實施例方式
請參閱圖1a，提供包含導電層110、蝕刻緩沖層112與金屬層間介電層114的基底100?；?00可包括電路或其它結構(未示出)，例如，晶體管、電容、電阻或其類似物。在一實施例中，導電層110可為金屬層，與電路裝置或其它金屬層接觸。
導電層110可由任何導電物質(zhì)所組成，在本發(fā)明的一實施例中，優(yōu)選的，以具有低電阻的良導體銅作為導電層110。蝕刻緩沖層112可在后續(xù)金屬層間介電層114進行選擇性蝕刻時，提供蝕刻終點。在一實施例中，蝕刻緩沖層112可由包括例如含硅物質(zhì)、含氮物質(zhì)、含碳物質(zhì)或其類似物等的介電材料所組成。優(yōu)選的，金屬層間介電層114為例如摻碳氧化硅的有機低介電常數(shù)材料(優(yōu)選的，介電常數(shù)為低于3.0)，而其它低介電常數(shù)材料也可使用。
導電層110、蝕刻緩沖層112與金屬層間介電層114材料的選擇須注意金屬層間介電層114與蝕刻緩沖層112之間及蝕刻緩沖層112與導電層110之間必須具備有高的蝕刻選擇比。因此，在一實施例中，金屬層間介電層114可選擇例如由化學氣相沉積法沉積形成的摻碳氧化硅，而蝕刻緩沖層112可選擇氮化硅。
請參閱圖1b，形成溝槽120與介層窗122。溝槽120一般為在金屬層間介電層114中形成的凹溝或線段，以供后續(xù)導線制作。而另一在金屬層間介電層114中形成的介層窗122，可作為例如溝槽120中的導線與下層導電層110之間的連接。本發(fā)明單溝槽與兩介層窗相連的結構可通過雙鑲嵌工藝制作。溝槽120可包括不同尺寸或形狀，或與更多或更少的介層窗122連接，或可通過其它工藝制作(例如單鑲嵌工藝)。
溝槽120與介層窗122可通過公知顯影技術制作。一般來說，顯影技術包括沉積一光阻層，對光阻層進行曝光、顯影，以移除部分光阻層留下特定圖案。留下的光阻層可保護其下方材料，免于后續(xù)步驟例如蝕刻工藝的破壞。蝕刻工藝可包括濕式或干式、非等向性或等向性，優(yōu)選的，為非等向性干蝕刻。上述留下的光阻層可能在蝕刻步驟后被移除。在一較佳實施例中，介層窗122的底部寬度小于0.14微米，溝槽120的寬度小于介層窗底部寬度的1.3倍。
在一實施例中，金屬層間介電層114為摻碳氧化硅，蝕刻緩沖層112為氮化硅，而導電層110為銅。介層窗122可通過使用例如C4、C5F8或其類似物的蝕刻液蝕刻形成，過程中，蝕刻緩沖層112起緩沖蝕刻的作用。之后，例如利用CF4蝕刻液移除介層窗122內(nèi)的蝕刻緩沖層112，以暴露出導電層110表面。
接著，可進行預清洗步驟，以清除介層窗122側(cè)壁與導電層110表面的雜質(zhì)。此預清洗步驟可為反應性或非反應性的預清洗步驟，例如，使用含氫等離子體進行清潔的反應性步驟，或使用含氬氣等離子體進行清潔的非反應性步驟。
請參閱圖1c，在圖1b所示的基底100上形成第一阻障層130。優(yōu)選的，金屬層間介電層114為低介電常數(shù)介電層(介電常數(shù)低于3.0)，常見為多孔材質(zhì)。而金屬層間介電層114的孔隙會形成導電層110內(nèi)導電物質(zhì)的擴散路徑。為避免或降低導電物質(zhì)擴散進入金屬層間介電層114，可沿溝槽120與介層窗122內(nèi)暴露出的金屬層間介電層114表面形成第一阻障層130。
在一實施例中，第一阻障層130可包括含硅層、含碳層、含氮層、含氫層或含金屬或金屬化合物層，例如鉭、氮化鉭、鈦、氮化鈦、鋯化鈦、氮鋯化鈦、鈷、鎳、釕、鈀、鎢、氮化鎢或其組合。第一阻障層130可通過例如物理氣相沉積法或其它適合的方法沉積形成。在一較佳實施例中，第一阻障層130為由物理氣相沉積法形成的氮化鉭，此操作條件為使用大于15KW的直流電源(優(yōu)選的，大于25KW)與大于2mTorr的壓力。此外，也可使用大于500W的基板偏壓功率(substrate bias power)。優(yōu)選的，所得的第一阻障層130其厚度為50～250埃。
請參閱圖1d，移除沿介層窗122底部部分或全部的第一阻障層130。本發(fā)明可使用惰性氣體例如氬氣的等離子體回蝕刻法移除介層窗122底部的第一阻障層130。
如圖1d所示，導電層110中可形成凹陷區(qū)。在一實施例中，凹陷區(qū)的深度為50～500埃。此凹陷區(qū)可在回蝕刻過程中形成，或通過例如離子濺鍍蝕刻的分離型蝕刻步驟形成。
此外，在回蝕刻過程中，沉積于其它表面上的第一阻障層130也會被移除，例如沉積于金屬層間介電層114表面、溝槽120底部或溝槽120與介層窗122側(cè)壁上的第一阻障層130。由于沿介層窗122底部的第一阻障層130厚度僅為沉積于其它表面厚度的30％～60％，因此，回蝕刻過程中，介層窗122底部的第一阻障層130被完全移除后，仍會留下其它表面上部分的第一阻障層130。
另一實施例中，第一阻障層130可利用蝕刻-沉積法進行蝕刻。一般來說，蝕刻-沉積步驟可在相同工藝腔室內(nèi)進行，例如沉積腔室，并利用較低直流功率及較高的基板偏壓。此聯(lián)合制造工藝導致氬等離子體蝕刻晶圓，例如在回蝕刻過程中，鉭可沉積在晶圓上。在此實施例中，蝕刻步驟與沉積步驟的最終效果可使第一阻障層130在介層窗底部有較高的蝕刻速率，而在其它表面的蝕刻速率較低。因此，當介層窗122底部的第一阻障層130被移除后，會留下其它表面上部分的第一阻障層130。
此外，本實施例較佳的情況為，即使介層窗122底部的第一阻障層130被完全移除，溝槽120底部仍保留至少部分的第一阻障層130，以避免或降低雜質(zhì)從例如金屬層間介電層114的介電質(zhì)擴散至導電層中。
請參閱圖1e，形成第二阻障層140。優(yōu)選的，第二阻障層140包括導電物質(zhì)，例如含硅層、含碳層、含氮層、含氫層或含金屬或金屬化合物層，例如鉭、氮化鉭、鈦、氮化鈦、鋯化鈦、氮鋯化鈦、鎢、氮化鎢、鈷、鎳、釕、鈀或其組合，較佳為氮化鉭。優(yōu)選的，第二阻障層140可通過例如物理氣相沉積法或其它適合的方法沉積形成。在一較佳實施例中，第二阻障層140為由物理氣相沉積法形成的鉭金屬層(或是與例如銅的導電物質(zhì)有較佳黏著特性的金屬物質(zhì))，其厚度大體介于20～200埃。
可對第二阻障層140或第一阻障層130繼續(xù)進行回蝕刻步驟，以降低介層窗122底部的電阻值。實施例中，上述蝕刻步驟或蝕刻/沉積步驟可用來移除沿介層窗122底部部分或全部的第一阻障層130或第二阻障層140。
為達到側(cè)壁的較佳覆蓋與介層窗122底部的較低電阻，必須控制第一阻障層130與第二阻障層140的總厚度。舉例來說，優(yōu)選的，開口側(cè)壁上，第一阻障層130與第二阻障層140沿大約溝槽120底部與金屬層間介電層114頂部的中心位置的總厚度與其沿介層窗122底部的總厚度(或儀第二阻障層140的厚度)的比例大于1。請參閱圖1e，優(yōu)選的，Ts與Vb的比值大于1.0。在一實施例中，優(yōu)選的，Ts小于110埃，Vb小于90埃。
此外，優(yōu)選的，開口側(cè)壁上，第一阻障層130與第二阻障層140沿大約溝槽120底部與金屬層間介電層114頂部的中心位置的總厚度與其沿溝槽120底部的總厚度的比例大于0.55。請參閱圖1e，優(yōu)選的，Ts與Tb的比值大于0.55。在一實施例中，優(yōu)選的，Ts小于110埃，Tb小于100埃。
請參閱圖1f，將導電插栓150填入溝槽120與介層窗122中，并進行表面平坦化。在一實施例中，導電插栓150可包括通過沉積銅晶種層或進行銅電鍍步驟形成的銅金屬材料。晶圓可通過例如化學機械研磨法進行表面平坦化。
最后，繼續(xù)完成該制造工藝其它標準步驟，并封裝此半導體裝置。
以上公開的僅為本發(fā)明的較佳實施例，并非用以限制本發(fā)明。本領域的技術人員在不脫離本發(fā)明的權利要求書所公開的范圍和精神的情況下，所做的更改與修飾，均屬本發(fā)明的專利保護范圍之內(nèi)。
權利要求
1.一種半導體裝置，包括介電層；開口，形成于該介電層中，該開口包括介層窗與溝槽；一層或多層阻障層，形成于該介電層上與該開口中；以及導電插栓，形成于該開口內(nèi)的該一層或多層阻障層上，其中該一層或多層阻障層沿大約該溝槽底部與該介電層頂部的中心位置的第一厚度與該一層或多層阻障層沿該介層窗底部的第二厚度的比例大于1。
2.如權利要求1所述的半導體裝置，還包括導電層，形成于該介電層下方，該導電層在該介層窗底部形成有凹陷區(qū)。
3.如權利要求1所述的半導體裝置，其中該一層或多層阻障層包括含硅層、含碳層、含氮層、含氫層、含金屬或金屬化合物層、鉭、氮化鉭、鈦、氮化鈦、鋯化鈦、氮鋯化鈦、鈷、鎳、釕、鈀、鎢、氮化鎢或其組合。
4.如權利要求1所述的半導體裝置，其中該第一厚度低于110埃。
5.如權利要求1所述的半導體裝置，其中該第二厚度低于90埃。
6.一種半導體裝置，包括介電層；開口，形成于該介電層中，該開口包括介層窗與溝槽；一層或多層阻障層，形成于該介電層上與該開口中；以及導電插栓，形成于該開口內(nèi)的該一層或多層阻障層上，其中該一層或多層阻障層沿大約該溝槽底部與該介電層頂部的中心位置的第一厚度與該一層或多層阻障層沿該溝槽底部的第二厚度的比例大于0.55。
7.如權利要求6所述的半導體裝置，還包括導電層，形成于該介電層下方，該導電層在該介層窗底部形成有凹陷區(qū)。
8.如權利要求6所述的半導體裝置，其中該一層或多層阻障層包括含硅層、含碳層、含氮層、含氫層、含金屬或金屬化合物層、鉭、氮化鉭、鈦、氮化鈦、鋯化鈦、氮鋯化鈦、鈷、鎳、釕、鈀、鎢、氮化鎢或其組合。
9.如權利要求6所述的半導體裝置，其中該第一厚度低于110埃。
10.如權利要求6所述的半導體裝置，其中該第二厚度低于100埃。
11.一種半導體裝置的制造方法，包括形成第一導電區(qū)；在該第一導電區(qū)上形成介電層；在該介電層中形成開口，該開口包括介層窗與溝槽，其中該介層窗與該第一導電區(qū)接觸；以及在該開口表面形成一層或多層阻障層，其中該一層或多層阻障層沿大約該溝槽底部與該介電層頂部的中心位置的第一厚度與該一層或多層阻障層沿該介層窗底部的第二厚度的比例大于1。
12.如權利要求11所述的半導體裝置的制造方法，還包括在該第一導電區(qū)中形成凹陷區(qū)，并位于該介層窗底部。
13.如權利要求11所述的半導體裝置的制造方法，其中該一層或多層阻障層包括含硅層、含碳層、含氮層、含氫層、含金屬或金屬化合物層、鉭、氮化鉭、鈦、氮化鈦、鋯化鈦、氮鋯化鈦、鈷、鎳、釕、鈀、鎢、氮化鎢或其組合。
14.如權利要求11所述的半導體裝置的制造方法，其中該第一厚度低于110埃。
15.如權利要求11所述的半導體裝置的制造方法，其中該第二厚度低于90埃。
16.一種半導體裝置的制造方法，包括形成第一導電區(qū)；在該第一導電區(qū)上形成介電層；在該介電層中形成開口，該開口包括介層窗與溝槽，其中該介層窗與該第一導電區(qū)接觸；以及在該開口表面形成一層或多層阻障層，其中該一層或多層阻障層沿大約該溝槽底部與該介電層頂部的中心位置的第一厚度與該一層或多層阻障層沿該溝槽底部的第二厚度的比例大于0.55。
17.如權利要求16所述的半導體裝置的制造方法，還包括在該第一導電區(qū)中形成凹陷區(qū)，并位于該介層窗底部。
18.如權利要求16所述的半導體裝置的制造方法，其中該一層或多層阻障層包括含硅層、含碳層、含氮層、含氫層、含金屬或金屬化合物層、鉭、氮化鉭、鈦、氮化鈦、鋯化鈦、氮鋯化鈦、鈷、鎳、釕、鈀、鎢、氮化鎢或其組合。
19.如權利要求16所述的半導體裝置的制造方法，其中該第一厚度低于110埃。
20.如權利要求16所述的半導體裝置的制造方法，其中該第二厚度低于100埃。
全文摘要
本發(fā)明涉及一種半導體裝置及其制造方法，其提供在介電層中具有獨特阻障層的開口。在一實施例中，該開口包括介層窗與溝槽，而阻障層為一層或多層阻障層。在該開口側(cè)壁上，該一層或多層阻障層沿大約溝槽底部與介電層頂部的中心位置的厚度與其沿溝槽底部的厚度的比例大于0.55。在另一實施例中，該開口側(cè)壁上，該一層或多層阻障層沿大約溝槽底部與介電層頂部的中心位置的厚度與其沿介層窗底部的厚度的比例大于1.0。位于下方的導電層可形成凹陷區(qū)。根據(jù)本發(fā)明的半導體裝置，其中的阻障層能避免或減少金屬物質(zhì)沿介層窗側(cè)壁擴散及降低介層窗與下層導電物質(zhì)間接觸電阻。
文檔編號H01L21/70GK1828884SQ20061000625
公開日2006年9月6日 申請日期2006年1月24日 優(yōu)先權日2005年1月25日
發(fā)明者余振華, 潘興強, 眭曉林, 謝靜華, 黃震麟, 李顯銘, 林俊成 申請人:臺灣積體電路制造股份有限公司