專利名稱：半導(dǎo)體裝置及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及SOI(絕緣體上的硅)結(jié)構(gòu)的半導(dǎo)體裝置及其制造方法，特別是涉及具有不到達埋入氧化膜的隔離絕緣膜(以下稱為PTI(部分槽隔離))的半導(dǎo)體裝置及其制造方法。
背景技術(shù)：
在具有由半導(dǎo)體襯底、埋入氧化膜和半導(dǎo)體層構(gòu)成的SOI(絕緣體上的硅)結(jié)構(gòu)的半導(dǎo)體裝置中，由于利用埋入氧化膜和到達該埋入氧化膜的元件隔離(以下稱為FTI(完全槽隔離))來包圍有源區(qū)，即使形成CMOS晶體管，也不擔(dān)心引起鎖定(latchup)，此外，由于被形成在薄的半導(dǎo)體層中，故與直接在半導(dǎo)體襯底的表面中形成了晶體管的半導(dǎo)體裝置相比，結(jié)電容小、可進行高速工作，同時功耗低。因此，特別是最近，預(yù)期可將其應(yīng)用于攜帶裝置用LSI等。
但是，與在半導(dǎo)體襯底本身中形成的晶體管不同，由于在現(xiàn)有的SOI結(jié)構(gòu)的半導(dǎo)體裝置中利用埋入氧化膜將半導(dǎo)體層與半導(dǎo)體襯底在電氣方面進行了隔離，故在有源區(qū)中因碰撞電離現(xiàn)象發(fā)生的載流子(在nMOS中是空穴，在pMOS中是電子)滯留于溝道形成區(qū)的下方的半導(dǎo)體層內(nèi)，由此，或是發(fā)生扭曲(kink)、或是工作耐壓惡化，此外，存在由于襯底浮游效應(yīng)而產(chǎn)生的各種問題，該襯底浮游效應(yīng)是因溝道區(qū)的電位不穩(wěn)定故產(chǎn)生延遲時間的頻率依存性等而引起的。為了解決該問題，固定溝道形成區(qū)的電位的方法是有效的。在特開昭58-124,243號公報中公開了以這種方式固定了溝道形成區(qū)的電位的半導(dǎo)體裝置。
近年來，在IEEE International SOI Conference，Oct.1999p.131-132等中進而公開了下述的結(jié)構(gòu)即，不是在每個晶體管中固定溝道形成區(qū)的電位，而是為了一并固定同一導(dǎo)電型的多個晶體管的溝道形成區(qū)的電位，利用PTI進行隔離來謀求微細(xì)化。
圖22是示出現(xiàn)有的半導(dǎo)體裝置的剖面圖，在圖中，101是半導(dǎo)體襯底，102是埋入氧化膜，103是p型半導(dǎo)體層，104是隔離氧化膜，105是柵絕緣膜，106是柵電極，107和108是n型源、漏區(qū)，109是側(cè)壁絕緣膜，1010是布線，1011是層間絕緣膜，1012是p型雜質(zhì)區(qū)，1013是接觸孔。如圖中所示，在PTI的情況下，鄰接的二個晶體管間的隔離氧化膜104沒有到達埋入氧化膜102，二個晶體管的溝道區(qū)呈連接的狀態(tài)，對于同一導(dǎo)電型的多個晶體管，固定溝道形成區(qū)的電位用的布線1110被形成為與p型雜質(zhì)區(qū)1012連接，該p型雜質(zhì)區(qū)1012包含比p型半導(dǎo)體層103高的濃度的雜質(zhì)，故其電阻較低。
此外，伴隨微細(xì)化，將布線1010形成為延伸到隔離氧化膜104的表面上，(以下，稱為無邊界(borderless)接觸結(jié)構(gòu))，謀求元件密度的提高。
圖23是示出現(xiàn)有的半導(dǎo)體裝置的剖面圖。參照該圖，與源、漏區(qū)107和108連接的布線1010分別以延伸到隔離氧化膜104的表面上的形狀而被形成。
但是，即使在將隔離絕緣膜作成PTI結(jié)構(gòu)、固定了溝道形成區(qū)的電位的半導(dǎo)體裝置中，由于PTI下的半導(dǎo)體層薄(～50nm)，也存在產(chǎn)生襯底浮游效應(yīng)的問題。這是因為，如果PTI下的半導(dǎo)體層薄，則隨著離開固定了溝道形成區(qū)的電位的布線，該布線與晶體管之間的電阻變高，對晶體管特性產(chǎn)生影響。此外，根據(jù)離對溝道形成區(qū)的電位進行固定的布線的距離，在各晶體管的的溝道形成區(qū)的電阻中產(chǎn)生離散性，存在在元件特性中也產(chǎn)生離散性的問題。
此外，如果打算使用無邊界接觸結(jié)構(gòu)使元件密度提高，則由于隔離氧化膜104與由TEOS氧化膜(四乙氧基硅烷)等構(gòu)成的層間絕緣膜1011是同質(zhì)膜，故在層間絕緣膜1011中形成接觸孔1013時，存在隔離氧化膜104也被刻蝕的問題。
圖24是示出現(xiàn)有的半導(dǎo)體裝置的剖面圖。如該圖中所示，如果隔離氧化膜104被刻蝕，則由隔離氧化膜104下的p型半導(dǎo)體層103與源、漏區(qū)107或108形成的pn結(jié)與布線1010的距離變短，引起結(jié)漏泄電流的增加。

發(fā)明內(nèi)容
本發(fā)明是為了解決上述的課題而進行的，其目的在于得到一種在具備能一并地固定多個晶體管的溝道形成區(qū)的電壓的PTI結(jié)構(gòu)的隔離絕緣膜的半導(dǎo)體裝置中抑制襯底浮游效應(yīng)、隔離特性和耐壓提高了的半導(dǎo)體裝置及其制造方法。
此外，其目的在于得到一種即使在無邊界結(jié)構(gòu)的半導(dǎo)體裝置中也能抑制結(jié)漏泄電流、實現(xiàn)了微細(xì)化和低功耗化的半導(dǎo)體裝置及其制造方法。
本發(fā)明的半導(dǎo)體裝置具備由至少表面為絕緣性的襯底和被配置在上述襯底的表面上的半導(dǎo)體層構(gòu)成的SOI襯底，上述半導(dǎo)體層具有被配置在其主表面上的第1導(dǎo)電型的第1有源區(qū)和第1導(dǎo)電型的第2有源區(qū)，還具備隔離絕緣膜，被配置在上述第1、第2有源區(qū)間，在與上述襯底的上述表面之間留下作為上述半導(dǎo)體層的一部分的第1半導(dǎo)體區(qū)且被形成在上述半導(dǎo)體層的主表面上；第1層間絕緣膜，被形成在上述第1和第2有源區(qū)以及上述隔離絕緣膜的表面上；氮化硅膜，被形成在上述第1層間絕緣膜上；以及第2層間絕緣膜，被形成在上述氮化硅膜的表面上，上述襯底包含半導(dǎo)體襯底和被配置在上述半導(dǎo)體襯底的整個主表面上的埋入絕緣膜，上述半導(dǎo)體裝置還具備第2導(dǎo)電型的第1源區(qū)和漏區(qū)，隔開規(guī)定的距離被形成在上述第1有源區(qū)的半導(dǎo)體層的主表面上；第1柵電極，介入第1柵絕緣膜被形成在上述半導(dǎo)體層的主表面上，以便與被上述第1源區(qū)和漏區(qū)夾住的區(qū)域?qū)χ?；?導(dǎo)電型的第1雜質(zhì)區(qū)，被形成在上述第2有源區(qū)中，經(jīng)上述隔離絕緣膜下的上述第1半導(dǎo)體區(qū)與被上述第1源區(qū)和漏區(qū)夾住的區(qū)域?qū)щ娦缘剡B接；以及第1、第2和第3布線，通過貫通上述第1、第2層間絕緣膜和上述氮化硅膜被形成的接觸孔分別與上述第1源區(qū)、漏區(qū)和上述第1雜質(zhì)區(qū)連接由于在元件表面上具備經(jīng)層間絕緣膜形成的氮化硅膜，故利用該氮化硅膜的應(yīng)力在隔離絕緣膜下的半導(dǎo)體層中產(chǎn)生作為壽命抑制劑(lifetime killer)的缺陷，可縮短載流子(如果是nMOS，則是空穴，如果是pMOS，則是電子)的壽命。
此外，其特征在于上述半導(dǎo)體層還具有被配置在其主表面上的第2導(dǎo)電型的第3有源區(qū)和第2導(dǎo)電型的第4有源區(qū)，上述隔離絕緣膜還被配置在上述第3有源區(qū)和上述第1有源區(qū)與上述第4有源區(qū)之間，被配置在上述第3、第4有源區(qū)間的上述隔離絕緣膜在與上述埋入絕緣膜之間留下作為上述半導(dǎo)體層的一部分的第2半導(dǎo)體區(qū)且被形成在上述半導(dǎo)體層的主表面上，被配置在上述第1、第4有源區(qū)間的上述隔離絕緣膜在與上述埋入絕緣膜之間留下作為上述半導(dǎo)體層的一部分的第3半導(dǎo)體區(qū)且被形成在上述半導(dǎo)體層的主表面上，上述半導(dǎo)體裝置具備第1導(dǎo)電型的第2源區(qū)和漏區(qū)，隔開規(guī)定的距離被形成在上述第4有源區(qū)的半導(dǎo)體層的主表面上；第2柵電極，介入第2柵絕緣膜被形成在上述半導(dǎo)體層的主表面上，以便與被上述第2源區(qū)和漏區(qū)夾住的區(qū)域?qū)χ茫灰约暗?導(dǎo)電型的第3雜質(zhì)區(qū)，被形成在上述第3有源區(qū)的主表面中，經(jīng)上述隔離絕緣膜下的上述第2半導(dǎo)體區(qū)與被上述第2源區(qū)和漏區(qū)夾住的區(qū)域?qū)щ娦缘剡B接，上述第1層間絕緣膜、上述氮化硅膜和上述第2層間絕緣膜分別延伸到上述第3和第4有源區(qū)的半導(dǎo)體層的表面上而被形成，上述半導(dǎo)體裝置還具備第4、第5和第6布線，通過在上述第1、第2層間絕緣膜和上述氮化硅膜中被形成的接觸孔分別與上述第2源區(qū)、漏區(qū)和上述第3雜質(zhì)區(qū)連接，利用在隔離絕緣膜下的半導(dǎo)體層中產(chǎn)生的缺陷，提高了鄰接的pMOS晶體管與nMOS晶體管之間的耐壓。
此外，其特征在于上述半導(dǎo)體層還具有被配置在其主表面上的第2導(dǎo)電型的第3有源區(qū)和第2導(dǎo)電型的第4有源區(qū)，上述隔離絕緣膜還被配置在上述第3有源區(qū)和上述第1有源區(qū)與上述第4有源區(qū)之間，被配置在上述第3、第4有源區(qū)間的上述隔離絕緣膜在與上述埋入絕緣膜之間留下作為上述半導(dǎo)體層的一部分的第2半導(dǎo)體區(qū)且被形成在上述半導(dǎo)體層的主表面上，被配置在上述第1、第4有源區(qū)間的上述隔離絕緣膜到達上述埋入絕緣膜而被形成，上述半導(dǎo)體裝置具備第1導(dǎo)電型的第2源區(qū)和漏區(qū)，隔開規(guī)定的距離被形成在上述第4有源區(qū)的半導(dǎo)體層的主表面上；第2柵電極，介入第2柵絕緣膜被形成在上述半導(dǎo)體層的主表面上，以便與被上述第2源區(qū)和漏區(qū)夾住的區(qū)域?qū)χ?；以及?導(dǎo)電型的第3雜質(zhì)區(qū)，被形成在上述第3有源區(qū)的主表面中，經(jīng)上述隔離絕緣膜下的上述第2半導(dǎo)體區(qū)與被上述第2源區(qū)和漏區(qū)夾住的區(qū)域?qū)щ娦缘剡B接，上述第1層間絕緣膜、上述氮化硅膜和上述第2層間絕緣膜分別延伸到上述第3和第4有源區(qū)的半導(dǎo)體層的表面上而被形成，上述半導(dǎo)體裝置還具備通過在上述第1、第2層間絕緣膜和上述氮化硅膜中被形成的接觸孔分別與上述第2源區(qū)、漏區(qū)和上述第3雜質(zhì)區(qū)連接的布線，提高了鄰接的pMOS晶體管與nMOS晶體管之間的耐壓。
此外，其特征在于與上述第1源區(qū)和漏區(qū)連接的上述第1和第2布線包含延伸到分別與上述第1源區(qū)和漏區(qū)鄰接的上述隔離絕緣膜的表面上的布線，利用氮化硅膜來抑制在形成到達源區(qū)和漏區(qū)的接觸孔時隔離絕緣膜的被刻蝕，可充分地保持由半導(dǎo)體層和源、漏區(qū)構(gòu)成的pn結(jié)與布線的距離。
此外，其特征在于上述隔離絕緣膜下的上述第1半導(dǎo)體區(qū)在分別與上述第1源區(qū)和漏區(qū)鄰接的區(qū)域中具有同一導(dǎo)電型的部分雜質(zhì)區(qū)，即使在接觸孔形成時露出的隔離絕緣膜被刻蝕，由于與各自的源、漏區(qū)鄰接、形成了與源、漏區(qū)相同的導(dǎo)電型的雜質(zhì)區(qū)，故可充分地保持布線與隔離絕緣膜下的半導(dǎo)體層的距離，沒有在該部分中發(fā)生結(jié)漏泄電流的擔(dān)心。
此外，其特征在于上述氮化硅膜包含在整個面上被形成的氮化硅膜，利用氮化硅膜可防止氫侵入到柵絕緣膜和埋入氧化膜中。
此外，其特征在于還具備在上述第1源區(qū)和漏區(qū)的表面上被形成的金屬硅化物層，由于該金屬硅化物層起到刻蝕第1層間絕緣膜時的刻蝕中止層的作用，故增加了刻蝕容限。
此外，本發(fā)明的半導(dǎo)體裝置的制造方法具備(a)得到具有經(jīng)至少表面為絕緣性的襯底被形成的半導(dǎo)體層的SOI襯底的步驟，上述半導(dǎo)體層在其表面上具有第1導(dǎo)電型的第1和第2有源區(qū)，上述襯底包含半導(dǎo)體襯底和被形成在上述半導(dǎo)體襯底上的埋入氧化膜；(b)形成絕緣膜、使其包圍上述第1和第2有源區(qū)且在下層的部分中留下作為上述半導(dǎo)體層的一部分的第1半導(dǎo)體區(qū)的步驟；(c)在上述第2有源區(qū)的上述半導(dǎo)體層的主表面上形成第1導(dǎo)電型的第1雜質(zhì)區(qū)的步驟；(d)在上述第1有源區(qū)的上述半導(dǎo)體層的主表面上經(jīng)第1柵絕緣膜形成第1柵電極的步驟；(e)在夾住與上述第1有源區(qū)的半導(dǎo)體層的上述第1柵電極對置的主表面上隔開規(guī)定的距離形成第2導(dǎo)電型的第1源區(qū)和漏區(qū)的步驟；(f)在上述第1和第2有源區(qū)的半導(dǎo)體層和上述隔離絕緣膜的表面上形成第1層間絕緣膜的步驟；(g)在上述第1層間絕緣膜上形成氮化硅膜的步驟；(h)在上述氮化硅膜的表面上形成第2層間絕緣膜的步驟；(i)在上述第1和第2層間絕緣膜和上述氮化硅膜中形成分別到達上述第1源區(qū)和漏區(qū)和第1雜質(zhì)區(qū)的接觸孔的步驟；以及(j)形成通過上述接觸孔分別與上述第1源區(qū)和漏區(qū)和第1雜質(zhì)區(qū)連接的第1、第2和第3布線的步驟，利用在隔離絕緣膜下的半導(dǎo)體層中產(chǎn)生成為壽命抑制劑的缺陷，可縮短載流子(如果是nMOS，則是空穴，如果是pMOS，則是電子)的壽命。
另外，其特征在于上述半導(dǎo)體層在其主表面上還具有第2導(dǎo)電型的第3有源區(qū)和第2導(dǎo)電型的第4有源區(qū)，上述第4有源區(qū)與上述第1有源區(qū)鄰接而被配置，上述第3有源區(qū)與上述第4有源區(qū)鄰接而被配置，上述步驟(a)包含(a-1)在上述半導(dǎo)體層的主表面上有選擇地導(dǎo)入第1導(dǎo)電型的雜質(zhì)來得到上述第1和第2有源區(qū)的步驟；以及(a-2)在上述半導(dǎo)體層的主表面上有選擇地導(dǎo)入第2導(dǎo)電型的雜質(zhì)來得到上述第3和第4有源區(qū)的步驟；上述步驟(b)包含形成上述隔離絕緣膜使其包圍上述第3和第4有源區(qū)且在下層的部分中留下作為上述半導(dǎo)體層的一部分的第2半導(dǎo)體區(qū)的步驟；上述步驟(c)包含在上述第3有源區(qū)中形成第2導(dǎo)電型的第3雜質(zhì)區(qū)的步驟，上述步驟(d)包含在上述第4有源區(qū)的主表面上經(jīng)第2柵絕緣膜形成第2柵電極的步驟，上述步驟(e)包含在夾住與上述第4有源區(qū)的半導(dǎo)體層的上述第2柵電極對置的區(qū)域的主表面上隔開規(guī)定的距離形成第1導(dǎo)電型的第2源區(qū)和漏區(qū)的步驟，在上述步驟(f)～(h)中被形成的上述第1層間絕緣膜、上述氮化硅膜和上述第2層間絕緣膜延伸到上述第3和第4有源區(qū)的半導(dǎo)體層的表面上而被形成，上述步驟(i)包含在上述第1和第2層間絕緣膜和上述氮化硅膜中形成分別到達上述第2源區(qū)和漏區(qū)和上述第3雜質(zhì)區(qū)的接觸孔的步驟，上述步驟(j)包含形成通過上述接觸孔分別與上述第2源區(qū)和漏區(qū)和上述第3雜質(zhì)區(qū)連接的第4、第5和第6布線的步驟，在隔離絕緣膜下的半導(dǎo)體層中產(chǎn)生缺陷，可得到提高了鄰接的pMOS晶體管與nMOS晶體管之間的耐壓且提高了耐鎖定性能的半導(dǎo)體裝置。
此外，其特征在于上述步驟(i)包含(i-1)刻蝕上述第2層間絕緣膜的步驟；以及(i-2)與上述(i-1)獨立地刻蝕上述第1層間絕緣膜的步驟，通過第1層間絕緣膜的刻蝕條件的控制，可抑制半導(dǎo)體層的過刻蝕。
再者，其特征在于由上述步驟(j)得到的接觸孔包含延伸到分別與上述源區(qū)和漏區(qū)鄰接的上述隔離絕緣膜的表面上而被形成的接觸孔，由于使用氮化硅膜，分開進行第1層間絕緣膜和第2層間絕緣膜的刻蝕來形成接觸孔，故利用第1層間絕緣膜的刻蝕條件的控制，可抑制半導(dǎo)體層的過刻蝕，可得到?jīng)]有發(fā)生結(jié)漏泄電流的擔(dān)心的半導(dǎo)體裝置，同時，可抑制在形成到達源、漏區(qū)的接觸孔時隔離絕緣膜的被刻蝕的情況，可充分地保持由半導(dǎo)體層和源、漏區(qū)構(gòu)成的pn結(jié)與布線的距離，可謀求半導(dǎo)體裝置的元件密度的提高和可靠性的提高。
再者，其特征在于上述步驟(i-1)包含利用與上述氮化硅膜的選擇比為規(guī)定的比率的第1物質(zhì)刻蝕上述第2層間絕緣膜的步驟，上述步驟(i-2)包含利用與上述氮化硅膜的選擇比比上述第1物質(zhì)低的第2物質(zhì)刻蝕上述第1層間絕緣膜的步驟，由于利用與氮化硅膜的選擇比來進行第1層間絕緣膜和第2層間絕緣膜的刻蝕，故可形成控制性良好的接觸孔。


圖1是示出本發(fā)明的實施例1的半導(dǎo)體裝置的剖面圖。
圖2是示出本發(fā)明的實施例1的半導(dǎo)體裝置的俯視圖。
圖3是示出本發(fā)明的實施例1的半導(dǎo)體裝置的剖面圖。
圖4是示出本發(fā)明的實施例1的半導(dǎo)體裝置的剖面圖。
圖5是示出本發(fā)明的實施例1的半導(dǎo)體裝置的剖面圖。
圖6是示出本發(fā)明的實施例1的半導(dǎo)體裝置的俯視圖。
圖7是示出本發(fā)明的實施例1的半導(dǎo)體裝置的剖面圖。
圖8是示出本發(fā)明的實施例1的半導(dǎo)體裝置的俯視圖。
圖9是示出本發(fā)明的實施例1的半導(dǎo)體裝置的制造方法的一工序的剖面圖。
圖10是示出本發(fā)明的實施例1的半導(dǎo)體裝置的制造方法的一工序的剖面圖。
圖11是示出本發(fā)明的實施例1的半導(dǎo)體裝置的制造方法的一工序的剖面圖。
圖12是示出本發(fā)明的實施例1的半導(dǎo)體裝置的制造方法的一工序的剖面圖。
圖13是示出本發(fā)明的實施例1的半導(dǎo)體裝置的制造方法的一工序的剖面圖。
圖14是示出本發(fā)明的實施例2的半導(dǎo)體裝置的剖面圖。
圖15是示出本發(fā)明的實施例2的半導(dǎo)體裝置的剖面圖。
圖16是示出本發(fā)明的實施例2的半導(dǎo)體裝置的制造方法的一工序的剖面圖。
圖17是示出本發(fā)明的實施例3的半導(dǎo)體裝置的剖面圖。
圖18是示出本發(fā)明的實施例3的半導(dǎo)體裝置的俯視圖。
圖19是示出本發(fā)明的實施例3的半導(dǎo)體裝置的剖面圖。
圖20是示出本發(fā)明的實施例3的半導(dǎo)體裝置的俯視圖。
圖21是示出本發(fā)明的實施例2的半導(dǎo)體裝置的制造方法的一工序的剖面圖。
圖22是示出現(xiàn)有的半導(dǎo)體裝置的剖面圖。
圖23是示出現(xiàn)有的半導(dǎo)體裝置的剖面圖。
圖24是示出現(xiàn)有的半導(dǎo)體裝置的剖面圖。
具體實施例方式
實施例1圖1是示出本發(fā)明的實施例1的半導(dǎo)體裝置的剖面圖，在圖1中，1是半導(dǎo)體襯底，2是埋入氧化膜，3是半導(dǎo)體層，4是隔離氧化膜，5是柵絕緣膜，6是柵電極，7、71、8和81是源、漏區(qū)，72和82是包注入?yún)^(qū)，9是側(cè)壁絕緣膜，10和110是布線，11是層間絕緣膜，12是p型雜質(zhì)區(qū)，13是接觸孔，14是氮化硅膜。
此外，圖2是示出本發(fā)明的實施例1的半導(dǎo)體裝置的俯視圖，圖1是圖2中示出的A-A剖面中的剖面圖。在該圖中，為了簡單起見，省略了層間絕緣膜11和111，氮化硅膜14，布線10，側(cè)壁絕緣膜9，源、漏區(qū)71和81，包注入?yún)^(qū)72和82。
參照圖1，將在半導(dǎo)體襯底1的表面上經(jīng)埋入氧化膜2形成了半導(dǎo)體層3的襯底稱為SOI襯底，其形成方法有貼合法或SIMOX法等各種方法，但利用哪一種方法來形成都沒有關(guān)系。而且，埋入氧化膜2的膜厚約為100nm～500nm，半導(dǎo)體層3的膜厚約為30nm～400nm，包含了1×1015～1×1018/cm3的硼等p型雜質(zhì)。
而且，利用由在半導(dǎo)體層3中形成的p型雜質(zhì)區(qū)12和氧化硅膜等的隔離絕緣膜4(PTI)構(gòu)成的部分隔離區(qū)包圍并互相隔離了形成晶體管的有源區(qū)，最小隔離寬度為200nm。此外，將隔離絕緣膜4的膜厚設(shè)定為約半導(dǎo)體層3的膜厚的約2分之1至3分之1，隔離絕緣膜4下的半導(dǎo)體層3的膜厚約為10nm～200nm。
而且，雖然隔離絕緣膜4的上表面與半導(dǎo)體層3的上表面為同一表面這一點對于微細(xì)加工是較為理想的，但在半導(dǎo)體層3薄的情況下，如果打算充分地留下隔離絕緣膜4下的半導(dǎo)體層3的膜厚，則由于難以得到在元件隔離方面必要的膜厚，故將隔離絕緣膜4的上表面形成得比半導(dǎo)體層3的表面高這一點，可提高元件隔離性能。此外，在半導(dǎo)體層3與隔離絕緣膜4之間，根據(jù)需要形成了約5～30nm的氧化硅膜(未圖示)。在此，作為隔離絕緣膜4，使用了氧化硅膜，但也可使用氮化硅膜、硅氧化氮化膜、含有氟的氧化硅膜或孔狀的氧化硅膜等其它的絕緣膜。
在p型半導(dǎo)體層3中注入雜質(zhì)，形成了源、漏區(qū)7、8、71、81、包注入?yún)^(qū)72、82和p型雜質(zhì)區(qū)12，p型雜質(zhì)區(qū)12包含了約1×1017～1×1018/cm3的硼等。此外，包注入?yún)^(qū)72、82包含了約1×1017～1×1019/cm3的B、BF2或In。該包注入?yún)^(qū)72、82是為了抑制短溝道效應(yīng)而設(shè)置的，如果調(diào)節(jié)柵絕緣膜或源、漏區(qū)的結(jié)深等以到達最佳化，則也有不需要形成該包注入?yún)^(qū)的情況。
此外，作成下述結(jié)構(gòu)源、漏區(qū)7和8包含約1×1019～1×1021/cm3的砷等的n型雜質(zhì)，被形成為到達埋入氧化膜2，源、漏區(qū)71和81包含約1×1018～1×1020/cm3的磷等的n型雜質(zhì)，與源、漏區(qū)7和8一起成為LDD(輕摻雜漏)結(jié)構(gòu)。但是，根據(jù)需要來形成LDD結(jié)構(gòu)。此外，也有源、漏區(qū)7和8不到達埋入氧化膜2的情況。
作為柵絕緣膜5，有SiO2、SiON、SiO2/Si3N4/SiO2(ONO)的層疊膜、Ta2O5、Al2O3、BST膜(BaxSr1-xTiO3氧化鋇鍶鈦)等。
柵電極6包含約2～15×1020/cm3的磷等的n型雜質(zhì)，用膜厚約為100～400nm的多晶硅形成，但除此以外，可以是包含雜質(zhì)的多晶硅與TiSi2、CoSi2、NiSi2、WSi2、TaSi2、MoSi2、HfSi2、Pd2Si、PtSi2、ZrSi2等的金屬硅化物層或W、Mo、Cu、Al等的金屬的層疊結(jié)構(gòu)，也可以用W、Mo、Cu、Al等的金屬來形成。此外，在源、漏區(qū)7、8和p型雜質(zhì)區(qū)12的表面上也可形成TiSi2、CoSi2、NiSi2、WSi2、TaSi2、MoSi2、HfSi2、Pd2Si、PtSi2、ZrSi2等的金屬硅化物。
側(cè)壁絕緣膜9用氧化硅膜、TEOS膜、Si3N4膜或Si3N4/SiO2的層疊膜來形成，但象Si3N4膜或Si3N4/SiO2的層疊膜等那樣包含氮的膜，即使由于接觸孔13的形成的掩模偏移也沒有被刻蝕的擔(dān)心。此外，由于與氮化硅膜14的相乘效應(yīng)，可在作為源區(qū)工作的源、漏區(qū)7和71、或8和81附近的成為溝道形成區(qū)的半導(dǎo)體層3中提高因應(yīng)力發(fā)生的缺陷密度。溝道形成區(qū)的載流子(如果是nMOS，則是空穴，如果是pMOS，則是電子)被源區(qū)吸收，可進一步抑制襯底浮游效應(yīng)。
層間絕緣膜11和111由用等離子CVD法、LPCVD法(低壓化學(xué)汽相淀積)法或常壓CVD法等形成的氧化硅膜構(gòu)成，層間絕緣膜11具有約10～300nmn的膜厚，層間絕緣膜111具有約100～2000nmn的膜厚。此外，也可用TEOS膜、SOG(Spin On Glass)膜、或注入了雜質(zhì)的PSG(磷硅玻璃)、BSG(硼硅玻璃)、BPSG(硼磷硅玻璃)、或BPTEOS(硼磷TEOS)來形成。
氮化硅膜14具有約50～100nmn的膜厚，除了形成了0.1μm～0.5μm直徑的接觸孔13的部分外，在整個面上形成。而且，通過形成該氮化硅膜14，在隔離絕緣膜4下的半導(dǎo)體層3中形成缺陷。
圖3是本發(fā)明的實施例1的半導(dǎo)體裝置的剖面圖，是用圖1中示出的虛線B包圍的部分的放大圖。如該圖中所示，在隔離絕緣膜4下形成缺陷。
一般來說，作為氮化硅膜的組成，已知具有1×1011dyn/cm3的應(yīng)力的Si3N4，但可根據(jù)SixNy的N對于Si的比率來控制膜應(yīng)力。再者，由于可通過添加O，使O與N的組成比變化來控制膜應(yīng)力，故也可形成硅氧化氮化膜(SiON)來代替氮化硅膜。
其次，說明其工作。參照圖1，例如在nMOS晶體管的情況下，對各電極施加的電壓約為VG＝1.8V，VD＝1.8V，VS＝0V，VB＝0V，在柵電極5下的半導(dǎo)體層3的表面上形成溝道，源、漏區(qū)7和71、或源、漏區(qū)8和81的一方成為源區(qū)，另一方成為漏區(qū)，作為電路來工作。由于隔離絕緣膜4下的半導(dǎo)體層3與柵電極6下的半導(dǎo)體層3同樣地包含了p型的雜質(zhì)，經(jīng)雜質(zhì)區(qū)12從布線110對柵電極6下的半導(dǎo)體層3施加電壓。
這些電壓是一例，可根據(jù)柵絕緣膜厚或柵長來變動。
在本實施例1中，關(guān)于形成了nMOS晶體管的情況進行了說明，但在形成pMOS晶體管的情況下，在半導(dǎo)體層3中包含的雜質(zhì)為磷或砷等的n型的雜質(zhì)，在源、漏區(qū)7、8、71和81中包含的雜質(zhì)為硼等的p型的雜質(zhì)，在包注入?yún)^(qū)72和82中包含的雜質(zhì)為As、P或Sb等的n型的雜質(zhì)，在柵電極6中包含的雜質(zhì)為硼等的p型的雜質(zhì)。而且，形成n型雜質(zhì)區(qū)來代替p型雜質(zhì)區(qū)12。此時的施加電壓分別約為VG＝V，VD＝V，VS＝1.8V，VB＝1.8V。
再者，在本實施例中，示出了布線10和110的配置的一例，但根據(jù)電路的結(jié)構(gòu)，在布線與晶體管之間形成的層間絕緣膜的層數(shù)、配置等不同，此外，雖然使用在一個有源區(qū)中形成一個晶體管的半導(dǎo)體裝置進行了說明，但不特別限定于此。
此外，在在本實施例1中，根據(jù)在整個面上形成了氮化硅膜14的圖進行了說明，但在合并使用PTI和FTI的半導(dǎo)體裝置中(未圖示)，如果在使用了PTI作為元件隔離的區(qū)域中形成了氮化硅膜14，則可使隔離特性提高。
圖4是示出本發(fā)明的實施例的另一半導(dǎo)體裝置，在圖中，141是氮化硅膜。如該圖中所示，用Si3N4膜或Si3N4/SiO2的層疊膜等的包含氮的膜來形成側(cè)壁絕緣膜9，同時，如果在柵電極6的表面上形成氮化硅膜141，則可更加消除柵電極6與布線10連接的擔(dān)心。
圖5是示出本發(fā)明的實施例1的又一半導(dǎo)體裝置的剖面圖，圖6是示出本發(fā)明的實施例1的又一半導(dǎo)體裝置的俯視圖。圖5中示出的半導(dǎo)體裝置的剖面圖是圖6中的C-C剖面中的剖面圖。參照這些圖，具備與柵電極和源、漏區(qū)7這兩者連接的布線10，該部分的接觸孔直徑約為其它部分的接觸孔直徑的2倍。一般來說將這樣的結(jié)構(gòu)的半導(dǎo)體裝置稱為共享(shared)接觸結(jié)構(gòu)，被用于柵電極與源、漏區(qū)7始終以相同的電位工作的SRAM存儲單元中。除該布線結(jié)構(gòu)外，是與圖1中示出的半導(dǎo)體裝置相同的結(jié)構(gòu)。
圖7是示出本發(fā)明的實施例1的又一半導(dǎo)體裝置的剖面圖，113是層間絕緣膜，131是接觸孔，210是布線。參照該圖，通過在層間絕緣膜113中被形成的接觸孔131，將布線210連接到柵電極6上，但形成該接觸孔131的區(qū)域，除成為隔離絕緣膜4到達埋入氧化膜2的FTI外，是與圖1和圖2中示出的半導(dǎo)體裝置相同的結(jié)構(gòu)。
圖8是圖7中示出的半導(dǎo)體裝置的俯視圖，圖7中示出的剖面圖是圖8中的D-D剖面中的剖面圖。參照圖8，用虛線E包圍的部分成為FTI。在圖8中，為了簡單起見，沒有圖示層間絕緣膜。
如果以這種方式合并使用FTI和PTI，即使在接觸孔131形成時發(fā)生掩模偏移，也沒有隔離絕緣膜4被刻蝕、到達半導(dǎo)體層3這樣的擔(dān)心，可靠性提高了。
按照在本實施例1中示出的半導(dǎo)體裝置，在由半導(dǎo)體襯底、在該半導(dǎo)體襯底的整個表面上配置的埋入絕緣膜、再在其表面上配置的半導(dǎo)體層構(gòu)成的SOI襯底的主表面上形成了元件的半導(dǎo)體裝置中，由于在元件表面上具備經(jīng)層間絕緣膜形成的氮化硅膜，故利用該氮化硅膜的應(yīng)力，在隔離絕緣膜下的半導(dǎo)體層中發(fā)生成為壽命抑制劑的缺陷，可縮短載流子(如果是nMOS，則是空穴，如果是pMOS，則是電子)的壽命。因此，即使隔離絕緣膜下的半導(dǎo)體層變薄，也可穩(wěn)定地固定柵電極下的溝道形成區(qū)的電位，可抑制延遲時間的頻率依存性等，因此，可抑制襯底浮游效應(yīng)，可提高半導(dǎo)體裝置的可靠性。
此外，如果氫進入柵絕緣膜中，氫以半導(dǎo)體層與柵絕緣膜的界面為終端，則已知抗熱電子的性能下降，但由于形成了氮化硅膜，故可防止氫侵入到柵絕緣膜和埋入氧化膜中，可得到提高抗熱電子的性能的效果。
此外，在氮化硅膜中，通過控制N對于Si的比率，或在硅氧化氮化膜中控制O與N的比率，可提高氮化硅膜或硅氧化氮化膜的膜應(yīng)力，可提高在PTI的隔離絕緣膜下的半導(dǎo)體層中發(fā)生的缺陷密度，因此，可提高壽命抑制劑的作用。
其次，說明本發(fā)明的實施例1的半導(dǎo)體裝置的制造方法。
圖9～圖13是示出表示實施例1的半導(dǎo)體裝置的制造方法的一工序的剖面圖，在圖9中，31是氧化硅膜，32是氮化硅膜，41是槽。參照圖9，在半導(dǎo)體襯底1的表面上具備埋入氧化膜2和半導(dǎo)體層3的SOI襯底的半導(dǎo)體層3的表面上形成具有約5～40nm的膜厚的氧化硅膜31。作為該氧化硅膜31的形成方法，有熱氧化法、利用CVD法形成TEOS氧化膜的方法等。
然后，利用LPCVD法或等離子氮化膜CVD法，形成具有約50～300nm的膜厚的氮化硅膜32，使用光致抗蝕劑掩模(未圖示)，利用采用了RIE(反應(yīng)離子刻蝕)或ECR(電子回旋共振)的各向異性刻蝕裝置有選擇地除去隔離區(qū)上的氮化硅膜32和氧化硅膜31。然后，在除去了光致抗蝕劑掩模后，以氮化硅膜32為掩模，使用RIE或ECR裝置對半導(dǎo)體襯底1進行各向異性刻蝕，在半導(dǎo)體襯底1的表面上形成深度約為20～300nm的槽41。該槽41的厚度約為100～500nm，在槽41下調(diào)節(jié)成留下約10～100nm的半導(dǎo)體層3。圖9是示出該工序結(jié)束的階段中的半導(dǎo)體裝置的元件的剖面圖。
在圖10中，42是槽，301是光致抗蝕劑掩模。在合并使用FTI和PTI的情況下，在圖9中示出的工序后，形成對成為FTI的部分進行開口的光致抗蝕劑掩模301，刻蝕槽41的底部，形成到達埋入氧化膜2的槽42。圖10是示出該工序結(jié)束的階段中的半導(dǎo)體裝置的元件的剖面圖。光致抗蝕劑掩模301可形成到槽41的內(nèi)部，也可在氮化硅膜32的表面上形成。
其次，利用等離子TEOS或HDP(高密度等離子體)裝置在整個面上以約100～500nm的膜厚形成氧化硅膜(未圖示)，進行約1000～1100℃的熱處理，使膜質(zhì)提高。然后，利用以氮化硅膜32為中止層的CMP(化學(xué)機械拋光)法，除去氮化硅膜32的表面上的氧化硅膜，只在由槽41、氧化硅膜31和氮化硅膜32構(gòu)成的開口的內(nèi)部留下氧化硅膜。其后，為了消除該開口內(nèi)部的氧化硅膜表面與半導(dǎo)體層3表面的臺階差，在刻蝕了氧化硅膜之后，利用熱磷酸的濕法刻蝕除去氮化硅膜32，再除去氧化硅膜31，形成隔離絕緣膜4。圖11是示出該工序結(jié)束的階段中的剖面圖。
如果在槽41內(nèi)在淀積氧化硅膜之前進行900～1000℃的高溫?zé)嵫趸?，則可使由槽底面和側(cè)面形成的硅的角部或由槽41的側(cè)面和半導(dǎo)體層3的表面形成的硅的角部變圓，可緩和該部分中的應(yīng)力。
然后，在整個面上形成熱氧化的氧化硅膜之后(未圖示)，形成在形成固定溝道形成區(qū)的電位用的布線的部分中具有開口的光致抗蝕劑掩模，在nMOS的情況下，注入B、BF2、In等的p型的雜質(zhì)離子，形成具有約1×1017～1×1018/cm3的雜質(zhì)的p型雜質(zhì)區(qū)12。在pMOS的情況下，利用P、As、Sb等的n型的雜質(zhì)形成n型雜質(zhì)區(qū)。
再者，根據(jù)需要，在整個面上以約10～20KeV、1×1012～5×1012/cm2的劑量，在nMOS的情況下，注入硼或氟化硼等的離子，在pMOS的情況下，注入磷或砷的雜質(zhì)離子，在溝道形成區(qū)中導(dǎo)入調(diào)整閾值的雜質(zhì)(未圖示)。該氧化硅膜是保護半導(dǎo)體襯底的表面使之不受離子注入時的損傷的影響，在這些離子注入后將其除去。
其次，參照圖12，例如以約7～10nm的膜厚在半導(dǎo)體襯底1的整個面上形成氧化硅膜作為柵絕緣膜5之后，利用LPCVD法以約100～400nm在整個面上淀積了成為柵電極6的多晶硅層后，使用光致抗蝕劑掩模(未圖示)，利用采用了RIE(反應(yīng)離子刻蝕)或ECR(電子回旋共振)的各向異性刻蝕裝置可進行構(gòu)圖，形成成為柵電極的多晶硅層6。此時，也可在多晶硅層的表面上形成氧化硅膜或氮化硅膜和氧化硅膜的層疊膜之后，使用光致抗蝕劑掩模一度對這些膜進行構(gòu)圖，其后，使用該被構(gòu)圖了的膜加工多晶硅層。此外，也可在多晶硅層的表面上淀積WSi等的金屬硅化物之后進行構(gòu)圖(未圖示)。
其后，以約1×1012～1×1014/cm2的劑量，在nMOS的情況下，注入硼或氟化硼等的離子，在pMOS的情況下，注入磷或砷的雜質(zhì)離子，形成包注入?yún)^(qū)72和82。
然后，以約20～40KeV、1×1014～1×1015/cm2的劑量，在nMOS的情況下，注入磷或砷的雜質(zhì)離子，在pMOS的情況下，注入硼或氟化硼等的離子，形成源、漏區(qū)71和81。
其次，利用等離子CVD法在整個面上以約30～100nm的膜厚淀積氧化硅膜，在通過回刻(etchback)形成了側(cè)壁絕緣膜9后，以約10KeV、1×1014～1×1016/cm2的劑量，在nMOS的情況下，注入砷等的雜質(zhì)離子，在pMOS的情況下，注入硼或氟化硼等的離子，形成源、漏區(qū)7和8。圖12是示出該工序結(jié)束的階段中的半導(dǎo)體裝置的元件的剖面圖。
側(cè)壁絕緣膜9可以是TEOS膜等，也可以利用LPCVD法或等離子CVD法形成Si3N4、Si3N4/SiO2的層疊膜。在作成層疊膜的情況下，例如在用RTO(快速熱氧化)形成氧化硅膜之后，用CVD法淀積氮化硅膜，進行回刻來形成。
也有不形成包注入?yún)^(qū)72和82的情況，由于根據(jù)需要將源、漏區(qū)作成LDD結(jié)構(gòu)，故根據(jù)情況，也有不形成源、漏區(qū)7和8的情況。在約800～1150℃下通過進行約10～30分的退火，對已被注入的雜質(zhì)進行激活。
在柵電極6、源、漏區(qū)7和8的表面上形成CoSi2等的金屬硅化物層的情況下，如果在該階段中在整個面上淀積鈷進行RTA(快速熱處理)，則在硅已露出的柵電極6的表面上，在源、漏區(qū)7和8的表面上發(fā)生反應(yīng)，在該部分上形成金屬硅化物層。其后，除去未反應(yīng)的按原樣留下的鈷(未圖示)。除了CoSi2外，也可以是TiSi2、NiSi2、WSi2、TaSi2、MoSi2、HfSi2、Pd2Si、PtSi2、ZrSi2等的金屬硅化物。
在圖13中，302是光致抗蝕劑掩模。
參照圖13，利用等離子CVD法、LPCVD法或常壓CVD法等，淀積約10～300nm的成為層間絕緣膜11的氧化硅膜。層間絕緣膜11可用TEOS膜、SOG膜、或注入了雜質(zhì)的PSG、BSG、BPSG、或BPTEOS來形成，以代替氧化硅膜。根據(jù)需要，可省略上述的氧化膜淀積工序。
其后，利用LPCVD(600～800℃)、等離子CVD(300～500℃)、或常壓CVD(300～500℃)等形成具有約50～100nm的膜厚的氮化硅膜14?？墒褂肧iOxNy，也可使Si和N的組成與Si3N4不同，來代替氮化硅膜Si3N4。利用LPCVD法形成的膜具有膜厚均勻性好、致密性及化學(xué)穩(wěn)定性高的優(yōu)點，由于利用等離子CVD法或常壓CVD法形成的膜可在低溫下形成，故可抑制雜質(zhì)的TED(瞬間增強擴散)，具有可提高晶體管的電流驅(qū)動能力的優(yōu)點。此外，由于等離子CVD法容易進行氮化硅膜的Si與N的組成比的控制，故也可進行應(yīng)力控制。
然后，在與層間絕緣膜11同樣地形成了具有約100～2000nm的膜厚的層間絕緣膜111后，在用CMP進行了平坦化之后，為了消除因CMP引起的表面粗糙，與層間絕緣膜11同樣地再次以50～200nm的膜厚淀積氧化硅膜(未圖示)。
其后，在層間絕緣膜111的表面上形成在與源、漏區(qū)7、8和p型雜質(zhì)區(qū)12連接的接觸孔13的區(qū)域中具有開口的光致抗蝕劑掩模302之后，利用RIE、磁控RIE或ECR裝置等，利用與氮化硅膜14的選擇比高的CxFy(作為例子，x＝4，y＝8)等的刻蝕氣體，刻蝕層間絕緣膜111。此時，作為添加氣體，可使用H2或CO。圖13是示出該工序結(jié)束的階段中的半導(dǎo)體裝置的元件的剖面圖。
其次，在氮化硅膜與氧化硅膜的選擇比低的條件下，刻蝕留下的氮化硅膜14和層間絕緣膜11，形成接觸孔13。
然后，利用包封(blanket)CVD法淀積W以填埋接觸孔內(nèi)之后，利用回刻進行平坦化。其后，在整個面上淀積了Al后，通過構(gòu)圖形成由W和Al構(gòu)成的布線10和110，形成圖1中示出的半導(dǎo)體裝置。
其后，再利用與形成層間絕緣膜111和布線10、110同樣的工序，層疊層間絕緣膜與布線(未圖示)。
作為布線10和110的W的淀積方法，可使用選擇CVD法，也可利用高溫濺射法或回流濺射法淀積Al來代替W，也可利用LPCVD法淀積TiN或摻雜多晶硅。此外，也可使用AlCuSi、Cu或摻雜多晶硅來代替Al。
此外，在使用金屬作為布線材料的情況下，在各接觸孔的內(nèi)壁上形成TiN等的阻擋金屬，防止金屬擴散到半導(dǎo)體層3中。
在本實施例中，利用同一工序形成了與源、漏區(qū)和p型雜質(zhì)區(qū)連接的接觸孔和布線，但也可根據(jù)電路配置利用另外的工序進行各自的接觸孔和布線的形成，也可根據(jù)需要改變該形成順序。
此外，如果利用自對準(zhǔn)硅化物(SELISIDE)法在源、漏區(qū)7和8的表面上形成了金屬硅化物層，則由于該金屬硅化物層作為刻蝕層間絕緣膜11時的刻蝕中止層起作用，故可增加刻蝕容限。
按照本實施例1中示出的半導(dǎo)體裝置的制造方法，在在由半導(dǎo)體襯底、在該半導(dǎo)體襯底的整個表面上配置的埋入絕緣膜、再在其表面上配置的半導(dǎo)體層構(gòu)成的SOI襯底的主表面上形成了元件的半導(dǎo)體裝置中，由于在元件表面上具備經(jīng)層間絕緣膜形成的氮化硅膜，故利用該氮化硅膜的應(yīng)力，在隔離絕緣膜下的半導(dǎo)體層中發(fā)生成為壽命抑制劑的缺陷，可縮短載流子(如果是nMOS，則是空穴，如果是pMOS，則是電子)的壽命。因此，即使隔離絕緣膜下的半導(dǎo)體層變薄，也可穩(wěn)定地固定柵電極下的溝道形成區(qū)的電位，可抑制延遲時間的頻率依存性等，因此，由于可抑制襯底浮游效應(yīng)，故可制造提高了可靠性的半導(dǎo)體裝置。
此外，如果氫進入柵絕緣膜中，氫以半導(dǎo)體層與柵絕緣膜的界面為終端，則已知抗熱電子的性能下降，但由于形成了氮化硅膜，故可防止氫侵入到柵絕緣膜和埋入氧化膜中，可得到抗熱電子的性能提高了的半導(dǎo)體裝置的制造方法。特別是，與體襯底相比，在SOI襯底上被形成的器件中，由于對器件特性產(chǎn)生影響的氧化膜有2個(柵絕緣膜、埋入氧化膜)，故上述效果較顯著。
此外，由于利用氮化硅膜分開地進行氮化硅膜上的膜厚厚的層間絕緣膜和氮化硅膜下的膜厚薄的層間絕緣膜的刻蝕來形成接觸孔，故利用氮化硅膜下的層間絕緣膜的刻蝕條件的控制，可抑制半導(dǎo)體層的過刻蝕，可得到?jīng)]有發(fā)生結(jié)漏泄電流的擔(dān)心的半導(dǎo)體裝置。
實施例2圖14和圖15是本發(fā)明的實施例2的半導(dǎo)體裝置的剖面圖，在圖14中，33是p阱，34是n阱，73、74、83和84是n型源、漏區(qū)，75和85是p型包注入?yún)^(qū)，76、77、86和87是p型源、漏區(qū)，78和88是n型包注入?yún)^(qū)，121是p型雜質(zhì)區(qū)，122是n型雜質(zhì)區(qū)。
參照圖14，在本實施例中，在半導(dǎo)體層中注入離子被形成的p阱33中形成nMOS晶體管、在n阱34中形成pMOS晶體管，成為CMOS結(jié)構(gòu)，nMOS晶體管與pMOS晶體管之間被PTI分離，此外，通過PTI下的半導(dǎo)體層將各自的晶體管的溝道形成區(qū)與p型雜質(zhì)區(qū)121或n型雜質(zhì)區(qū)122連接，進行了電位固定。p阱33包含約1×1015～1×1019/cm3的B、BF2、In等的雜質(zhì)，n阱34包含約1×1015～1×1019/cm3的P、As、Sb等的雜質(zhì)。在nMOS晶體管的柵電極6具備多晶硅層的情況下，與實施例1相同，包含2～15×1020/cm3的磷等的雜質(zhì)，但關(guān)于pMOS晶體管的柵電極6的多晶硅中包含的雜質(zhì)，有硼等的p型雜質(zhì)的情況(雙柵結(jié)構(gòu))，也有包含n型雜質(zhì)的情況(單柵結(jié)構(gòu))。
關(guān)于除此以外的各自的膜厚或雜質(zhì)濃度，與實施例1中示出的半導(dǎo)體裝置相同。
按照在本實施例2中示出的半導(dǎo)體裝置，在由半導(dǎo)體襯底、在該半導(dǎo)體襯底的整個表面上配置的埋入絕緣膜、再在其表面上配置的半導(dǎo)體層構(gòu)成的SOI襯底的主表面上形成了元件的半導(dǎo)體裝置中，由于在元件表面上具備經(jīng)層間絕緣膜形成的氮化硅膜，故利用該氮化硅膜的應(yīng)力，在隔離絕緣膜下的半導(dǎo)體層中發(fā)生成為壽命抑制劑的缺陷，可縮短載流子(如果是nMOS，則是空穴，如果是pMOS，則是電子)的壽命。因此，即使隔離絕緣膜下的半導(dǎo)體層變薄，也可穩(wěn)定地固定柵電極下的溝道形成區(qū)的電位，可抑制延遲時間的頻率依存性等，可抑制襯底浮游效應(yīng)，故可提高半導(dǎo)體裝置的可靠性。
此外，在CMOS結(jié)構(gòu)中，在導(dǎo)電型相反的晶體管經(jīng)PTI鄰接的情況下，利用隔離絕緣膜下的半導(dǎo)體層中發(fā)生的缺陷，起到可謀求提高鄰接的p阱33與n阱34之間的耐壓，提高半導(dǎo)體裝置的可靠性的效果。
此外，如果氫進入柵絕緣膜中，氫以半導(dǎo)體層與柵絕緣膜的界面為終端，則已知抗熱電子的性能下降，但由于形成了氮化硅膜，故可防止氫侵入到柵絕緣膜和埋入氧化膜中，可得到提高抗熱電子的性能的效果。
此外，如圖15中所示，如果將nMOS區(qū)與pMOS區(qū)之間形成FTI，則雖然制造工序變得繁瑣，但可提高抗熱電子的性能。
其次，說明本發(fā)明的實施例2的半導(dǎo)體裝置的制造方法。
圖16是示出表示實施例2的半導(dǎo)體裝置的制造方法的一工序的剖面圖，在圖16中，303是光致抗蝕劑掩模。
首先，與實施例1相同，在半導(dǎo)體襯底1的表面上經(jīng)埋入絕緣膜配置了半導(dǎo)體層3的SOI襯底的表面上形成隔離絕緣膜4。
然后，形成對nMOS區(qū)進行開口的光致抗蝕劑掩模303，在整個面上注入B、BF2、In等的p型雜質(zhì)，形成具有約1×1015～1×1019/cm3的p阱33。圖16是示出該工序結(jié)束的階段中的半導(dǎo)體裝置的元件的剖面圖。其后，除去光致抗蝕劑掩模303。
然后，與形成p阱33的情況相同，形成對pMOS區(qū)進行開口的光致抗蝕劑掩模，在整個面上注入P、As、Sb等的n型雜質(zhì)，形成具有約1×1015～1×1019/cm3的n阱34(未圖示)。其后，除去光致抗蝕劑掩模。
然后，與實施例1中示出的方法同樣，形成p型雜質(zhì)區(qū)121和n型雜質(zhì)區(qū)122。
利用除此以外的雜質(zhì)注入，對于成為與nMOS區(qū)、pMOS區(qū)不同的導(dǎo)電型的部分，使用對各自的區(qū)域進行開口的光致抗蝕劑掩模，進行分開的注入，與實施例1中示出的方法同樣地導(dǎo)入雜質(zhì)。
按照在本實施例2中示出的半導(dǎo)體裝置，在由半導(dǎo)體襯底、在該半導(dǎo)體襯底的整個表面上配置的埋入絕緣膜、再在其表面上配置的半導(dǎo)體層構(gòu)成的SOI襯底的主表面上形成了元件的半導(dǎo)體裝置中，由于在元件表面上具備經(jīng)層間絕緣膜形成的氮化硅膜，故利用該氮化硅膜的應(yīng)力，在隔離絕緣膜下的半導(dǎo)體層中發(fā)生成為壽命抑制劑的缺陷，可縮短載流子(如果是nMOS，則是空穴，如果是pMOS，則是電子)的壽命。因此，即使隔離絕緣膜下的半導(dǎo)體層變薄，也可穩(wěn)定地固定柵電極下的溝道形成區(qū)的電位，可抑制延遲時間的頻率依存性等，可抑制襯底浮游效應(yīng)，故可制造可靠性提高了半導(dǎo)體裝置。
此外，在CMOS結(jié)構(gòu)中，在導(dǎo)電型相反的晶體管經(jīng)PTI鄰接的情況下，由于形成了氮化硅膜，故隔離絕緣膜下的半導(dǎo)體層中發(fā)生缺陷，起到可謀求提高鄰接的p阱33與n阱34之間的耐壓，提高半導(dǎo)體裝置的可靠性的效果。
此外，如果氫進入柵絕緣膜中，氫以半導(dǎo)體層與柵絕緣膜的界面為終端，則已知抗熱電子的性能下降，但由于形成了氮化硅膜，故可防止氫侵入到柵絕緣膜和埋入氧化膜中，可得到提高了抗熱電子的性能的半導(dǎo)體裝置的制造方法。
此外，由于利用氮化硅膜分開地進行氮化硅膜上的膜厚厚的層間絕緣膜和氮化硅膜下的膜厚薄的層間絕緣膜的刻蝕來形成接觸孔，故利用氮化硅膜下的層間絕緣膜的刻蝕條件的控制，可抑制半導(dǎo)體層的過刻蝕，可得到?jīng)]有發(fā)生結(jié)漏泄電流的擔(dān)心的半導(dǎo)體裝置。
實施例3圖17是本發(fā)明的實施例3的半導(dǎo)體裝置的剖面圖，在圖中，132是接觸孔，310是布線。
在本實施例中，在層間絕緣膜11、111和氮化硅膜14中形成的接觸孔132橫跨源、漏區(qū)7和8及隔離絕緣膜4的表面上被形成，除了與源、漏區(qū)7和8連接的布線310通過該接觸孔132也在隔離絕緣膜4的表面上形成這一點外，與實施例1的結(jié)構(gòu)相同。
圖18是示出本發(fā)明的實施例3的半導(dǎo)體裝置的俯視圖，圖17是圖18中示出的F-F剖面圖。在該圖中，為了簡單起見，省略了層間絕緣膜11和111、氮化硅膜14、布線110和310、側(cè)壁絕緣膜9、源、漏區(qū)71和81、包注入?yún)^(qū)72和82。
按照本實施例3中示出的半導(dǎo)體裝置，在使與源、漏區(qū)連接的布線橫跨鄰接的隔離絕緣膜形成的無邊界接觸結(jié)構(gòu)的半導(dǎo)體裝置中，由于具備了氮化硅膜，故可抑制在形成到達源、漏區(qū)的接觸孔時的隔離絕緣膜的被刻蝕，可充分地保持由半導(dǎo)體層和源、漏區(qū)構(gòu)成的pn結(jié)與布線的距離，可得到既謀求元件密度的提高又提高了可靠性的半導(dǎo)體裝置。
在由半導(dǎo)體襯底、在該半導(dǎo)體襯底的整個表面上配置的埋入絕緣膜、再在其表面上配置的半導(dǎo)體層構(gòu)成的SOI襯底的主表面上形成了元件的半導(dǎo)體裝置中，由于在元件表面上具備經(jīng)層間絕緣膜形成的氮化硅膜，故利用該氮化硅膜的應(yīng)力，在隔離絕緣膜下的半導(dǎo)體層中發(fā)生成為壽命抑制劑的缺陷，可縮短載流子(如果是nMOS，則是空穴，如果是pMOS，則是電子)的壽命。因此，即使隔離絕緣膜下的半導(dǎo)體層變薄，也可穩(wěn)定地固定柵電極下的溝道形成區(qū)的電位，可抑制延遲時間的頻率依存性等，可抑制襯底浮游效應(yīng)，故可提高半導(dǎo)體裝置的可靠性。
此外，如果氫進入柵絕緣膜中，氫以半導(dǎo)體層與柵絕緣膜的界面為終端，則已知抗熱電子的性能下降，但由于形成了氮化硅膜，故可防止氫侵入到柵絕緣膜和埋入氧化膜中，可得到提高抗熱電子的性能的效果。
圖19是示出本發(fā)明的實施例3的半導(dǎo)體裝置的剖面圖，123是n型雜質(zhì)區(qū)。參照圖，n型雜質(zhì)區(qū)123包含了約1×1015～1×1019/cm3的P、As、Sb等的n型雜質(zhì)，被形成為與源、漏區(qū)7連接、與在隔離絕緣膜4上形成接觸孔132的區(qū)域相比，朝向隔離絕緣膜4的中央部擴展。該n型雜質(zhì)區(qū)123可在形成接觸孔132后通過進行傾斜離子注入等方法來形成。除此以外，與圖17中示出的半導(dǎo)體裝置的結(jié)構(gòu)相同。
在無邊界接觸結(jié)構(gòu)的半導(dǎo)體裝置中，盡管形成了氮化硅膜14，但仍可引起在接觸孔132形成時露出的隔離絕緣膜4被刻蝕的情況，但通過形成n型雜質(zhì)區(qū)123，可充分地保持布線310與半導(dǎo)體層3的距離，消除了發(fā)生該部分的結(jié)漏泄電流的擔(dān)心。
圖20是示出本發(fā)明的實施例3的另一半導(dǎo)體裝置的俯視圖，在被虛線G包圍的部分中，成為隔離絕緣膜4到達埋入氧化膜2的FTI，除此以外，與圖17中示出的半導(dǎo)體裝置的結(jié)構(gòu)相同。按照該圖20中示出的半導(dǎo)體裝置，與圖17中示出的半導(dǎo)體裝置相比，壽命抑制劑的作用較差，但即使在接觸孔13的形成時隔離絕緣膜4被刻蝕，也沒有與半導(dǎo)體層3連接的擔(dān)心，可提高可靠性。
此外，在本實施例3中，根據(jù)在整個面上形成了氮化硅膜14的圖進行了說明，但在合并使用PTI和FTI的半導(dǎo)體裝置中，如果在使用了PTI作為元件隔離的區(qū)域中形成了氮化硅膜14，則可使隔離特性提高。
此外，如果在橫跨源、漏區(qū)7和8及隔離絕緣膜4的表面上形成了布線310的表面上形成了氮化硅膜14，則可保持隔離絕緣膜4的形狀。
此外，該無邊界接觸結(jié)構(gòu)也可應(yīng)用于實施例1和2中示出的半導(dǎo)體裝置，可起到同樣的效果。
其次，說明本發(fā)明的實施例3的半導(dǎo)體裝置的制造方法。
圖21是示出表示實施例3的半導(dǎo)體裝置的制造方法的一工序的剖面圖，在圖21中，304是光致抗蝕劑掩模。
首先，與實施例1相同，在半導(dǎo)體襯底1的表面上經(jīng)埋入絕緣膜配置了半導(dǎo)體層3的SOI襯底的表面上形成隔離絕緣膜4、p型雜質(zhì)區(qū)(在pMOS的情況下，是n型雜質(zhì)區(qū))、柵絕緣膜5、柵電極6、包注入?yún)^(qū)72和82、源、漏區(qū)71和81、側(cè)壁絕緣膜9、源、漏區(qū)7和8。
然后，與實施例1相同，在形成了層間絕緣膜11、氮化硅膜14、層間絕緣膜111后，在用CMP進行了平坦化后，為了消除因CMP引起的表面粗糙，與層間絕緣膜11同樣地再次以50～200nm的膜厚淀積氧化硅膜(未圖示)。
其后，在層間絕緣膜111的表面上形成在與源、漏區(qū)7、8和p型雜質(zhì)區(qū)12連接的接觸孔13和132的區(qū)域中具有開口的光致抗蝕劑掩模304之后，與實施例1相同，刻蝕層間絕緣膜111。此時，對光致抗蝕劑掩模304進行構(gòu)圖，以便不僅在源、漏區(qū)7和8的表面上、而且在隔離絕緣膜4的表面上也形成接觸孔132。圖21是示出該工序結(jié)束的階段中的半導(dǎo)體裝置的元件的剖面圖。
其次，在氮化硅膜與氧化硅膜的選擇比低的條件下，刻蝕留下的氮化硅膜14和層間絕緣膜11，形成接觸孔132和13。
然后，與實施例1相同，形成布線110和310，形成圖17中示出的半導(dǎo)體裝置。
其后，還與實施例1相同，形成多層布線結(jié)構(gòu)(未圖示)。
按照本實施例3中示出的半導(dǎo)體裝置的制造方法，在使與源、漏區(qū)連接的布線橫跨鄰接的隔離絕緣膜形成的無邊界接觸結(jié)構(gòu)的半導(dǎo)體裝置中，由于利用氮化硅膜分開地進行氮化硅膜上的膜厚厚的層間絕緣膜和氮化硅膜下的膜厚薄的層間絕緣膜的刻蝕來形成接觸孔，故利用氮化硅膜下的層間絕緣膜的刻蝕條件的控制，可抑制半導(dǎo)體層的過刻蝕，可得到?jīng)]有發(fā)生結(jié)漏泄電流的擔(dān)心的半導(dǎo)體裝置，同時，可抑制在形成到達源、漏區(qū)的接觸孔時隔離絕緣膜的被刻蝕的情況，可充分地保持由半導(dǎo)體層和源、漏區(qū)構(gòu)成的pn結(jié)與布線的距離，可謀求半導(dǎo)體裝置的元件密度的提高和可靠性的提高。
此外，在由半導(dǎo)體襯底、在該半導(dǎo)體襯底的整個表面上配置的埋入絕緣膜、再在其表面上配置的半導(dǎo)體層構(gòu)成的SOI襯底的主表面上形成了元件的半導(dǎo)體裝置中，由于在元件表面上具備經(jīng)層間絕緣膜形成的氮化硅膜，故利用該氮化硅膜的應(yīng)力，在隔離絕緣膜下的半導(dǎo)體層中發(fā)生成為壽命抑制劑的缺陷，可縮短載流子(如果是nMOS，則是空穴，如果是pMOS，則是電子)的壽命。因此，即使隔離絕緣膜下的半導(dǎo)體層變薄，也可穩(wěn)定地固定柵電極下的溝道形成區(qū)的電位，可抑制延遲時間的頻率依存性等，可抑制襯底浮游效應(yīng)，故可制造提高了可靠性的半導(dǎo)體裝置。
此外，如果氫進入柵絕緣膜中，氫以半導(dǎo)體層與柵絕緣膜的界面為終端，則已知抗熱電子的性能下降，但由于形成了氮化硅膜，故可防止氫侵入到柵絕緣膜和埋入氧化膜中，可得到抗熱電子的性能提高了的半導(dǎo)體裝置的制造方法。
由于本發(fā)明如以上那樣來構(gòu)成，故可起到以下的效果。
本發(fā)明是由半導(dǎo)體襯底、在該半導(dǎo)體襯底的整個表面上配置的埋入絕緣膜、再在其表面上配置的半導(dǎo)體層構(gòu)成的SOI襯底的主表面上形成了元件的半導(dǎo)體裝置，其中，由于在元件表面上具備經(jīng)層間絕緣膜形成的氮化硅膜，故利用該氮化硅膜的應(yīng)力，在隔離絕緣膜下的半導(dǎo)體層中發(fā)生成為壽命抑制劑的缺陷，可縮短載流子(如果是nMOS，則是空穴，如果是pMOS，則是電子)的壽命。因此，即使隔離絕緣膜下的半導(dǎo)體層變薄，也可穩(wěn)定地固定柵電極下的溝道形成區(qū)的電位，可抑制延遲時間的頻率依存性等，可抑制襯底浮游效應(yīng)，故可提高半導(dǎo)體裝置的可靠性。
此外，在CMOS結(jié)構(gòu)中，在導(dǎo)電型相反的晶體管經(jīng)PTI鄰接的情況下，利用在隔離絕緣膜下的半導(dǎo)體層中發(fā)生的缺陷，起到可謀求提高鄰接的nMOS晶體管與pMOS晶體管之間的耐壓，提高半導(dǎo)體裝置的可靠性的效果。
此外，在CMOS結(jié)構(gòu)中，，由于導(dǎo)電型相反的晶體管鄰接的部分中形成了FTI，故起到可謀求提高鄰接的nMOS晶體管與pMOS晶體管之間的耐壓，提高半導(dǎo)體裝置的可靠性的效果。
此外，在使與源、漏區(qū)連接的布線橫跨鄰接的隔離絕緣膜形成的無邊界接觸結(jié)構(gòu)的半導(dǎo)體裝置中，由于在層間絕緣膜間具備了氮化硅膜，故可抑制在形成到達源、漏區(qū)的接觸孔時的隔離絕緣膜的被刻蝕，可充分地保持由半導(dǎo)體層和源、漏區(qū)構(gòu)成的pn結(jié)與布線的距離，可得到既謀求元件密度的提高又提高了可靠性的半導(dǎo)體裝置。
再者，可引起在無邊界接觸結(jié)構(gòu)的接觸孔形成時露出的隔離絕緣膜4被刻蝕的情況，但由于與各自的源、漏區(qū)鄰接地除了與源、漏區(qū)導(dǎo)電型相同的雜質(zhì)區(qū)，故可充分地保持布線與隔離絕緣膜下的半導(dǎo)體層的距離，消除了發(fā)生該部分的結(jié)漏泄電流的擔(dān)心。
此外，如果氫進入柵絕緣膜中，氫以半導(dǎo)體層與柵絕緣膜的界面為終端，則已知抗熱電子的性能下降，但由于形成了氮化硅膜，故可防止氫侵入到柵絕緣膜和埋入氧化膜中，可得到提高抗熱電子的性能的效果。
此外，如果在源區(qū)和漏區(qū)的表面上形成了金屬硅化物層，則由于該金屬硅化物層起到刻蝕第1層間絕緣膜時的刻蝕中止層的作用，增加了刻蝕容限，能以良好的可控性形成布線，故可得到可靠性提高了的半導(dǎo)體裝置。
此外，在由半導(dǎo)體襯底、在該半導(dǎo)體襯底的整個表面上配置的埋入絕緣膜、再在其表面上配置的半導(dǎo)體層構(gòu)成的SOI襯底的主表面上形成了元件的半導(dǎo)體裝置中，由于在元件表面上具備經(jīng)層間絕緣膜形成的氮化硅膜，故利用該氮化硅膜的應(yīng)力，在隔離絕緣膜下的半導(dǎo)體層中發(fā)生成為壽命抑制劑的缺陷，可縮短載流子(如果是nMOS，則是空穴，如果是pMOS，則是電子)的壽命。因此，即使隔離絕緣膜下的半導(dǎo)體層變薄，也可穩(wěn)定地固定柵電極下的溝道形成區(qū)的電位，可抑制延遲時間的頻率依存性等，可抑制襯底浮游效應(yīng)，故可制造提高了可靠性的半導(dǎo)體裝置。
此外，在CMOS結(jié)構(gòu)中，在導(dǎo)電型相反的晶體管經(jīng)PTI鄰接的情況下，由于在層間絕緣膜中形成了氮化硅膜，故在隔離絕緣膜下的半導(dǎo)體層中發(fā)生缺陷，起到可謀求提高鄰接的nMOS晶體管與pMOS晶體管之間的耐壓、提高抗鎖定的性能、提高半導(dǎo)體裝置的可靠性的效果。
由于利用不同的工序刻蝕第1層間絕緣膜和第2層間絕緣膜來形成接觸孔，故利用第1層間絕緣膜的刻蝕條件的控制，可抑制半導(dǎo)體層的過刻蝕，可得到?jīng)]有發(fā)生結(jié)漏泄電流的擔(dān)心的半導(dǎo)體裝置。
此外，在使與源、漏區(qū)連接的布線橫跨鄰接的隔離絕緣膜形成的無邊界接觸結(jié)構(gòu)的半導(dǎo)體裝置中，由于利用氮化硅膜分開地進行第1層間絕緣膜和第2層間絕緣膜的刻蝕來形成接觸孔，故利用第1層間絕緣膜的刻蝕條件的控制，可抑制半導(dǎo)體層的過刻蝕，可得到?jīng)]有發(fā)生結(jié)漏泄電流的擔(dān)心的半導(dǎo)體裝置，同時，可抑制在形成到達源、漏區(qū)的接觸孔時隔離絕緣膜的被刻蝕的情況，可充分地保持由半導(dǎo)體層和源、漏區(qū)構(gòu)成的pn結(jié)與布線的距離，可謀求半導(dǎo)體裝置的元件密度的提高和可靠性的提高。
再者，由于利用與在第1層間絕緣膜和第2層間絕緣膜之間形成的氮化硅膜的選擇比來進行第1層間絕緣膜和第2層間絕緣膜的刻蝕，故可形成控制性良好的接觸孔，可制造可靠性提高了的半導(dǎo)體裝置。
權(quán)利要求
1.一種半導(dǎo)體裝置，包括SOI襯底，其包括半導(dǎo)體襯底，被整體設(shè)置以連續(xù)覆蓋所述半導(dǎo)體的主表面的埋入絕緣膜，和在所述埋入絕緣膜的表面上設(shè)置的半導(dǎo)體層，所述半導(dǎo)體層具有在其主表面上提供的第一導(dǎo)電類型的第一有源區(qū)和第一導(dǎo)電類型的第二有源區(qū)；隔離絕緣膜，其形成在所述半導(dǎo)體層的所述主表面上的所述第一和第二有源區(qū)之間，留下第一半導(dǎo)體區(qū)，該第一半導(dǎo)體區(qū)是在所述隔離絕緣膜和所述襯底的所述表面之間的所述半導(dǎo)體層的一部分；形成在所述第一和第二有源區(qū)和所述隔離絕緣膜的表面上的氮化硅膜；形成在所述氮化硅膜的表面上的層間絕緣膜；形成在所述層間絕緣膜上的至少一條布線；形成在彼此分開的所述第一有源區(qū)的所述半導(dǎo)體層的所述主表面上的第二導(dǎo)電類型的第一源區(qū)和漏區(qū)；形成在所述半導(dǎo)體層的所述主表面上的第一柵電極，第一柵絕緣膜在其間插入以與夾在所述第一源區(qū)和漏區(qū)之間的一個區(qū)相對；形成在所述第二有源區(qū)中的第一導(dǎo)電類型的第一雜質(zhì)區(qū)，其通過在所述隔離絕緣膜下面的所述第一半導(dǎo)體區(qū)電連接夾在所述第一源區(qū)和漏區(qū)之間的所述區(qū)；和通過接觸孔分別連接所述第一源區(qū)和漏區(qū)和所述第一雜質(zhì)區(qū)的第一布線、第二布線和第三布線，該接觸孔穿透所述層間絕緣膜和所述氮化硅膜形成。
2.根據(jù)權(quán)利要求1的半導(dǎo)體裝置，其中所述半導(dǎo)體層還具有第二導(dǎo)電類型的第三有源區(qū)和第二導(dǎo)電類型的第四有源區(qū)，該第三有源區(qū)和第四有源區(qū)設(shè)置在該半導(dǎo)體層的所述主表面上，和所述隔離絕緣膜還設(shè)置在所述第三和第四有源區(qū)之間和所述第一和第四有源區(qū)之間，設(shè)置在所述第三和第四有源區(qū)之間的所述隔離絕緣膜形成在所述半導(dǎo)體層的所述主表面上，留下第二半導(dǎo)體區(qū)，該第二半導(dǎo)體區(qū)是在所述半導(dǎo)體層本身和所述埋入絕緣膜之間的所述半導(dǎo)體層的一部分，和設(shè)置在所述第一和第四有源區(qū)之間的所述隔離絕緣膜形成在所述半導(dǎo)體層的所述主表面上，留下第三半導(dǎo)體區(qū)，該第三半導(dǎo)體區(qū)是在所述半導(dǎo)體層本身和所述埋入絕緣膜之間的所述半導(dǎo)體層的一部分，所述半導(dǎo)體裝置還包括在所述第四有源區(qū)的所述半導(dǎo)體層的所述主表面上以預(yù)定距離形成的第一導(dǎo)電類型的第二源區(qū)和漏區(qū)；在所述半導(dǎo)體層的所述主表面上形成的第二柵電極，第二柵絕緣膜在其間插入以與夾在所述第二源區(qū)和漏區(qū)之間的一個區(qū)相對；和形成在所述第三有源區(qū)的所述半導(dǎo)體層的所述主表面上的第二導(dǎo)電類型的第二雜質(zhì)區(qū)，其通過在所述隔離絕緣膜下面的所述第二半導(dǎo)體區(qū)電連接夾在所述第二源區(qū)和漏區(qū)之間的所述區(qū)；其中所述氮化硅膜和所述層間絕緣膜延伸到在所述第三和第四有源區(qū)中的所述半導(dǎo)體層的所述主表面上，所述半導(dǎo)體裝置還包括通過接觸孔分別連接所述第二源區(qū)和漏區(qū)和所述第二雜質(zhì)區(qū)的第四布線、第五布線和第六布線，該接觸孔形成在所述層間絕緣膜和所述氮化硅膜中。
3.根據(jù)權(quán)利要求1的半導(dǎo)體裝置，其中所述半導(dǎo)體層還具有第二導(dǎo)電類型的第三有源區(qū)和第二導(dǎo)電類型的第四有源區(qū)，該第三和第四有源區(qū)設(shè)置在該半導(dǎo)體層的主表面上；和所述隔離絕緣膜還設(shè)置在所述第三和第四有源區(qū)之間和所述第一和第四有源區(qū)之間，設(shè)置在所述第三和第四有源區(qū)之間的所述隔離絕緣膜形成在所述半導(dǎo)體層的主表面上，留下第二半導(dǎo)體區(qū)，該第二半導(dǎo)體區(qū)是在所述半導(dǎo)體層本身和所述埋入絕緣膜之間的所述半導(dǎo)體層的一部分，設(shè)置在所述第一和第四有源區(qū)之間的所述隔離絕緣膜被形成為達到所述埋入絕緣膜，所述半導(dǎo)體裝置還包括在所述第四有源區(qū)的所述半導(dǎo)體層的所述主表面上以預(yù)定距離形成的第一導(dǎo)電類型的第二源區(qū)和漏區(qū)；在所述半導(dǎo)體層的所述主表面上形成的第二柵電極，第二柵絕緣膜插入在其間以與夾在所述第二源區(qū)和漏區(qū)之間的一個區(qū)相對；和形成在所述第三有源區(qū)的所述半導(dǎo)體層的所述主表面上的第二導(dǎo)電類型的第二雜質(zhì)區(qū)，其通過在所述隔離絕緣膜下面的所述第二半導(dǎo)體區(qū)電連接夾在所述第二源區(qū)和漏區(qū)之間的所述區(qū)；其中所述氮化硅膜和所述層間絕緣膜延伸到在所述第三和第四有源區(qū)中的所述半導(dǎo)體層的所述主表面上，所述半導(dǎo)體裝置還包括通過接觸孔分別連接所述第二源區(qū)和漏區(qū)和所述第二雜質(zhì)區(qū)的第四布線、第五布線和第六布線，該接觸孔形成在所述層間絕緣膜和所述氮化硅膜中。
4.根據(jù)權(quán)利要求1的半導(dǎo)體裝置，其中連接所述源區(qū)和漏區(qū)的所述第一和第二布線分別包括延伸到相鄰于所述源區(qū)和漏區(qū)的所述隔離絕緣膜的所述表面的布線。
5.根據(jù)權(quán)利要求4的半導(dǎo)體裝置，其中在所述隔離絕緣膜下面的所述第一半導(dǎo)體區(qū)具有在相鄰于所述第一源區(qū)和漏區(qū)的各個區(qū)中的相同導(dǎo)電類型的部分雜質(zhì)區(qū)。
6.根據(jù)權(quán)利要求1的半導(dǎo)體裝置，其中所述氮化硅膜包括除了形成接觸孔的那部分以外，全部形成在所述半導(dǎo)體層的主表面上的氮化硅膜。
7.根據(jù)權(quán)利要求1的半導(dǎo)體裝置，還包括形成在所述源區(qū)和漏區(qū)的表面上的金屬硅化物層。
8.一種半導(dǎo)體裝置的制造方法，包括以下步驟(a)制備具有半導(dǎo)體層的SOI襯底，該半導(dǎo)體層是用一個至少表面為絕緣性的襯底形成，所述半導(dǎo)體層在其主表面上具有第一導(dǎo)電類型的第一有源區(qū)和第二有源區(qū)；(b)形成隔離絕緣膜，以便包圍所述第一和第二有源區(qū)和留下作為其下面的所述半導(dǎo)體層的一部分的第一半導(dǎo)體區(qū)；(f)在所述第一和第二有源區(qū)和所述隔離絕緣膜的表面內(nèi)的所述半導(dǎo)體層上形成氮化硅膜；和(g)在所述氮化硅膜的表面上形成層間絕緣膜。
9.根據(jù)權(quán)利要求8的半導(dǎo)體裝置的制造方法，其中所述襯底包括半導(dǎo)體襯底和埋入氧化膜；所述方法還包括下面步驟(c)在所述第二有源區(qū)內(nèi)的所述半導(dǎo)體層的主表面上形成第一導(dǎo)電類型的第一雜質(zhì)區(qū)；(d)在所述第一有源區(qū)中的所述半導(dǎo)體層的所述主表面上形成第一柵電極，第一柵絕緣膜插入在其中；(e)在所述第一有源區(qū)的所述半導(dǎo)體層的所述主表面上以預(yù)定距離形成第二導(dǎo)電類型的第一源區(qū)和漏區(qū)，該第一源區(qū)和漏區(qū)之間有一個相對于所述第一柵電極的區(qū)；(h)在所述層間絕緣膜和所述氮化硅膜中分別形成到達所述第一源區(qū)和漏區(qū)以及所述第一雜質(zhì)區(qū)的接觸孔；和(i)形成通過所述接觸孔分別連接所述第一源區(qū)和漏區(qū)以及所述第一雜質(zhì)區(qū)的第一布線、第二布線、第三布線。
10.根據(jù)權(quán)利要求9的半導(dǎo)體裝置的制造方法，其中所述半導(dǎo)體層在其主表面上還具有第二導(dǎo)電類型的第三有源區(qū)和第二導(dǎo)電類型的第四有源區(qū)，所述第四源區(qū)被設(shè)置成相鄰于所述第一有源區(qū)，所述第三有源區(qū)被設(shè)置成相鄰于所述第四源區(qū)，所述步驟(a)包括下面步驟(a-1)選擇性地引入第一導(dǎo)電類型的雜質(zhì)進入所述半導(dǎo)體層的所述主表面以便得到所述第一和第二有源區(qū)；和(a-2)選擇性地引入第二導(dǎo)電類型的雜質(zhì)進入所述半導(dǎo)體層的所述主表面以便得到所述第三和第四有源區(qū)；所述步驟(b)包括下面步驟形成所述隔離絕緣膜以便包圍所述第三和第四有源區(qū)，留下作為其下面的所述半導(dǎo)體層的一部分的第二半導(dǎo)體區(qū)；所述步驟(c)包括下面步驟在所述第三有源區(qū)中形成第二導(dǎo)電類型的第二雜質(zhì)區(qū)；所述步驟(d)包括下面步驟在所述第四有源區(qū)的主表面上形成第二柵電極，第二柵絕緣膜插入在其間；所述步驟(e)包括下面步驟在所述第四有源區(qū)的所述半導(dǎo)體層的所述主表面內(nèi)以預(yù)定距離形成第一導(dǎo)電類型的第二源區(qū)和漏區(qū)，該第二源區(qū)和漏區(qū)之間夾有一個相對于所述第二柵電極的區(qū)，在所述步驟(f)中形成的所述氮化硅膜和所述層間絕緣膜(g)延伸至在所述第三和第四有源區(qū)中的所述半導(dǎo)體層的表面上；所述步驟(h)包括下面步驟分別在所述層間絕緣膜和所述氮化硅膜中形成到達所述第二源區(qū)和漏區(qū)以及所述第二雜質(zhì)區(qū)的接觸孔；和所述步驟(i)包括下面步驟形成通過所述接觸孔分別連接所述第二源區(qū)和漏區(qū)以及所述第二雜質(zhì)區(qū)的第四布線、第五布線、第六布線。
11.根據(jù)權(quán)利要求10的半導(dǎo)體裝置的制造方法，其中在所述步驟(h)中形成的所述接觸孔包括延伸到分別相鄰于所述第一源區(qū)和漏區(qū)的所述隔離絕緣膜的表面上的接觸孔。
全文摘要
本發(fā)明的目的在于得到一種在具備PT I結(jié)構(gòu)的隔離絕緣膜的半導(dǎo)體裝置中抑制襯底浮游效應(yīng)、隔離特性和耐壓提高了的半導(dǎo)體裝置及其制造方法。其解決方法是在覆蓋形成于半導(dǎo)體層的表面上的元件的上表面的層間絕緣膜之間形成氮化硅膜。
文檔編號H01L21/84GK1832178SQ20061000957
公開日2006年9月13日 申請日期2001年2月13日 優(yōu)先權(quán)日2000年6月8日
發(fā)明者松本拓治, 巖松俊明, 平野有一 申請人:三菱電機株式會社