專利名稱：一種降低模擬電路中寄生電容的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及模擬電路版圖設(shè)計領(lǐng)域，尤其涉及一種降低模擬電路中寄 生電容的方法。
背景技術(shù)：
本發(fā)明主要應(yīng)用在模擬集成電路的版圖設(shè)計及在半導(dǎo)體器件的實現(xiàn) 中。在模擬電路的物理實現(xiàn)過程中， 一些信號線上的寄生電容器件，通常 會很大程度的影響電路的性能，尤其是對一些比較敏感的高頻信號，寄生 電容的影響就更加明顯。信號線上的寄生電容會增加負(fù)載，降低工作頻率 導(dǎo)致工作帶寬變窄，并且會耦合到信號線上，降級信號的抗干擾能力。傳
統(tǒng)的設(shè)計方法如圖1所示。在P型襯底1上生長一層絕緣層2，絕緣層2 上面是信號線3 ，那么就會在P型襯底1和信號線3之間形成一個寄生電 容C，此寄生電容C的大小只與信號線3的面積A，絕緣層2的厚度d和 介電參數(shù)s有關(guān)。關(guān)系見下式
<formula>see original document page 3</formula>
根據(jù)上述公式，如果要減小C，就需要減小A或減小s ，或增加d。 對于任何一個成熟的工藝，s和d都是晶圓廠家固定的，不可能更改，唯 一的可能就是減小信號線3的面積A。而減小A會帶來的問題是，增加了 該信號線3上的寄生電阻，和減小了電流的通道，間接導(dǎo)致電路的速度變 慢。因此，需要在保證工藝參數(shù)不改變，且信號線3寄生電阻和電流通道 不受影響的情況下來減小寄生電容。

發(fā)明內(nèi)容
鑒于上述問題，本發(fā)明的目的是提供一種降低模擬電路中寄生電容的方法，其能在保證工藝參數(shù)不改變，且信號線的寄生電阻和電流通道的影 響不會變壞的情況下減小寄生電容。
本發(fā)明提出的一種降低模擬電路中寄生電容的方法，包括在半導(dǎo)體襯 底上生長一層絕緣層，然后在上述絕緣層上面制備信號線，其中還包括在
生長上述絕緣層之前引入N阱層，使上述N阱層位于上述絕緣層與上述 半導(dǎo)體襯底之間。
上述N阱層上制備有二極管，上述二極管的正極與高電壓耦合，上述 二極管的負(fù)極與上述N阱層耦合。
與上述二極管耦合的電位可以是集成電路器件的供電電壓。 上述半導(dǎo)體襯底為P型襯底。
本發(fā)明的降低模擬電路中寄生電容的方法，即在信號線與襯底之間引 入的N阱層會導(dǎo)致產(chǎn)生額外的寄生電容，上述額外的寄生電容與初始寄生 電容串連，這樣在信號線和襯底之間就可以得到一個較小的寄生電容，從 而達(dá)到了減少信號線寄生電容的目的。相同的電路設(shè)計，信號線上寄生電 容的減少會帶來很多好處，可以減小由于寄生電容存在而帶來的負(fù)載，提 高工作頻率，增加電路的工作帶寬，并在很大程度上增加信號的抗干擾能力，使電路可以在更惡劣的環(huán)境下工作。利用本發(fā)明，在減少寄生電容的 同時，并沒有增加版圖的面積，即在改善信號的寄生電容的同時，沒有增 加實現(xiàn)電路的成本。
下面結(jié)合附圖，對本發(fā)明的具體實施方式
作進(jìn)一步的詳細(xì)說明。對于 所屬技術(shù)領(lǐng)域的技術(shù)人員而言，從對本發(fā)明的詳細(xì)說明中，本發(fā)明的上述 和其他目的、特征和優(yōu)點將顯而易見。


圖1是傳統(tǒng)的信號線與襯底的剖面圖。
圖2是本發(fā)明一實施例的增加一層N阱層后的信號線與襯底的剖面圖。
圖3是圖2的等效電路圖。
具體實施例方式
下面結(jié)合本發(fā)明所述方法的具體實施方式
對本發(fā)明做進(jìn)一步說明。
先參照圖2，該圖是本發(fā)明一實施例的增加一層N阱層后的信號線與 襯底的剖面圖。以半導(dǎo)體襯底為P型襯底1為例，在P型襯底1與絕緣層 2引入N阱層4，上述N阱層4和P型襯底1形成電容C1，并與原始電 容Cd串連。為了有效地利用Cl ，減少信號線3與襯底的原始電容Cd， N 阱層4必須交流浮(下稱AC floating)。如果N阱層4不是AC floating, 則在交流(下稱AC)情況下，N阱層4與P型襯底1的電位都是AC地， 那么相當(dāng)于在N阱層4與P型襯底1之間的電容Cl的兩個極板短路，Cl 對于減少信號線3與P型襯底1之間的寄生電容完全沒有貢獻(xiàn)。為了解決 這一問題，本實施例在N阱層4上制備了一個二極管5。 二極管5的正極 與高電壓耦合，二極管5的負(fù)極與N阱層4耦合，使得N阱層4偏置在 一個比P型襯底1高的電位上。與二極管5耦合的電位可以是這個集成電 路器件的供電電壓。這樣就在信號線3和P型襯底1之間形成了 2個串連 的電容，分別為Cd和Cl，最后的總電容就是這兩個電容的串連后的值 Cs:<formula>see original document page 5</formula>
因為Cs〈Cd，從而達(dá)到了減小信號線3與P型襯底1之間的寄生電容 的目的。
繼續(xù)參照圖3，該圖是圖2的直流(簡稱DC)、 AC情況下的等效電 路，A點表示N阱層4的電位?？梢钥吹?，在DC情況下，二極管5正向 導(dǎo)通，A點的電位為高。在AC情況下，二極管5反偏，A點仍保留高電 位，從而得到N阱層4的AC floating且電位高于P型襯底1 。
因此，根據(jù)本發(fā)明提出的降低模擬電路中寄生電容的方法，在減少寄 生電容的同時，并沒有增加版圖的面積，即在改善信號的寄生電容的同時， 又沒有增加實現(xiàn)電路的成本。
當(dāng)然，本發(fā)明還可有其他實施例，在不背離本發(fā)明精神及其實質(zhì)的情 況下，所屬技術(shù)領(lǐng)域的技術(shù)人員當(dāng)可根據(jù)本發(fā)明作出各種相應(yīng)的改變，但 這些相應(yīng)的改變都應(yīng)屬于本發(fā)明的權(quán)利要求的保護范圍。
權(quán)利要求
1.一種降低模擬電路中寄生電容的方法，包括在半導(dǎo)體襯底上生長一層絕緣層，然后在上述絕緣層上面制備信號線，其特征在于還包括在生長上述絕緣層之前引入N阱層，使上述N阱層位于上述絕緣層與上述半導(dǎo)體襯底之間。
2. 根據(jù)權(quán)利要求1所述的降低模擬電路中寄生電容的方法，其特征在于，上述N阱層上制備有二極管，上述二極管的正極與高電壓耦合，上述二極管的負(fù)極與上述N阱層耦合。
3. 根據(jù)權(quán)利要求2所述的降低模擬電路中寄生電容的方法，其特征在于，與上述二極管耦合的電位是集成電路器件的供電電壓。
4. 根據(jù)權(quán)利要求3所述的降低模擬電路中寄生電容的方法，其特征在于，上述半導(dǎo)體襯底為P型襯底。
全文摘要
一種降低模擬電路中寄生電容的方法，包括在半導(dǎo)體襯底上生長一層絕緣層，然后在上述絕緣層上面制備信號線，其中還包括在生長上述絕緣層之前引入N阱層，使上述N阱層位于上述絕緣層與上述半導(dǎo)體襯底之間。利用本發(fā)明，在減少寄生電容的同時，并沒有增加版圖的面積，即在改善信號的寄生電容的同時，沒有增加實現(xiàn)電路的成本。
文檔編號H01L21/822GK101174583SQ20061015039
公開日2008年5月7日 申請日期2006年11月1日 優(yōu)先權(quán)日2006年11月1日
發(fā)明者吳小曄, 莉 周, 梅 李, 林滿院 申請人:中興通訊股份有限公司