專利名稱：溝槽電容結構的制作方法
技術領域：
本實用新型涉及一種溝槽電容結構，尤其涉及一種溝槽電容(trench-capacitor)動態(tài)隨機存取存儲器(dynamic random access memory，DRAM)元件。
背景技術：
DRAM存儲單元(memory cell)主要是由一金屬氧化物半導體(metaloxide semiconductor，MOS)晶體管串聯(lián)至一電容器(capacitor)所構成。其中MOS晶體管包括一柵極以及漏極(source)/源極(drain)摻雜區(qū)。MOS晶體管由電連接至柵極的字線(word line)控制晶體管的開關，并利用源極電連接至一位線(bit line)形成一電流傳輸通路，然后再經由漏極電連接至電容器的儲存電極(storage node)達成數(shù)據(jù)儲存或輸出的目的。
DRAM存儲單元的電容器設于一基底的硅氧層上，由一上電極(topelectrode)、一電容介電層(dielectric layer)以及一下電極所組成。在目前的DRAM工藝中，電容器大多設計成堆疊于基底表面上的堆疊電容(stackcapacitor)與深埋入基底中的深溝電容(deep trench capacitor)二種。
請參考圖1至圖6，其繪示的是現(xiàn)有制作DRAM深溝電容的方法示意圖。如圖1所示，在一半導體基底12上形成一包括氮化硅(silicon nitride)與墊氧化層(pad oxide)雙層結構的襯墊層(pad stack)14，然后，在襯墊層14表面形成一光致抗蝕劑層(未顯示)，并利用一光刻工藝(photolithographic process)以及一蝕刻工藝，于襯墊層14表面形成一開口16，用來定義電容深溝槽的位置。
如圖2所示，利用襯墊層14為掩模(mask)，由開口16向下進行一蝕刻工藝，以于基底12中形成一深度約為7～8微米(μm)的電容深溝槽18。隨后，再利用一砷硅玻璃(arsenic silicate glass，ASG)擴散技術，于基底12中形成一N型摻雜的埋入電極20環(huán)繞于電容深溝槽18底部的基底12中，作為電容的上電極。
如圖3所示，于電容深溝槽18表面形成一電容介電層22，例如先進行一化學氣相沉積(chemical vapor deposition，CVD)工藝，于電容深溝槽18表面形成一氮化硅層(未顯示)，然后利用一高溫氧化工藝(thermal oxidationprocess)于該氮化硅層表面生成一氧化層(未顯示)，由該氮化硅層與該氧化層組成電容介電層22。接著，沉積一N型的摻雜多晶硅層24，并使其完全填滿電容深溝槽18，作為儲存電極的主要導電層。然后，進行一如化學機械拋光(CMP)或回蝕刻(etch back)工藝等的平坦化工藝(planarization process)，利用襯墊層14作為停止層，以去除部分的摻雜多晶硅層24，并使摻雜多晶硅層24表面約略與襯墊層14表面齊平。
隨后，如圖4所示，進行一第一多晶硅凹入蝕刻(polysilicon recess etching)工藝，回蝕刻摻雜多晶硅層24，使摻雜多晶硅層24表面低于基底12表面。接著，再進行一濕蝕刻(wet etching)工藝，利用磷酸(phosphoric acid，H3PO4)作為蝕刻溶液，去除部分的電容介電層22，以暴露出環(huán)繞于電容深溝槽18上半部周圍的基底12。
如圖5所示，進行一高溫氧化工藝，使暴露于電容深溝槽18上半部周圍的基底12表面形成一厚度約為200～300埃(angstrom)的領氧化層(collaroxide)26。然后，進行第二次的多晶硅沉積，沉積一N型的摻雜多晶硅層27，并使摻雜多晶硅層27填滿電容深溝槽18，隨后，再進行一平坦化工藝來去除部分的摻雜多晶硅層27，以使摻雜多晶硅層27表面與襯墊層14表面約略切齊。于電容深溝槽18中的摻雜多晶硅層27表面進行一第二次的多晶硅凹入蝕刻工藝，回蝕刻摻雜多晶硅層27。
如圖6所示，進行一蝕刻工藝，去除部分的領氧化層26，以暴露環(huán)繞于電容深溝槽18外圍的基底12。隨后進行一CVD工藝，于半導體晶片10表面沉積一多晶硅層28，并進行一平坦化工藝，利用襯墊層14作為停止層，去除部分多晶硅層28，使多晶硅層28表面約略切齊于襯墊層14表面。最后，再進行第三次的多晶硅凹入蝕刻工藝，回蝕刻多晶硅層28，使多晶硅層28表面低于襯墊層14表面，然后，去除襯墊層14以完成儲存電極的制作。
現(xiàn)有技藝采用分段填入多晶硅層的方式制作儲存電極，其缺點在于整個制作過程必須重復操作三次多晶硅層的沉積、平坦化以及凹入蝕刻等工藝，不僅大幅增加工藝的復雜度，同時也增加工藝所耗費的時間與成本。此外，現(xiàn)有的深溝槽電容結構上通常會有所謂的“溝槽感應結漏電流(trench inducedjunction leakage)”的缺點，影響到數(shù)據(jù)的儲存及可靠度。由此可知，現(xiàn)有技藝不論是在結構上或者是在制造方法上都還有進一步改善的空間。
實用新型內容據(jù)此，本實用新型的主要目的即在于提供一種創(chuàng)新的溝槽電容動態(tài)隨機存取存儲器，以解決上述現(xiàn)有技藝的問題。
根據(jù)本實用新型的一優(yōu)選實施例，本實用新型揭露一種溝槽電容結構，包括一半導體基底，其上有一淺溝絕緣結構；一電容深溝槽，形成于該半導體基底中；一領氧化層，設于該電容深溝槽的內壁上，其中該領氧化層于該電容深溝槽底部具有一開口，暴露出該電容深溝槽底部；一第一摻雜多晶硅層，設于該領氧化層及該電容深溝槽底部上，其中該第一摻雜多晶硅層作為一電容下電極；一電容介電層，設于該第一摻雜多晶硅層上；一第二摻雜多晶硅層，設于該電容介電層上，且該第二摻雜多晶硅層填滿該電容深溝槽，其中該第二摻雜多晶硅層作為一電容上電極；一深離子井，通過該電容深溝槽底部與該第一摻雜多晶硅層電連接；以及一柵極絕緣層，設于該第二摻雜多晶硅層及該淺溝絕緣結構上。
相較于現(xiàn)有技藝，本實用新型的溝槽電容的上電極與下電極皆是由摻雜多晶硅(doped polysilicon)所構成的，而不是像現(xiàn)有技藝的溝槽電容結構，其下電極由一摻雜擴散井(doped diffusion well)區(qū)域或所謂的“埋入電極(buriedplate)”所構成。此外，僅需要進行兩次的多晶硅沉積步驟，在工藝上較為簡化。
其次，本實用新型在電容深溝槽的底部與一深離子井構成電連接。操作時，電荷儲存在多晶硅上電極中，并使多晶硅下電極通過深離子井形成接地狀態(tài)，避免產生所謂的“溝槽感應結漏電流”。
為了進一步了解本實用新型的特征及技術內容，請參閱以下有關本實用新型的詳細說明與附圖。然而附圖僅供參考與輔助說明用，并非用來對本實用新型加以限制。


圖1至圖6繪示的是現(xiàn)有制作DRAM深溝電容的方法示意圖；圖7至圖11繪示的是本實用新型優(yōu)選實施例溝槽電容DRAM的制作方法的剖面示意圖。
簡單符號說明11淺溝絕緣結構12半導體基底 13墊氧化層14襯墊層 15墊氮化硅層16開口 18電容深溝槽18a底部20埋入電極 22電容介電層24摻雜多晶硅層 26領氧化層27摻雜多晶硅層 28多晶硅層32領氧化層 34薄氮化硅層36摻雜多晶硅層 42ONO介電層46摻雜多晶硅層 50深離子井51陣列區(qū)離子井 52PGI層60柵極結構 62通過柵極102柵極氧化層106間隙壁108漏極/源極摻雜區(qū) 110多晶硅層112硅化金屬層114硅化金屬層120共用接觸插塞具體實施方式
如前所述，現(xiàn)有溝槽電容動態(tài)隨機存取存儲器的制作方法可大致被歸納成以下七個主要的階段，其依序為1.深溝槽蝕刻；2.埋入電盤(buried plate)制作以及電容介電層制作；3.深溝槽第一次多晶硅層沉積以及第一次凹陷蝕刻；4.領氧化層制作；5.深溝槽第二次多晶硅層制作以及第二次凹陷蝕刻；6.深溝槽第三次多晶硅層制作以及第三次凹陷蝕刻；以及7.STI工藝。
現(xiàn)有溝槽電容動態(tài)隨機存取存儲器的制作方法工藝步驟繁雜，需要先后進行三次的多晶硅層沉積工藝，每次沉積工藝后再分別將其回蝕刻(稱為“凹入蝕刻”)，其缺點在于增加工藝的復雜度，同時也增加工藝所耗費的時間與成本。此外，現(xiàn)有的深溝槽電容結構上通常會有所謂的“溝槽感應結漏電流”的缺點，影響到數(shù)據(jù)的儲存及可靠度。
請參閱圖7至圖11，其繪示的是本實用新型優(yōu)選實施例溝槽電容DRAM的制作方法的剖面示意圖。首先，如圖7所示，先提供一半導體基底12，并且先進行淺溝絕緣(shallow trench isolation，STI)工藝，在半導體基底12中先形成淺溝絕緣結構11。接著，在半導體基底12的表面上依序形成一墊氧化層13以及一墊氮化硅層15。然后，進行一光刻以及蝕刻工藝，在墊氧化層13、墊氮化硅層15及半導體基底12中蝕刻出一電容深溝槽18。
接著，在電容深溝槽18的內壁上形成一領氧化(collar oxide)層32，其厚度約為100埃至150埃左右。形成領氧化層32的方式可以利用所謂的原位蒸汽硅氧化(in-situ silicon growth，ISSG)法來進行之，但不限于此。領氧化層32先形成在電容深溝槽18的側壁上以及底部。然后，繼續(xù)進行一蝕刻工藝，例如各向異性等離子體干蝕刻工藝，將形成在電容深溝槽18的底部的領氧化層32蝕除，暴露出電容深溝槽18的底部18a。
如圖8所示，接著，先進行一氮化(nitridation)工藝，至少在電容深溝槽18的底部18a形成一薄氮化硅層34，其厚度約為5埃至10埃左右，優(yōu)選為7埃。然后，在領氧化層32以及在薄氮化硅層34上沉積一厚度約為120埃至180埃之間，優(yōu)選為150埃的摻雜多晶硅層36。摻雜多晶硅層36作為電容的下電極(bottom electrode)。
根據(jù)本實用新型的另一優(yōu)選實施例，在形成摻雜多晶硅層36之后，可以繼續(xù)進行一增加電容下電極表面積的工藝，藉此增加電容值，例如，在摻雜多晶硅層36的表面上形成半球型晶粒(hemispherical silicon grains，HSG)結構或者使摻雜多晶硅層36的表面粗糙化。
根據(jù)本實用新型的優(yōu)選實施例，形成圖8中的摻雜多晶硅層36的作法，可以在沉積摻雜多晶硅層之后，將光致抗蝕劑(photoresist)填入并且填滿電容深溝槽18，然后再回蝕刻該光致抗蝕劑至一預定深度，暴露出部分的摻雜多晶硅層，接著，進行一蝕刻工藝，例如濕蝕刻，將位于電容深溝槽18上部且未被該光致抗蝕劑所覆蓋的摻雜多晶硅層去除，最后再去除光致抗蝕劑。最后形成的摻雜多晶硅層36的上端低于電容深溝槽的頂部約1500埃左右。
如圖9所示，接著，在電容深溝槽18內的摻雜多晶硅層36上形成氧化硅-氮化硅-氧化硅(oxide-nitride-oxide，ONO)介電層42，其厚度約為40埃至60埃之間，優(yōu)選為52埃左右。接著，進行第二次的多晶硅沉積步驟，利用化學氣相沉積(chemical vapor deposition，CVD)工藝，例如低壓化學氣相沉積(LPCVD)法或等離子體增強化學氣相沉積(PECVD)法，在半導體基底12上沉積一摻雜多晶硅層46，并使摻雜多晶硅層46填滿電容深溝槽18。根據(jù)本實用新型的優(yōu)選實施例，摻雜多晶硅層46的沉積厚度約為3000埃至5000埃之間，優(yōu)選為4000埃左右。
然后，進行一平坦化工藝，例如化學機械拋光(chemical mechanicalpolishing，CMP)工藝，利用墊氮化硅層15作為一拋光停止層，使拋光后的摻雜多晶硅層46的表面約略與墊氮化硅層15齊平。接下來，再進行一蝕刻工藝，例如等離子體干蝕刻工藝，利用墊氮化硅層15作為一蝕刻硬掩模，對拋光后的摻雜多晶硅層46再進行凹入蝕刻，使蝕刻后的摻雜多晶硅層46的表面約與半導體基底12的表面齊平。其中，摻雜多晶硅層46作為電容的上電極(top electrode)或者所謂的“儲存電極(storage node)”。
如圖10所示，接下來，將半導體基底12表面上的墊氮化硅層15剝除。剝除墊氮化硅層15的方法可以利用熱磷酸溶液等濕蝕刻方式。此外，亦可以利用干蝕刻或者氣體蝕刻法為之。
舉例來說，若使用干蝕刻法，可以利用混合有氟化氫(hydrogen fluoride，HF)氣體以及氣態(tài)氧化劑的氣體，前述的氧化劑，例如，硝酸(HNO3)、臭氧(O3)、過氧化氫(H2O2)、次氯酸(HClO)、氯酸(HClO3)、亞硝酸(HNO2)、氧(O2)、硫酸(H2SO4)、氯(Cl2)或溴(Br2)。若使用氣體蝕刻法蝕刻墊氮化硅層15，則可以利用去水鹵化氫(anhydrous hydrogen halogenide)，例如氟化氫或氯化氫(HCl)氣體。
在去除墊氮化硅層之后，接著進行一離子注入工藝，將如磷(phosphorous)、砷(arsenic)或銻(antimony)等摻雜物注入半導體基底12的一預定深度中，如6000埃至10000埃，形成深離子井(deep ion well)50，而在電容深溝槽18的底部18a的摻雜多晶硅層36則與深離子井50電連接。
根據(jù)本實用新型，在進行操作時，深離子井50為接地(grounded)，如此一來，使存儲器陣列區(qū)內所有溝槽電容的摻雜多晶硅層36同時皆為接地狀態(tài)，即可避免溝槽電容的電極在溝槽側壁上產生感應空乏區(qū)，而造成溝槽感應結漏電流。
接著，根據(jù)本實用新型的優(yōu)選實施例，可繼續(xù)進行存儲器陣列區(qū)的離子井注入工藝(array well implantation)，在半導體基底12中形成陣列區(qū)離子井(array well)51。在進行操作時，陣列區(qū)離子井51亦為接地。
接下來，在半導體基底12的表面上形成一柵極絕緣(passing gateinsulation，PGI)層52，其厚度約為100埃至300埃之間，優(yōu)選為150埃至200埃之間。需注意的是，PGI層52僅僅覆蓋住部分的摻雜多晶硅層46。根據(jù)本實用新型的優(yōu)選實施例，PGI層52的作法可以利用以原硅酸四乙酯(tetra-ethyl-ortho-silicate，TEOS)為前驅物的低壓化學氣相沉積(LPCVD)法，先在半導體基底12的表面上全面沉積一層TEOS硅氧層，然后，利用光刻工藝以及蝕刻工藝，蝕刻去除部分的TEOS硅氧層，暴露出部分的摻雜多晶硅層46。
如圖11所示，在定義PGI層52之后，接著，進行一氧化工藝，在半導體基底12的表面上形成一柵極氧化層102。然后，在柵極氧化層102上形成一柵極結構60，同時，在PGI層52上形成一通過柵極62。柵極結構60與通過柵極62基本上結構相同，皆具有一多晶硅層110以及間隙壁106。
形成柵極結構60與通過柵極62之后，接著進行一離子注入工藝，利用柵極結構60作為離子注入掩模，將磷、砷或銻等摻雜物注入半導體基底12，在柵極結構60兩側形成漏極/源極摻雜區(qū)108。
最后，進行一金屬硅化(silicidation)工藝，分別在柵極結構60與通過柵極62的上面形成一硅化金屬層112，而在漏極/源極摻雜區(qū)108與暴露出來的摻雜多晶硅層46上形成硅化金屬層114，并藉由硅化金屬層114使漏極/源極摻雜區(qū)108與摻雜多晶硅層46構成電連接。此外，根據(jù)本實用新型的優(yōu)選實施例，亦可以利用一共用接觸插塞(share contact)120，使漏極/源極摻雜區(qū)108與摻雜多晶硅層46構成電連接。
相較于現(xiàn)有技藝，本實用新型的特點在于溝槽電容的上電極46與下電極36皆是由摻雜多晶硅(doped polysilicon)所構成的，而不是像現(xiàn)有技藝的溝槽電容結構，其下電極由一摻雜擴散井(doped diffusion well)區(qū)域或所謂的“埋入電極(buried plate)”所構成。此外，僅需要進行兩次的多晶硅沉積步驟，在工藝上較為簡化。
其次，本實用新型在電容深溝槽的底部與一深離子井50構成電連接。操作時，電荷儲存在多晶硅上電極46中，并使多晶硅下電極36通過深離子井形成接地狀態(tài)，避免產生所謂的“溝槽感應結漏電流”。
此外，本實用新型的另一特點在于利用一PGI層52將通過溝槽電容上方的字線或柵極電性隔離。最后，本實用新型的另一特點在于利用一硅化金屬層114，或者是利用一共用接觸插塞使漏極/源極摻雜區(qū)108與溝槽電容的上電極46能夠構成電連接。
根據(jù)本實用新型的優(yōu)選實施例，本實用新型提供一種溝槽電容動態(tài)隨機存取存儲器元件的制作方法。首先，提供一半導體基底，其上形成有一淺溝絕緣結構；于該半導體基底上形成一墊氧化層以及一墊氮化硅層；接著，進行一蝕刻工藝，于該墊氮化硅層、該墊氧化層以及該半導體基底中蝕刻出一電容深溝槽；接著，于該電容深溝槽的內壁上形成一領氧化層；蝕刻位于該電容深溝槽底部的該領氧化層，暴露出該電容深溝槽底部；于該領氧化層及該電容深溝槽底部上形成一第一摻雜多晶硅層，其中該第一摻雜多晶硅層作為一電容下電極；于該第一摻雜多晶硅層上形成一電容介電層；于該電容介電層上形成一第二摻雜多晶硅層，且使該第二摻雜多晶硅層填滿該電容深溝槽，其中該第二摻雜多晶硅層作為一電容上電極；接下來，將該墊氮化硅層剝除；隨后，進行一離子注入工藝，于該半導體基底中形成一深離子井，使該深離子井通過該電容深溝槽底部與該第一摻雜多晶硅層電連接；然后，于該第二摻雜多晶硅層及該淺溝絕緣結構上形成一柵極絕緣層。
以上所述僅為本實用新型的優(yōu)選實施例，凡依本實用新型權利要求所做的均等變化與修飾，皆應屬本實用新型的涵蓋范圍。
權利要求1.一種溝槽電容結構，其特征在于，包括半導體基底，其上有淺溝絕緣結構；電容深溝槽，形成于該半導體基底中；領氧化層，設于該電容深溝槽的內壁上，其中該領氧化層于該電容深溝槽底部具有開口，暴露出該電容深溝槽底部；第一摻雜多晶硅層，設于該領氧化層及該電容深溝槽底部上，其中該第一摻雜多晶硅層作為電容下電極；電容介電層，設于該第一摻雜多晶硅層上；第二摻雜多晶硅層，設于該電容介電層上，且該第二摻雜多晶硅層填滿該電容深溝槽，其中該第二摻雜多晶硅層作為電容上電極；深離子井，通過該電容深溝槽底部與該第一摻雜多晶硅層電連接；以及柵極絕緣層，設于該第二摻雜多晶硅層及該淺溝絕緣結構上。
2.如權利要求1所述的溝槽電容結構，其特征在于，該柵極絕緣層僅覆蓋部分的該第二摻雜多晶硅層。
3.如權利要求1所述的溝槽電容結構，其特征在于，該溝槽電容結構還包括硅化金屬層，用來電連接該第二摻雜多晶硅層以及晶體管的漏極摻雜區(qū)。
4.如權利要求1所述的溝槽電容結構，其特征在于，該領氧化層的厚度約為100埃至150埃。
5.如權利要求1所述的溝槽電容結構，其特征在于，該溝槽電容結構還包括薄氮化硅層，設于該電容深溝槽底部。
6.如權利要求5所述的溝槽電容結構，其特征在于，該薄氮化硅層的厚度約為5埃至10埃。
7.如權利要求1所述的溝槽電容結構，其特征在于，該半導體基底為P型半導體基底。
8.如權利要求1所述的溝槽電容結構，其特征在于，該深離子井為N型離子井。
9.如權利要求1所述的溝槽電容結構，其特征在于，該電容介電層包括氧化硅-氮化硅-氧化硅介電層。
專利摘要一種溝槽電容結構，包括一半導體基底；一電容深溝槽，形成于該半導體基底中；一領氧化層，設于該電容深溝槽的內壁上，其中該領氧化層于該電容深溝槽底部具有一開口，暴露出該電容深溝槽底部；一第一摻雜多晶硅層，設于該領氧化層及該電容深溝槽底部上；一電容介電層，設于該第一摻雜多晶硅層上；一第二摻雜多晶硅層，設于該電容介電層上，且該第二摻雜多晶硅層填滿該電容深溝槽；一深離子井，通過該電容深溝槽底部與該第一摻雜多晶硅層電連接；及一柵極絕緣層，設于該第二摻雜多晶硅層及該淺溝絕緣結構上。
文檔編號H01L27/108GK2906929SQ20062011257
公開日2007年5月30日 申請日期2006年4月24日 優(yōu)先權日2006年4月24日
發(fā)明者林永昌, 簡山杰, 郭建利, 李瑞池 申請人:聯(lián)華電子股份有限公司