專利名稱：測(cè)試結(jié)構(gòu)及測(cè)試方法
測(cè)試結(jié)構(gòu)及測(cè)試方法
4支術(shù)領(lǐng)域
本發(fā)明有關(guān)一種測(cè)試結(jié)構(gòu)及測(cè)試方法，特別是有關(guān)一種晶片層次的可靠 性測(cè)試的測(cè)試結(jié)構(gòu)及測(cè)試方法。
背景技術(shù)：
在半導(dǎo)體廠的半導(dǎo)體裝置制造過(guò)程中，壽命測(cè)試實(shí)驗(yàn)通?？煞譃槎?， 分別稱之為"產(chǎn)品可靠性"及"工藝可靠性"。"產(chǎn)品可靠性"測(cè)試是指在芯 片制造完成并進(jìn)行初步封裝后，測(cè)試此產(chǎn)品在高溫度、高壓力、高濕度等的 惡劣環(huán)境下的生命期。而"工藝可靠性"是指半導(dǎo)體元件在工廠初步生產(chǎn)完 成時(shí)，針對(duì)半導(dǎo)體元件材料進(jìn)行壽命測(cè)試，以確保產(chǎn)品在后續(xù)的制造過(guò)程中 沒(méi)有可靠性的疑慮。
晶片廠的可靠性測(cè)試依其測(cè)試方法可以分為"晶片層次，，(wafer-level reliability,以下簡(jiǎn)稱WLR)及"封裝層次，，(package-level reliability,以下簡(jiǎn) 稱PLR)二種，其不同之處在于前者是將晶片直接放置入一般生產(chǎn)線上的測(cè) 試機(jī)臺(tái)做測(cè)試，而后者則必需先將晶片切割封裝成一顆顆的測(cè)試樣本(device under test, DUT)之后，將這些樣本插入測(cè)試板(bum-in board),再將其放置 于特殊的高溫爐(例如最高35(TC)內(nèi)^f故測(cè)試。WLR的測(cè)試方法通常較快速且 直接，不必等到封裝后，即能在相當(dāng)短的時(shí)間內(nèi)判斷晶片的可靠性是否有疑 慮，以便后續(xù)的改進(jìn)或處理。而傳統(tǒng)的PLR可靠性品質(zhì)測(cè)試需要較長(zhǎng)的時(shí) 間，且若測(cè)試結(jié)果不符合產(chǎn)品的設(shè)計(jì)規(guī)格，產(chǎn)品經(jīng)過(guò)改善之后，又需要予以 封裝的時(shí)間再進(jìn)行測(cè)試，所以實(shí)驗(yàn)的最后結(jié)果是需要等待一段長(zhǎng)的時(shí)間才能 確定。
于眾多的測(cè)試項(xiàng)目中，舉例來(lái)說(shuō)有電子遷移(electron migration, EM)性 質(zhì)的測(cè)試。當(dāng)用以連接各個(gè)晶體管間的金屬導(dǎo)線(通常是鋁線)有電流長(zhǎng)時(shí)間 通過(guò)時(shí)，鋁原子會(huì)被電子流(electron wind force)由陰極端沖擊至陽(yáng)極端，最 終導(dǎo)致金屬線在陰極端因鋁原子"空乏"而斷線(open)或是在陽(yáng)極端"堆積" 鋁原子而造成短路(short )的物理機(jī)制，這種現(xiàn)象會(huì)隨時(shí)間增加愈來(lái)愈嚴(yán)重，
最后會(huì)使得集成電路無(wú)法正常工作，因此EM測(cè)試是一項(xiàng)重要而基本的可靠 性測(cè)試項(xiàng)目。
傳統(tǒng)的EM測(cè)試是以PLR的方式進(jìn)行，其測(cè)試條件較接近此金屬的正 常使用條件，并廣為半導(dǎo)體業(yè)界所接受。但若能藉由WLR-EM測(cè)試來(lái)縮短 PUl-EM的測(cè)試時(shí)間，對(duì)晶片廠縮短制造工時(shí)來(lái)說(shuō)，將有莫大的幫助。然而 此種晶片層次的EM測(cè)試在業(yè)界并未被普遍使用，主要原因是仍有些爭(zhēng)議尚 未厘清，首先是EM的失效機(jī)制(failure mechanism )問(wèn)題，由于EM測(cè)試所 施加的電流密度相當(dāng)高(例如60至70毫安培)，其數(shù)量級(jí)約為傳統(tǒng)PLR-EM 測(cè)試的十倍，研究人員質(zhì)疑金屬導(dǎo)線的斷線機(jī)制是由于鋁線因高溫而熔解 (melting),而非我們要量測(cè)的晶片層次EM現(xiàn)象。其次，晶片層次EM與傳 統(tǒng)PLR-EM測(cè)試的結(jié)果是否有相關(guān)性(corrdation),若是相關(guān)性差，則難判定 晶片層次的EM的測(cè)試結(jié)果是正確的。
因此，仍需要一種更好的晶片層次的測(cè)試結(jié)構(gòu)與測(cè)試方法，以便利的獲 得測(cè)試的結(jié)果。

發(fā)明內(nèi)容
本發(fā)明的目的是提供一種測(cè)試結(jié)構(gòu)及測(cè)試方法，其中，待測(cè)元件的電性 測(cè)試所需的電流與測(cè)試時(shí)所需的加熱可分別獨(dú)立給予，并且，電性測(cè)試可在 半導(dǎo)體元件封裝前直接于晶片上進(jìn)行，所以可快速獲知結(jié)果。
依據(jù)上述的目的，本發(fā)明的測(cè)試結(jié)構(gòu)包括一加熱層及一待測(cè)結(jié)構(gòu)。加熱 層位于一晶片上，供接通電流以進(jìn)行加熱。待測(cè)結(jié)構(gòu)位于加熱層的上方或鄰 邊，于力。熱層進(jìn)4亍力o熱時(shí)#皮加熱。
本發(fā)明的測(cè)試方法，包括下列步驟。首先，設(shè)置一加熱層于一晶片上。 其次，于加熱層的上方或鄰邊^(qū):置一待測(cè)結(jié)構(gòu)。然后，對(duì)加熱層施加一電壓， 藉以將待測(cè)結(jié)構(gòu)加熱以供 一 測(cè)試的進(jìn)行。
本發(fā)明的晶片層次的測(cè)試金屬線結(jié)構(gòu)電子遷移的方法，包括下列步驟。 首先，于一待測(cè)金屬線結(jié)構(gòu)下方設(shè)置一加熱層。設(shè)定待測(cè)金屬線結(jié)構(gòu)的參數(shù)， 其包括強(qiáng)制溫度(stress temperature)及強(qiáng)制電流。測(cè)量待測(cè)金屬線結(jié)構(gòu)的起始 電阻值及加熱層的起始電阻值。對(duì)加熱層施加一電壓，藉以使待測(cè)金屬線結(jié) 構(gòu)的溫度與強(qiáng)制溫度相同。持續(xù)對(duì)待測(cè)金屬線結(jié)構(gòu)施加一電流，其值為強(qiáng)制 電流。測(cè)量待測(cè)金屬線結(jié)構(gòu)的電阻值，并計(jì)算因強(qiáng)制電流所產(chǎn)生的焦耳熱。
當(dāng)電阻值變化大于預(yù)定值時(shí)，停止對(duì)待測(cè)金屬線結(jié)構(gòu)施加電流，及記錄對(duì)待 測(cè)金屬線結(jié)構(gòu)施加電流所經(jīng)歷的時(shí)間。
本發(fā)明的晶片層次的測(cè)試時(shí)變性介電崩潰的方法，包4舌下列步驟。首先， 于一待測(cè)圖案化介電層下方設(shè)置一加熱層。其次，對(duì)加熱層施加一電壓，藉 以將待測(cè)圖案化介電層加熱至一溫度。然后，對(duì)待測(cè)圖案化介電層施加一電 壓。接著，測(cè)量待測(cè)圖案化介電層的漏電流。當(dāng)漏電流達(dá)到一預(yù)設(shè)值時(shí)，記 錄待測(cè)圖案化介電層施加電壓所經(jīng)歷的時(shí)間。
本發(fā)明的測(cè)試負(fù)偏壓溫度不穩(wěn)定性的方法，包括下列步驟。首先，于一
PMOS晶體管的源極/漏極兩旁分別設(shè)置一加熱層。其次，對(duì)加熱層施加一電 壓而生熱，以對(duì)源極/漏極施加一強(qiáng)制溫度。對(duì)PMOS晶體管施加一強(qiáng)制電 壓。測(cè)定PMOS晶體管的起始電壓變化值。
于本發(fā)明的測(cè)試結(jié)構(gòu)與測(cè)試方法中，透過(guò)一加熱層對(duì)待測(cè)結(jié)構(gòu)加熱，即， 待測(cè)元件的電性測(cè)試所需的電流與測(cè)試時(shí)所需的加熱可分別獨(dú)立給予，并 且，加熱層與待測(cè)結(jié)構(gòu)可于同一半導(dǎo)體工藝中制作，不需有增加額外的工藝 步驟，電性測(cè)試可在半導(dǎo)體元件封裝前直接于晶片上進(jìn)行，所以可快速獲知 結(jié)果。


圖1至3顯示依據(jù)本發(fā)明的晶片層次的測(cè)試結(jié)構(gòu)的一具體實(shí)施例。 圖4顯示本發(fā)明中所使用的加熱層的形狀的舉例。 圖5顯示依據(jù)本發(fā)明的應(yīng)用于晶片層次的測(cè)試金屬線結(jié)構(gòu)電子遷移的方 法的流程圖。
圖6的數(shù)據(jù)作圖顯示使用本發(fā)明的晶片層次的測(cè)試方法所獲得的產(chǎn)品使 用壽命與傳統(tǒng)PLR-EM方法測(cè)試結(jié)果。
圖7顯示依據(jù)本發(fā)明的一具體實(shí)施例及習(xí)知技術(shù)的EM測(cè)試后的樣品的 顯微照片。
圖8顯示依據(jù)本發(fā)明的晶片層次的測(cè)試方法應(yīng)用于時(shí)變性介電崩潰的測(cè)試。
圖9顯示使用本發(fā)明中的加熱層做為加熱裝置應(yīng)用于測(cè)試負(fù)偏壓溫度不 穩(wěn)定性的方法的測(cè)試結(jié)構(gòu)示意圖。 主要元件符號(hào)說(shuō)明
10 測(cè)試結(jié)構(gòu)
14 電絕緣層
17 金屬插塞
20 金屬內(nèi)連線層
24 介電層
28 半導(dǎo)體基底
32 加熱層
101、 103、 105、 107、
12 16 18 22 26 30
109、 111 步驟
加熱層 待測(cè)結(jié)構(gòu) 金屬內(nèi)連線層 加熱層 半導(dǎo)體基底 PMOS晶體管
具體實(shí)施例方式
依據(jù)本發(fā)明的測(cè)試結(jié)構(gòu)包括一加熱層及一待測(cè)結(jié)構(gòu)。加熱層位于一晶片 上，供接通電流以進(jìn)行加熱。待測(cè)結(jié)構(gòu)位于加熱層的上方或鄰邊，以于加熱 層進(jìn)4亍力口熱日寸^皮力口《A 。
請(qǐng)參閱圖1至3,其顯示依據(jù)本發(fā)明的晶片層次的測(cè)試結(jié)構(gòu)的一具體實(shí) 施例。圖1為一晶片層次的測(cè)試結(jié)構(gòu)10的立體示意圖。圖2顯示此晶片層 次的測(cè)試結(jié)構(gòu)10的剖面示意圖。圖3顯示此晶片層次的測(cè)試結(jié)構(gòu)10的頂視 示意圖。依據(jù)本發(fā)明的測(cè)試結(jié)構(gòu)10,可為晶片層次的測(cè)試結(jié)構(gòu)，建置于一晶 片基底(未示出)上。依據(jù)本發(fā)明的測(cè)試結(jié)構(gòu)10包括一加熱層12及一待測(cè)結(jié) 構(gòu)16。
加熱層12做為加熱之用，以于晶片中直接產(chǎn)生熱量的方式將待測(cè)結(jié)構(gòu) 加熱，取代昔知技術(shù)的間接使用烘箱等裝置對(duì)待測(cè)結(jié)構(gòu)本身加熱。加熱層12 可包括例如一多晶硅(polysilicon)層或一經(jīng)摻雜的硅(doped silicon)層。多晶硅 層可為例如N型摻雜或P型摻雜的多晶硅層。N型摻雜可產(chǎn)生負(fù)電荷載子， P型摻雜則可產(chǎn)生正電荷載子，如此可藉摻雜的種類與濃度以調(diào)整加熱層的 電阻值，達(dá)到所想要利用的加熱溫度。P型摻質(zhì)以硼(boron)或氟化硼B(yǎng)F"等 1HA族原子為主，而N型摻質(zhì)則以磷(phosphorous)、砷(arsenic)等VA族為 主。多晶硅層亦可為經(jīng)過(guò)自對(duì)準(zhǔn)硅化(salicide)工藝而形成的金屬多晶硅化物 層(metal polycide layer)。經(jīng)摻雜的硅層可為N型摻雜或P型摻雜?；蚴牵?jīng) 摻雜的硅層可為經(jīng)過(guò)自對(duì)準(zhǔn)硅化工藝而形成的金屬硅化物層。非金屬硅化物 層的多晶硅層或經(jīng)摻雜的硅層具有相對(duì)較高的電阻值，而可得較佳的溫度控 制。例如，N型摻雜的多晶硅層、P型摻雜的多晶硅層、及P型經(jīng)摻雜的硅
層(Width-20一m)可分別具有100、 240、及95歐姆/口的最大電阻值。而，N 型摻雜的金屬硅化物層(Width =0.12^m)、 P型摻雜的金屬硅化物層(Width =0.12[im)、 N型摻雜的金屬多晶硅化物層(Width二0.08pm)、及P型摻雜的金 屬多晶硅化物層(Width-O.OS(im)可分別具有14、 14、 23、及20歐姆/口的最 大電阻值。
加熱層12因?yàn)榫哂须娮柚担山逵墒┘与妷?，?jīng)由電流的流過(guò)而產(chǎn) 生熱量，以進(jìn)行加熱。如圖1所示，可將加熱層12的兩端(例如圖示的H+ 及H-二端)做為正負(fù)電極以施加電壓。加熱層12的形狀可為例如區(qū)塊形(如 三角形、方形、長(zhǎng)方形、多邊形、不規(guī)則形)、螺旋形(三角螺旋形、方螺旋 形、長(zhǎng)方螺旋形、多邊螺旋形、不規(guī)則形螺旋、圓螺旋形等等)、圓形、或 多條形(strips)。圖4顯示若干例子。
待測(cè)結(jié)構(gòu)16位于加熱層12的上方或鄰邊。當(dāng)待測(cè)結(jié)構(gòu)16具有導(dǎo)電性 時(shí)，較佳設(shè)置一電絕緣層14，使位于加熱層12與待測(cè)結(jié)構(gòu)16之間，以供電 絕緣。待測(cè)結(jié)構(gòu)16可為一金屬層。此金屬層可為例如一金屬內(nèi)連線層?；?是，待測(cè)結(jié)構(gòu)16可為一第一金屬層及一第二金屬層，彼此以一金屬插塞互 相連接。圖1顯示一實(shí)例，如圖所示，為經(jīng)由金屬插塞17相連接的二個(gè)金 屬內(nèi)連線層18及20。待測(cè)結(jié)構(gòu)16在測(cè)試時(shí)，可經(jīng)由例如金屬內(nèi)連線層18 及20兩端的F+、 F-、 S+、 S-端點(diǎn)進(jìn)行電性的輸出入。
圖]至3顯示待測(cè)結(jié)構(gòu)16為經(jīng)由金屬插塞17相連接的二個(gè)金屬內(nèi)連線 層。然而，依據(jù)本發(fā)明的測(cè)試結(jié)構(gòu)，不僅可應(yīng)用于金屬內(nèi)連線的測(cè)試，另外， 尚可應(yīng)用于時(shí)變性介電崩潰(time dependent dielectric breakdown, TDDB)及負(fù) 偏壓溫度不穩(wěn)定性(negative bias temperature instability, NBTI)的觀'J試，意即， 待測(cè)結(jié)構(gòu)16尚可為一圖案化介電層或PMOS晶體管結(jié)構(gòu)。
當(dāng)待測(cè)結(jié)構(gòu)16具有導(dǎo)電性時(shí)，較佳設(shè)置一電絕緣層14,使位于加熱層 12與待測(cè)結(jié)構(gòu)16之間，以供電絕緣。電絕緣層14可為例如硅氧化物、硅氮 化物、磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)、或是氟硅玻璃(FSG)等等介電材 料，特別是做為層間介電層。
依據(jù)本發(fā)明的測(cè)試結(jié)構(gòu)IO可設(shè)置于晶片基底上，特別是可設(shè)置于晶片 基底上的切割區(qū)上。并由上述說(shuō)明可知，測(cè)試結(jié)構(gòu)IO可經(jīng)由利用半導(dǎo)體工 藝中的制造程序及所用材料與半導(dǎo)體元件的制造一起制得，而不需額外增加 工藝步驟或材料。
于本發(fā)明的另一態(tài)樣，依據(jù)本發(fā)明的晶片層次的測(cè)試方法，包括下列步 驟。首先，設(shè)置一加熱層于一晶片上，加熱層如上述的加熱層12,即，例如 可包括一多晶硅層或一經(jīng)摻雜的硅層。其次，于加熱層的上方或鄰邊設(shè)置一 待測(cè)結(jié)構(gòu)。然后，對(duì)加熱層施加一電壓，此時(shí)，加熱層生熱，而可將〗寺測(cè)結(jié) 構(gòu)加熱，以供一測(cè)試的進(jìn)行。
依據(jù)本發(fā)明的晶片層次的測(cè)試方法可應(yīng)用于例如電子遷移、時(shí)變性介電 崩潰、及負(fù)偏壓溫度不穩(wěn)定性等等測(cè)試。亦即，待測(cè)結(jié)構(gòu)可為金屬線結(jié)構(gòu)、
介電層、或PMOS晶體管。
電子遷移在晶片層次的測(cè)試方法，其原理主要是在金屬導(dǎo)線上施加遠(yuǎn)高 于正常工作電流的電流密度，在一預(yù)定溫度下，量測(cè)金屬線的失效時(shí)間，藉 此來(lái)評(píng)估金屬線的可靠性，獲知產(chǎn)品使用壽命。對(duì)于一金屬線，可適用下列 式(l):
R(T)=R0x[l+TCRx(T-T0)] (1)
其中，R(T)是金屬線在溫度T下的電阻值，Ro是金屬線在室溫(25。C)下 的電阻值；T是金屬線溫度；TCR (thermal coefficient of resistance)是金屬線 的電阻值的溫度系數(shù)，可依式(l)而經(jīng)過(guò)實(shí)驗(yàn)測(cè)得。因此，只要知道金屬線的 TCR后，即可由金屬線的電阻值知道金屬線的溫度，或由金屬線的溫度知道 金屬線的電阻值。
因此，請(qǐng)參閱圖5，顯示依據(jù)本發(fā)明的應(yīng)用于晶片層次的測(cè)試金屬線結(jié) 構(gòu)電致遷移的方法的流程圖，可包括如下列的步驟。首先，進(jìn)行步驟101， 于一待測(cè)金屬線結(jié)構(gòu)下方設(shè)置一加熱層，加熱層可為例如一多晶硅層或一經(jīng) 摻雜的硅層，如上述的加熱層12。設(shè)定待測(cè)金屬線結(jié)構(gòu)的參數(shù)，其包括例如 TCR、強(qiáng)制溫度(stress temperature)、強(qiáng)制電流(stress current)、及失效條件 (failure criteria)。然后，進(jìn)行步驟103，測(cè)量待測(cè)金屬線結(jié)構(gòu)的起始電阻值及 加熱層的起始電阻值?？墒褂美鏚evin結(jié)構(gòu)測(cè)量四端點(diǎn)而獲得電阻值。接 著，進(jìn)行步驟105，對(duì)加熱層施加一電壓，藉以使待測(cè)金屬線結(jié)構(gòu)的溫度與 強(qiáng)制溫度相同。于本發(fā)明方法中，加熱溫度可高達(dá)410°C。在進(jìn)行測(cè)試時(shí)， 此溫度可利用測(cè)量加熱層(其TCR已事先得知)的室溫電阻及測(cè)試時(shí)的電阻 依上述的式(l)計(jì)算得知。
接著，進(jìn)行步驟107，對(duì)待測(cè)金屬線結(jié)構(gòu)施加一定電流，例如10mA， 即，強(qiáng)制電流；測(cè)量待測(cè)金屬線結(jié)構(gòu)的電阻值，并計(jì)算因施加強(qiáng)制電流所產(chǎn)
生的焦耳熱，與上述加熱層所提供的溫度合并，即可獲得待測(cè)金屬線結(jié)構(gòu)達(dá) 到的溫度，使達(dá)到預(yù)設(shè)的強(qiáng)制溫度，或由待測(cè)金屬線結(jié)構(gòu)測(cè)得的室溫下的電 阻值與測(cè)試時(shí)的電阻值，依上述式(l)計(jì)算，可獲得溫度，此溫度即為測(cè)試溫 度。進(jìn)行步驟109，檢查是否已達(dá)失效條件，例如電阻值變化是否大于一預(yù)
定值(例如20°/。)，若是大于預(yù)定值，則進(jìn)行步驟111,停止對(duì)待測(cè)金屬線結(jié)
構(gòu)施加強(qiáng)制電流，記錄對(duì)待測(cè)金屬線結(jié)構(gòu)施加強(qiáng)制電流所經(jīng)歷的時(shí)間。若是
電阻值變化未大于預(yù)定值，則繼續(xù)步驟107以對(duì)待測(cè)金屬線結(jié)構(gòu)施加強(qiáng)制電 流，直到電阻值變化大于預(yù)定值為止。
對(duì)待測(cè)金屬線結(jié)構(gòu)施加強(qiáng)制電流至失效為止所經(jīng)歷的時(shí)間，即可對(duì)應(yīng)至 一產(chǎn)品使用平均壽命MTTF (mean time to failure),或稱"平均故障時(shí)間"。 平均壽命是指某特定物件，在其應(yīng)有的環(huán)境下執(zhí)行明確的應(yīng)用(或使用)，該 物件截至失效(故障)為止的平均時(shí)間或預(yù)期時(shí)間。為比較依據(jù)本發(fā)明的測(cè)試 結(jié)構(gòu)與測(cè)試方法與傳統(tǒng)的PLR-EM測(cè)試的結(jié)果是否有所差異，利用本發(fā)明的 方法于晶片上形成測(cè)試結(jié)構(gòu)，取任一芯片中的一半測(cè)試樣本，依據(jù)本發(fā)明的 測(cè)試方法做EM測(cè)試，然后再將剩下一半的樣本簡(jiǎn)單封裝后，做傳統(tǒng)的 PLR-EM測(cè)試。圖6的數(shù)據(jù)作圖顯示使用本發(fā)明的晶片層次的測(cè)試方法(WLR) 所獲得的產(chǎn)品使用壽命與傳統(tǒng)PLR-EM (package level reliability-electron migration)方法測(cè)試結(jié)果的相關(guān)性極高，二者的產(chǎn)品使用壽命幾乎相同。
圖7顯示依據(jù)本發(fā)明的一具體實(shí)施例及習(xí)知技術(shù)的EM測(cè)試后的樣品的 顯農(nóng)t吸片。圖7的(a)及(b)分別顯示進(jìn)行依據(jù)本發(fā)明的WLR-EM測(cè)試方法后， 所得的聚焦離子束顯微(focus ion beam microscopy, FIB)圖及穿透式電子顯微 (transmission electron microscopy ， TEM)圖。圖中顯示因?yàn)闇y(cè)試時(shí)所施力口的電 子流(e)的流動(dòng)(如圖中箭頭所示)，而在二條金屬線Ml及M2互相連接的介 質(zhì)孔內(nèi)的金屬插塞VI處產(chǎn)生一空洞(void)。圖7的(c)及(d)分別顯示以PLR 的方法進(jìn)行EM測(cè)試后，所得的FIB圖及TEM圖，亦在金屬插塞VI處產(chǎn) 生一空洞。顯示依據(jù)本發(fā)明的測(cè)試方法所得的結(jié)果，與PLR的測(cè)試方法結(jié) 果一致。然而，使用本發(fā)明的測(cè)試方法所需的測(cè)試時(shí)間僅需2 3小時(shí)，而傳 統(tǒng)PLR-EM測(cè)試卻需要約2~3周才能完成，因此，本發(fā)明的測(cè)試方法是一種 相當(dāng)快速而有效率的測(cè)試方法。
請(qǐng)參閱圖8,依據(jù)本發(fā)明的晶片層次的測(cè)試方法亦可應(yīng)用于TDDB的測(cè) 試。應(yīng)用于晶片層次的測(cè)試TDDB的方法時(shí)，可包括如下列的步驟。首先，
于一待測(cè)圖案化介電層24下方設(shè)置一加熱層22，加熱層如上述的加熱層12, 而可為例如一多晶硅層或一經(jīng)摻雜的硅層。此測(cè)試結(jié)構(gòu)在實(shí)際工藝中，系與 半導(dǎo)體工藝同時(shí)進(jìn)行制作，即，于半導(dǎo)體基底26中先形成加熱層22,再于 加熱層22上形成介電層24。如圖8所示，是介電層24為一圖案化的介電層 的具體實(shí)施例，圖案為兩個(gè)相向的^f危狀圖案。其次，對(duì)加熱層22施加一電 壓，藉以將待測(cè)圖案化介電層24加熱至一溫度。并對(duì)待測(cè)圖案化介電層24 施加一電壓，以其測(cè)試電性，即，測(cè)量待測(cè)圖案化介電層24的漏電流。最 后，當(dāng)該漏電流達(dá)到一預(yù)設(shè)值時(shí)，記錄待測(cè)圖案化介電層24施加電壓所經(jīng) 歷的時(shí)間。如此，可知此介電層24的品質(zhì)及其可靠度。測(cè)試的原理可為習(xí) 知的技術(shù)，但是使用加熱層22對(duì)介電層24加熱的方法是本發(fā)明獨(dú)到的特點(diǎn)。
請(qǐng)參閱圖9。圖9顯示使用本發(fā)明中的加熱層做為加熱裝置應(yīng)用于測(cè)試 負(fù)偏壓溫度不穩(wěn)定性的方法的測(cè)試結(jié)構(gòu)示意圖，可包括如下列的步驟。PMOS 晶體管30位于半導(dǎo)體基底28上，具有柵極(G)、源極(S)、與漏極(D)。于源 極/漏極兩旁分別設(shè)置加熱層32,此加熱層32如上述的加熱層12,可為例如 一多晶硅層或一經(jīng)摻雜的硅層。加熱層32的形成，可與PMOS晶體管30 的源極/漏極同時(shí)形成。藉由對(duì)加熱層32施加一電壓而使得加熱層32對(duì)該源 極/漏極加熱至達(dá)到一強(qiáng)制電流，同時(shí)對(duì)該P(yáng)MOS晶體管施加一強(qiáng)制電壓， 測(cè)定該P(yáng)MOS晶體管30的起始電壓變化值，以供測(cè)定PMOS晶體管30的 負(fù)偏壓溫度不穩(wěn)定性。
與習(xí)知的技術(shù)比較的，依據(jù)本發(fā)明的測(cè)試結(jié)構(gòu)及依據(jù)本發(fā)明的晶片層次 的測(cè)試方法具有下列優(yōu)點(diǎn)因?yàn)槭褂锚?dú)立的加熱層，所以強(qiáng)制溫度與強(qiáng)制電 流的施予，可分別獨(dú)立控制。雖然使用晶片層次的方式進(jìn)行測(cè)試，但測(cè)得的 產(chǎn)品使用壽命與習(xí)知的封裝層次方式的測(cè)試的相關(guān)性良好。本發(fā)明的方法， 是對(duì)待測(cè)結(jié)構(gòu)獨(dú)立的外加熱源，因此失效(failure)的機(jī)制與封裝層次的在烘箱 中進(jìn)行測(cè)試的失效機(jī)制相同。本發(fā)明的方法測(cè)試時(shí)間短，并且可供可靠性控 制i!i測(cè)(reliability control monitor, RCMyf吏用。
以上所述僅為本發(fā)明的較佳實(shí)施例，凡依本發(fā)明權(quán)利要求所做的均等變 化與修飾，皆應(yīng)屬本發(fā)明的涵蓋范圍。
權(quán)利要求
1.一種測(cè)試結(jié)構(gòu)，包括加熱層，位于晶片上，供接通電流以進(jìn)行加熱；及待測(cè)結(jié)構(gòu)，位于該加熱層的上方或鄰邊，于該加熱層進(jìn)行加熱時(shí)被加熱。
2. 如權(quán)利要求1所述的測(cè)試結(jié)構(gòu)，其中，該加熱層包括多晶硅層或經(jīng)摻 雜的硅層。
3. 如權(quán)利要求2所述的測(cè)試結(jié)構(gòu)，其中，該多晶硅層進(jìn)一步為N型摻 雜或P型摻雜。
4. 如權(quán)利要求2所述的測(cè)試結(jié)構(gòu)，其中，該多晶硅層為金屬多晶硅化物 層(metal polycide layer)。
5. 如權(quán)利要求4所述的測(cè)試結(jié)構(gòu)，其中，該金屬多晶硅化物層進(jìn)一步為 N型摻雜或P型摻雜。
6. 如權(quán)利要求2所述的測(cè)試結(jié)構(gòu)，其中，經(jīng)摻雜的硅層為N型摻雜或P 型摻雜。
7. 如權(quán)利要求2所述的測(cè)試結(jié)構(gòu)，其中，該待測(cè)結(jié)構(gòu)包括金屬層，及該 測(cè)試結(jié)構(gòu)進(jìn)一步包括電絕緣層，位于該待測(cè)結(jié)構(gòu)與該加熱層之間，使該二者 電絕緣。
8. 如權(quán)利要求7所述的測(cè)試結(jié)構(gòu)，其中，該金屬層為金屬內(nèi)連線。
9. 如權(quán)利要求2所述的測(cè)試結(jié)構(gòu)，其中，該待測(cè)結(jié)構(gòu)包括第一金屬層及 第二金屬層，彼此以金屬插塞互相連接，及該測(cè)試結(jié)構(gòu)進(jìn)一步包括電絕緣層， 位于該待測(cè)結(jié)構(gòu)與該加熱層之間，使該二者電絕緣。
10. 如權(quán)利要求9所述的測(cè)試結(jié)構(gòu)，其中，該第一金屬層為第一金屬內(nèi) 連線，及該第二金屬層為第二金屬內(nèi)連線。
11. 如權(quán)利要求2所述的測(cè)試結(jié)構(gòu)，其中，該待測(cè)結(jié)構(gòu)包括圖案化介電層。
12. 如權(quán)利要求2所述的測(cè)試結(jié)構(gòu)，其中，該待測(cè)結(jié)構(gòu)包括PMOS晶體管結(jié)構(gòu)。
13. 如權(quán)利要求2所述的測(cè)試結(jié)構(gòu)，其中，該加熱層為區(qū)塊形、螺旋形、 圓形、或多條形。
14. 如權(quán)利要求13所述的測(cè)試結(jié)構(gòu)，其中，該螺旋形為三角螺旋形、方 螺旋形、長(zhǎng)方螺旋形、多邊螺旋形、不規(guī)則形螺旋、或圓螺旋形。
15.如權(quán)利要求1所述的測(cè)試結(jié)構(gòu)，其中，該加熱層設(shè)置于該晶片上的 切割區(qū)上。
16. —種測(cè)試方法，包括 設(shè)置加熱層于晶片上；于該加熱層的上方或鄰邊設(shè)置待測(cè)結(jié)構(gòu)；及對(duì)該加熱層施加電壓，藉以將該待測(cè)結(jié)構(gòu)加熱以供一測(cè)試的進(jìn)行。
17. 如權(quán)利要求16所述的測(cè)試方法，其中，該加熱層包括多晶硅層或經(jīng) 摻雜的硅層。
18. 如權(quán)利要求17所述的測(cè)試方法，其中，該多晶硅層進(jìn)一步為N型 摻雜或P型摻雜。
19. 如權(quán)利要求17所述的測(cè)試方法，其中，該多晶硅層包括金屬多晶硅 化物層(metal polycide layer)。
20. 如權(quán)利要求19所述的測(cè)試方法，其中，該金屬多晶硅化物層進(jìn)一步 為N型摻雜或P型摻雜。
21. 如權(quán)利要求17所述的測(cè)試方法，其中，經(jīng)摻雜的硅層為N型摻雜 或P型摻雜。
22. 如權(quán)利要求17所述的測(cè)試方法，其中，該待測(cè)結(jié)構(gòu)包括金屬層，及 進(jìn)一步于該待測(cè)結(jié)構(gòu)與該加熱層之間設(shè)置電絕緣層，使該該測(cè)結(jié)構(gòu)與該加熱 層彼此電絕緣。
23. 如權(quán)利要求21所述的測(cè)試方法，其中，該金屬層為金屬內(nèi)連線。
24. 如權(quán)利要求17所述的測(cè)試方法，其中，該待測(cè)結(jié)構(gòu)包括第一金屬層 及第二金屬層，彼此以金屬插塞互相連接，及進(jìn)一步于該待測(cè)結(jié)構(gòu)與該加熱 層之間設(shè)置電絕緣層，使該該測(cè)結(jié)構(gòu)與該加熱層彼此電絕緣。
25. 如權(quán)利要求24所述的測(cè)試方法，其中，該第一金屬層為第一金屬內(nèi) 連線，及該第二金屬層為第二金屬內(nèi)連線。
26. 如權(quán)利要求17所述的測(cè)試方法，其中該待測(cè)結(jié)構(gòu)為圖案化的層間介 電層。
27. 如權(quán)利要求17所述的測(cè)試方法，其中該待測(cè)結(jié)構(gòu)為PMOS晶體管結(jié)構(gòu)。
28. 如權(quán)利要求17所述的測(cè)試方法，其中，該加熱層為區(qū)塊形、螺旋形、 圓形、或多條形。
29. 如權(quán)利要求17所述的測(cè)試方法，其中，該加熱層設(shè)置于該晶片基底 上的切割區(qū)上。
30. —種晶片層次的測(cè)試金屬線結(jié)構(gòu)電致遷移的方法，包括 于待測(cè)金屬線結(jié)構(gòu)下方設(shè)置加熱層；設(shè)定該待測(cè)金屬線結(jié)構(gòu)的參數(shù)，其包括電阻值的溫度系數(shù)(TCR)、強(qiáng)制 溫度(stress temperature)、強(qiáng)制電流(stress current)、及失歲文條件； 測(cè)量該待測(cè)金屬線結(jié)構(gòu)的起始電阻值及該加熱層的起始電阻值； 對(duì)該加熱層施加電壓，藉以使該待測(cè)金屬線結(jié)構(gòu)的溫度達(dá)到該強(qiáng)制溫度；對(duì)該待測(cè)金屬線結(jié)構(gòu)施加一定電流，其值為該強(qiáng)制電流的值； 測(cè)量該待測(cè)金屬線結(jié)構(gòu)的電阻值，并計(jì)算因該強(qiáng)制電流所產(chǎn)生的焦耳 熱；及當(dāng)該失效條件達(dá)到時(shí)，停止對(duì)該待測(cè)金屬線結(jié)構(gòu)施加該定電流，及記錄 對(duì)該待測(cè)金屬線結(jié)構(gòu)施加該定電流所經(jīng)歷的時(shí)間。
31. —種晶片層次的測(cè)試時(shí)變性介電崩潰的方法，包括 于待測(cè)圖案化介電層下方設(shè)置加熱層；對(duì)該加熱層施加電壓，藉以將該待測(cè)圖案化介電層加熱至一溫度； 對(duì)該待測(cè)圖案化介電層施加電壓； 測(cè)量該待測(cè)圖案化介電層的漏電流；及當(dāng)該漏電流達(dá)到預(yù)設(shè)值時(shí)，記錄該待測(cè)圖案化介電層施加該電壓所經(jīng)歷的時(shí)間。
32. —種測(cè)試PMOS晶體管的負(fù)偏壓溫度不穩(wěn)定性的方法，包括 于PMOS晶體管的源極/漏極兩旁分別設(shè)置加熱層；對(duì)該加熱層施加電壓而生熱，以對(duì)該源極/漏極施加一強(qiáng)制溫度； 對(duì)該P(yáng)MOS晶體管施加強(qiáng)制電壓；及 測(cè)定該P(yáng)MOS晶體管的起始電壓變化值。
全文摘要
本發(fā)明揭示一種晶片層次的測(cè)試結(jié)構(gòu)及測(cè)試方法，其中使用一加熱層設(shè)置于晶片中以直接對(duì)設(shè)置于加熱層上方或鄰邊的待測(cè)結(jié)構(gòu)加熱。加熱層藉由接通電流以生熱。因此，加熱層的加熱與待測(cè)結(jié)構(gòu)的電性輸出入分別控制，不互相影響。
文檔編號(hào)H01L21/66GK101364573SQ20071014093
公開(kāi)日2009年2月11日 申請(qǐng)日期2007年8月10日 優(yōu)先權(quán)日2007年8月10日
發(fā)明者張文俊, 柯文雄, 蘇冠丞 申請(qǐng)人:聯(lián)華電子股份有限公司