專利名稱：一種無電容式dram單元及其制備方法
技術(shù)領(lǐng)域：
本發(fā)明屬于揮發(fā)性存儲(chǔ)器中的動(dòng)態(tài)隨機(jī)存儲(chǔ)器(DRAM)技術(shù)領(lǐng)域，具體涉及一種無電 容式DRAM單元及其制備方法。
背景技術(shù)：
隨著半導(dǎo)體市場(chǎng)需求的不斷增長，半導(dǎo)體存儲(chǔ)器技術(shù)迅速發(fā)展，特別是動(dòng)態(tài)隨機(jī)存儲(chǔ) 器DRAM技術(shù)得到了迅猛的發(fā)展，在存儲(chǔ)器市場(chǎng)中，占據(jù)了最為主要的位置。常見的DRAM 單元由一個(gè)晶體管(Transistor)和一個(gè)電容器(Capacitor)構(gòu)成1T1C結(jié)構(gòu)，通過電容器上是否 存儲(chǔ)電荷區(qū)分邏輯狀態(tài)。市場(chǎng)對(duì)DRAM單元的存儲(chǔ)性能和單元尺寸提出越來越高的要求， 給1T1C單元帶來了嚴(yán)峻的挑戰(zhàn)。為了提高單元性能并縮小單元面積，需要在單位面積上制 備大電容值的電容器，這需要采用三維電容結(jié)構(gòu)和采用高介電常數(shù)的介質(zhì)材料。三維電容 結(jié)構(gòu)的制備工藝復(fù)雜，引入高介電常數(shù)的介質(zhì)材料也需要進(jìn)行長期而細(xì)致的研究，以保證 材料的兼容性和穩(wěn)定性，這給1T1C結(jié)構(gòu)的DRAM單元的進(jìn)一步發(fā)展帶來極大的困難。
針對(duì)1T1C結(jié)構(gòu)遇到的問題，人們提出了一種無電容式DRAM單元。如文獻(xiàn)所示(Takashi Ohsawa， et al.， "Memory Design Using a One-Transistor Gain Cell on SOI" , o/ So/W-S加e Ocwto, vol. 37, no. 11, pp. 1510-1522, 2002.)，這種無電容式DRAM單元基于在 SOI襯底上制備的一個(gè)N型金屬氧化物場(chǎng)效應(yīng)晶體管(MOSFET)實(shí)現(xiàn)，其單元結(jié)構(gòu)如圖l所 示。該DRAM單元由在SOI襯底上形成的源、漏、體區(qū)、柵氧、前柵構(gòu)成器件，SOI襯底埋 氧層下方的硅作為背柵，接負(fù)電壓。源，漏，前柵都有引出，而體區(qū)無引出，形成浮置的 體區(qū)；當(dāng)單元寫"l"時(shí)，單元漏和前柵均正偏置，MOS管工作在飽和區(qū)，溝道電子在漏 端附近發(fā)生碰撞電離，產(chǎn)生電子空穴對(duì)，電子被漏端吸走，而空穴向電勢(shì)最低點(diǎn)流動(dòng)。電 位浮置的體，此時(shí)電位較低，空穴會(huì)在體區(qū)堆積，完成寫"l"。當(dāng)需要寫"0"時(shí)，可以使 體與源或漏的PN結(jié)正偏，把浮體中的空穴排出。當(dāng)單元進(jìn)行存儲(chǔ)狀態(tài)讀取時(shí)，管子工作在 線性區(qū)，浮體的空穴使浮體電勢(shì)抬高，相當(dāng)于襯底效應(yīng)，可以增加讀取電流。通過兩個(gè)狀 態(tài)下讀取電流的差別，可以區(qū)分存儲(chǔ)的信息狀態(tài)。與1T1C結(jié)構(gòu)相比，無電容式單元具有多 方面的優(yōu)勢(shì)。首先，其單元僅包含一個(gè)晶體管，結(jié)構(gòu)更為簡(jiǎn)單，解決了由電容引起的工藝 和材料實(shí)現(xiàn)困難等問題。其次，簡(jiǎn)單的單元結(jié)構(gòu)大大縮小了DRAM的單元面積。更為重要 的是，無需電容的結(jié)構(gòu)使DRAM單元與邏輯單元的工藝兼容性大大提高。在讀取方式上， 1T1C單元進(jìn)行讀取時(shí)，存儲(chǔ)電容上的電荷在存儲(chǔ)電容和位線電容間進(jìn)行再分配，存儲(chǔ)電荷發(fā)生變化，即為破壞性讀??；而無電容式單元可以實(shí)現(xiàn)非破壞性讀取，線性工作區(qū)讀取時(shí)， 體區(qū)積累的空穴依然可以存在體區(qū)，單元在讀取后無需進(jìn)行"再生"的操作，簡(jiǎn)化讀取過程。
目前基于體硅襯底實(shí)現(xiàn)的芯片占據(jù)著市場(chǎng)的主導(dǎo)地位。但是為了形成用于積累空穴的 體區(qū)，無電容式DRAM單元需要基于SOI襯底實(shí)現(xiàn)， 一方面增加了襯底的成本，另一方面 也限制了其應(yīng)用領(lǐng)域，無法與體硅襯底上實(shí)現(xiàn)的其他系統(tǒng)模塊進(jìn)行系統(tǒng)集成。這兩方面限 制了無電容式DRAM單元的發(fā)展和應(yīng)用。

發(fā)明內(nèi)容
針對(duì)上述無電容式DRAM單元問題，為了降低襯底的成本，擴(kuò)展單元的應(yīng)用領(lǐng)域， 提高單元進(jìn)行系統(tǒng)集成的能力，本發(fā)明從器件結(jié)構(gòu)方面提出創(chuàng)新，提出了一種基于體硅襯 底實(shí)現(xiàn)的無電容式DRAM單元。
一種無電容式DRAM單元，其特征在于，包含一在p型慘雜體硅襯底上形成的N型 場(chǎng)效應(yīng)晶體管，該晶體管的溝道上面為柵氧化層和多晶硅柵，該晶體管的溝道兩端分別連 接n+源和n+漏，n+源和n+漏外側(cè)的大部分有L型絕緣層包圍，在溝道下方有一個(gè)n摻雜 層，該層的頂部距離硅表面的距離小于L型絕緣層的底部距離硅表面的距離，該層底部距 離硅表面的距離大于L型絕緣層的底部距離硅表面的距離，從而將該n摻雜層上方p型摻 雜區(qū)域和n摻雜層下方的p型摻雜襯底隔開。
所述的柵氧化層的厚度為1 6nrn。
所述的L型絕緣層的厚度為5-50nm。
所述的n摻雜層厚度為50-200nm，其深度位置需保證使L型絕緣層底部與硅表面的距 離小于該摻雜層底部距離硅表面的距離，并且L型絕緣層底部與硅表面的距離大于該摻雜 層頂部距離硅表面的距離。
該發(fā)明結(jié)構(gòu)的優(yōu)點(diǎn)在于，可以基于體硅襯底制備，無需SOI襯底，通過L型絕緣層使 電位浮置的體區(qū)和源/漏的接觸面積減小，提高體區(qū)存儲(chǔ)空穴的保持能力，另外L型絕緣層 還為相鄰單元各自的體區(qū)提供了橫向的隔離，從而無需額外的橫向隔離結(jié)構(gòu)設(shè)計(jì)，使相鄰
單元可以采用共用源或者共用漏的結(jié)構(gòu)。
本發(fā)明的另一目的在于，提供一種制備上述無電容式DRAM單元的方法，包括以下 步驟
1)在p型體硅襯底上，采用淺槽隔離(STI)定義有源區(qū)；2) 底部n摻雜層注入；
3) 熱氧化柵氧化層，淀積多晶硅柵和硬掩膜層，柵掩膜版光刻，刻蝕硬掩膜層和多 晶硅柵，形成柵線條；
4) 淺摻雜源/漏區(qū)注入，淀積二氧化硅，各向異性刻蝕該二氧化硅，形成柵側(cè)墻；
5) 以硬掩膜為保護(hù)，各項(xiàng)異性刻蝕硅，刻蝕深度為L型絕緣層頂部與硅表面距離dl;
6) 淀積抗氧化材料，各向異性刻蝕該抗氧化材料，形成抗氧化側(cè)墻；
7) 以硬掩膜為保護(hù)，各項(xiàng)異性刻蝕硅，源漏區(qū)形成凹陷的結(jié)構(gòu)，凹陷的深度d2;
8) 氧化暴露的硅形成氧化硅，形成L型絕緣層；
9) 去掉抗氧化側(cè)墻，淀積源漏材料，以硬掩膜層為停止層，化學(xué)機(jī)械拋光，形成源 漏區(qū)；
10) 淀積低溫氧化層，刻蝕引線孔，淀積金屬，光刻、刻蝕形成金屬線，合金，鈍化。 本發(fā)明中的一些關(guān)鍵結(jié)構(gòu)參數(shù)，如柵氧化層厚度，L型絕緣層的厚度和深度，n慘雜
層的厚度等等，都可以根據(jù)設(shè)計(jì)的需要而對(duì)工藝參數(shù)做出調(diào)整。dl決定場(chǎng)效應(yīng)晶體管的結(jié) 深，可選擇為20-80nm， d2決定源漏區(qū)的深度，可選擇為100-800nm。在工藝制備過程中 通過控制底部n摻雜層的厚度和深度、源漏區(qū)凹陷的深度d2、以及L型絕緣層氧化的厚度， 使L型絕緣層底部與硅表面的距離小于n摻雜層底部距離硅表面的距離，并且L型絕緣層 底部與硅表面的距離大于該摻雜層頂部距離硅表面的距離，從而形成電位浮置的體區(qū)。
本發(fā)明的技術(shù)效果在于1)基于體硅襯底實(shí)現(xiàn)無電容式DRAM單元，拓展了無電容 式DRAM單元的應(yīng)用領(lǐng)域，降低了襯底成本；2) L型絕緣層為電位浮置的體區(qū)與源/漏提 供良好的隔離，提高存儲(chǔ)空穴的保持能力；3)L型絕緣層包圍源漏區(qū)的結(jié)構(gòu)為相鄰單元各 自的體區(qū)提供了橫向的隔離，使相鄰單元可以采用共用源或共用漏的設(shè)計(jì)。


圖1為基于SOI襯底實(shí)現(xiàn)的無電容式DRAM單元結(jié)構(gòu)示意圖； IOI —前柵 102—漏 103—源
104—淺摻雜漏 105 —淺摻雜源 106—柵側(cè)墻
107—埋氧層 108_背柵 109—p摻雜體區(qū)
IIO—柵氧化層
圖2為本發(fā)明提供的無電容式DRAM單元結(jié)構(gòu)示意6201—柵
204 —淺摻雜漏
207—n摻雜層
210—柵氧化層
202—漏
205 —淺摻雜源 208—p摻雜襯底 211—L型絕緣層
203—源 206_柵側(cè)墻 209—p摻雜體區(qū) 212 —硬掩膜層
圖3為本發(fā)明所提供的無電容式DRAM結(jié)構(gòu)三個(gè)相鄰單元的截面示意圖 301 —單元1的柵 302 —單元2的柵 303 —單元3的柵
304—單元1的漏 305_單元1和單元2共用的源
306—單元2和單元3共用的漏 307—單元3的源 308 —單元1的p摻雜體區(qū) 309 —單元2的p摻雜體區(qū)
310_單元3的p摻雜體區(qū) 311 —柵側(cè)墻
312—柵氧化層 313—L型絕緣層
314—n摻雜層 315—p摻雜襯底 316—硬掩膜層
圖4(a) — (g)是本發(fā)明一實(shí)施例的一種無電容式DRAM單元制備方法的工藝流程及其 各步驟所對(duì)應(yīng)結(jié)構(gòu)的示意圖。
圖4(a)—(g)中，相同的標(biāo)號(hào)表示相同的部件
401—n摻雜層 404—柵氧化層 407—柵側(cè)墻 410—抗氧化側(cè)墻 413—源
402—p摻雜襯底 405 —多晶硅柵 408—淺摻雜漏 411—體區(qū) 414一漏
403—頂部p摻雜層 406—硬掩模層 409—淺摻雜源 412—L型絕緣層
具體實(shí)施例方式
以下結(jié)合附圖詳細(xì)描述本發(fā)明所提供的無電容式DRAM單元的結(jié)構(gòu)和制備方法，但 不構(gòu)成對(duì)本發(fā)明的限制。
如圖2所示，為本實(shí)施例的無電容式DRAM單元結(jié)構(gòu)。該結(jié)構(gòu)基于體硅襯底實(shí)現(xiàn)。 源203和漏202外側(cè)的大部分有L型絕緣層211包圍。溝道下方有一 n摻雜層207。 L型 絕緣層211、 n摻雜層207，以及淺摻雜漏204和淺摻雜源205包圍出p摻雜體區(qū)209，該 體區(qū)無引出，電位浮置，可用于存儲(chǔ)空穴。當(dāng)單元工作時(shí)，n摻雜層接0.4V電壓，源接零 電壓；當(dāng)柵接1V、漏接2V時(shí)，熱電子在溝道的漏端附近發(fā)生碰撞離化，產(chǎn)生的空穴在電位浮置的p摻雜體區(qū)積累，存儲(chǔ)信息"l";當(dāng)柵1V，漏加負(fù)偏壓，體區(qū)存儲(chǔ)的空穴被掃 入漏，存儲(chǔ)"0";讀取時(shí)，柵接1V，漏接0.2V，體區(qū)是否存儲(chǔ)空穴將獲得不同的讀取電
流，從而區(qū)分存儲(chǔ)信息。
本發(fā)明所提供的無電容式DRAM單元，基于體硅襯底實(shí)現(xiàn)，消除了對(duì)SOI襯底的需 求，降低了襯底成本，并拓展了應(yīng)用范圍；L型絕緣層包圍了大部分的源和漏區(qū)，使體區(qū) 與源、漏形成的PN結(jié)結(jié)面積減小，可減小體區(qū)存儲(chǔ)空穴從源、漏的泄漏，延長信息保持 時(shí)間；L型絕緣層還起到相鄰單元橫向隔離的作用，可以在不增加單元面積的基礎(chǔ)上，提 供橫向隔離，另外，還可以保證相鄰單元可以采用共用源和共用漏的設(shè)計(jì)，即L型絕緣層 還為相鄰單元各自的體區(qū)提供了橫向的隔離，從而無需額外的橫向隔離結(jié)構(gòu)設(shè)計(jì)，使相鄰 單元可以采用共用源或者共用漏的結(jié)構(gòu)，如圖3所示。
如圖4所示。圖4(a)—(g)所示的各剖面結(jié)構(gòu)與該制備方法中的各步驟對(duì)應(yīng)。
以下結(jié)合各附圖對(duì)該制備方法進(jìn)行詳細(xì)說明
1) 在p型體硅襯底上，采用淺槽隔離(STI)定義有源區(qū)，STI深度為350nm;
2) 底部n摻雜層注入，n摻雜層厚度為100nm， n摻雜層頂部與硅表面距離為300nm, 如圖4(a)所示；
3) 熱氧化柵氧化層4nm，淀積多晶硅柵材料，對(duì)多晶硅材料進(jìn)行n型摻雜注入，快 速退火激活雜質(zhì)；
4) 淀積氧化硅層作為硬掩膜層，柵掩膜版光刻，依次刻蝕硬掩膜層和多晶硅柵，形 成柵線條，如圖4(b)所示；
5) 淺摻雜源/漏區(qū)進(jìn)行n型摻雜注入，淀積二氧化硅，各向異性刻蝕該二氧化硅，形 成柵側(cè)墻，如圖4(c)所示；
6) 以柵側(cè)墻為保護(hù)層，各項(xiàng)異性刻蝕源漏區(qū)的硅，刻蝕深度dl為80nm，如圖4(d) 所示；
7) 淀積氮化硅Si3N4，各向異性刻蝕Si3N4，形成Si3N4側(cè)墻作為抗氧化側(cè)墻；
8) 以Si3N4側(cè)墻為保護(hù)層，各項(xiàng)異性刻蝕硅，源漏區(qū)形成凹陷的結(jié)構(gòu)，凹陷的深度d2 為320nm,如圖4(e)所示；
9) 熱氧化暴露的硅形成氧化硅，氧化厚度為30nm，形成L型絕緣層；
10) 濕法腐蝕Si3N4側(cè)墻，露出淺摻雜源/漏區(qū)；
11) 淀積多晶硅材料作為源漏，以硬掩膜層為停止層，化學(xué)機(jī)械拋光，如圖4(f)所示；
12) 刻蝕多晶硅材料，降低源漏抬升的高度，對(duì)源漏區(qū)進(jìn)行n型摻雜注入，并退火激
8活雜質(zhì)，如圖4(g)所示；
13)淀積低溫氧化層，刻蝕引線孔，淀積金屬，光刻、刻蝕形成金屬線，合金，鈍化。
在工藝制備過程中通過控制底部n摻雜層的厚度和深度、源漏區(qū)凹陷的深度d2、以及 L型絕緣層氧化的厚度，使L型絕緣層底部與硅表面的距離小于n摻雜層底部距離硅表面 的距離，并且L型絕緣層底部與硅表面的距離大于該摻雜層頂部距離硅表面的距離，從而 形成電位浮置的體區(qū)。
以上通過詳細(xì)實(shí)施例描述了本發(fā)明所提供的無電容式DRAM單元結(jié)構(gòu)及其制備方法， 本領(lǐng)域的技術(shù)人員應(yīng)當(dāng)理解，在不脫離本發(fā)明實(shí)質(zhì)的范圍內(nèi)，可以對(duì)本發(fā)明的單元結(jié)構(gòu)做 一定的變形或修改；其制備方法也不限于實(shí)施例中所公開的內(nèi)容。
權(quán)利要求
1、一種無電容式DRAM單元，其特征在于，包含一在p型摻雜體硅襯底上形成的N型場(chǎng)效應(yīng)晶體管，該晶體管的溝道上面為柵氧化層和多晶硅柵，該晶體管的溝道兩端分別連接n+源和n+漏，n+源和n+漏外側(cè)的大部分有L型絕緣層包圍，在溝道下方有一個(gè)n摻雜層，該層的頂部距離硅表面的距離小于L型絕緣層的底部距離硅表面的距離，該層底部距離硅表面的距離大于L型絕緣層的底部距離硅表面的距離，從而將該n摻雜層上方p型摻雜區(qū)域和n摻雜層下方的p型摻雜襯底隔開。
2、 如權(quán)利要求1所述的無電容式DRAM單元，其特征在于，所述柵氧化層的厚度范 圍為1 6nrn。
3、 如權(quán)利要求1或2所述的無電容式DRAM單元，其特征在于，所述L型絕緣層的 厚度范圍為5-50nm。
4、 如權(quán)利要求1所述的無電容式DRAM單元，其特征在于，所述n摻雜層厚度范圍 為50-200nm。
5、 一種制備無電容式DRAM單元的方法，包括以下步驟1) 在p型體硅襯底上，采用淺槽隔離定義有源區(qū)；2) 底部n摻雜層注入；3) 熱氧化柵氧化層，淀積多晶硅柵和硬掩膜層，柵掩膜版光刻，刻蝕硬掩膜層和多 晶硅柵，形成柵線條；4) 淺摻雜源/漏區(qū)注入，淀積二氧化硅，各向異性刻蝕該二氧化硅，形成柵側(cè)墻；5) 以硬掩膜為保護(hù)，各項(xiàng)異性刻蝕硅，刻蝕深度為L型絕緣層頂部與硅表面距離dl;6) 淀積抗氧化材料，各向異性刻蝕該抗氧化材料，形成抗氧化側(cè)墻；7) 以硬掩膜為保護(hù)，各項(xiàng)異性刻蝕硅，源漏區(qū)形成凹陷的結(jié)構(gòu)，凹陷的深度為d2;8) 氧化暴露的硅形成氧化硅，形成L型絕緣層；9) 去掉抗氧化側(cè)墻，淀積源漏材料，以硬掩膜層為停止層，化學(xué)機(jī)械拋光，形成源 漏區(qū)；10) 淀積低溫氧化層，刻蝕引線孔，淀積金屬，光刻、刻蝕形成金屬線，合金，鈍化。
6、 如權(quán)利要求5所述的方法，其特征在于，L型絕緣層頂部與硅表面距離dl的取值 范圍為20-80nm。
7、 如權(quán)利要求5或6所述的方法，其特征在于，所述凹陷深度d2的取值范圍為 跡800腦。
8、 如權(quán)利要求5所述的方法，其特征在于，所述n摻雜層厚度范圍為50-200nm。
9、如權(quán)利要求5或8所述的方法，其特征在于，所述L型絕緣層的厚度范圍為5-50nm。
全文摘要
本發(fā)明公開了一種無電容式DRAM單元及其制備方法，屬于揮發(fā)性存儲(chǔ)器中動(dòng)態(tài)隨機(jī)存儲(chǔ)器技術(shù)領(lǐng)域。該DRAM單元包含一在p型摻雜體硅襯底上形成的N型場(chǎng)效應(yīng)晶體管，該晶體管的溝道上面為柵氧化層和多晶硅柵，該晶體管的溝道兩端分別連接n+源和n+漏，n+源和n+漏外側(cè)的大部分有L型絕緣層包圍，在溝道下方有一n摻雜層，該層的頂部距離硅表面的距離小于L型絕緣層的底部距離硅表面的距離，該層底部距離硅表面的距離大于L型絕緣層的底部距離硅表面的距離，從而將n摻雜層上方p型摻雜區(qū)域和n摻雜層下方的p型摻雜襯底隔開。本發(fā)明基于體硅襯底制備，無需SOI襯底，通過L型絕緣層使電位浮置的體區(qū)和源/漏的接觸面積減小，提高體區(qū)存儲(chǔ)空穴的保持能力。
文檔編號(hào)H01L21/70GK101582426SQ20091008513
公開日2009年11月18日 申請(qǐng)日期2009年6月2日 優(yōu)先權(quán)日2009年6月2日
發(fā)明者吳大可, 唐粕人, 王陽元, 如 黃 申請(qǐng)人:北京大學(xué)