專利名稱：半導(dǎo)體裝置及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體裝置的制造方法，特別涉及一種關(guān)于增進裝置效能和/或 增進控制短通道效應(yīng)的半導(dǎo)體裝置的制造方法。
背景技術(shù)：
半導(dǎo)體集成電路(IC)產(chǎn)業(yè)已經(jīng)歷過快速的成長。IC材料和設(shè)計的技術(shù)進步使得 IC的生產(chǎn)世代不停地推新，每個世代都較前個世代有更小及更復(fù)雜的電路。然而，這些進步 也增加了制造IC工藝的復(fù)雜性，因此IC工藝也需要有同樣的進展才能實現(xiàn)更先進的集成 電路IC工藝。在IC革新的過程中，功能密度(亦即每個晶片區(qū)域上互連裝置的數(shù)量)已普遍地 增加，然而幾何尺寸(亦即在工藝中所能創(chuàng)造的最小元件(或線(line)))也越來越小。這 些縮小尺寸的工藝通常能增加產(chǎn)品效能和提供較低的相關(guān)成本。晶體管(例如金屬氧化物 半導(dǎo)體場效晶體管(MOSFET))即為IC裝置經(jīng)歷這樣微縮化過程的一個例子。為了增加晶 體管的效能，常將應(yīng)力引至晶體管通道中以增進遷移率強化(improving mobility)。引進 應(yīng)力的方法可為使IC裝置含有硅基底及硅鍺(SiGe)源極/漏極區(qū)域。SiGe源極/漏極區(qū) 域引進應(yīng)力至硅通道中。一般而言，會于硅基底中形成SiGe源極/漏極區(qū)域，然后對裝置 進行一或多個注入工藝。已發(fā)現(xiàn)接著進行的注入工藝會松弛SiGe所誘導(dǎo)的應(yīng)力。再者，于 基底/SiGe源極/漏極區(qū)域界面產(chǎn)生的缺陷(defect)會通過增強擴散而提高短通道效應(yīng)。因此，急需一種解決上述問題的半導(dǎo)體裝置及其制造方法。

發(fā)明內(nèi)容
本發(fā)明提供一種制造半導(dǎo)體裝置的方法，包括提供一基底，該基底包括一第一材 料；于該基底上形成至少一個柵極堆疊；于該基底中形成一或多個凹槽，其中該一或多個 凹槽定義至少一個源極區(qū)域及至少一個漏極區(qū)域；以及于該一或多個凹槽中形成一袋區(qū)、 包括一第二材料的一第一層膜及包括一第三材料個一第二層膜，該袋區(qū)設(shè)置于該第一層膜 及該基底之間。本發(fā)明也提供一種制造半導(dǎo)體裝置的方法，包括提供一基底，該基底包括至少一 個柵極堆疊設(shè)置于其上；于該基底上進行一或多個注入工藝；形成一組間隙壁鄰接該至少 一個柵極堆疊；于該基底中形成一或多個凹槽，其中該一或多個凹槽定義至少一個源極區(qū) 域及至少一個漏極區(qū)域；于該一或多個凹槽中形成一袋區(qū)，其中該袋區(qū)實質(zhì)上對準(zhǔn)該間隙 壁；形成一第一層膜以部分填充該一或多個凹槽，其中該第一層膜鄰接于該一或多個凹槽 中的該袋區(qū)；以及形成一第二層膜于該第一層膜及于該一或多個凹槽中的該袋區(qū)上。本發(fā)明還提供一種半導(dǎo)體裝置，包括一基底，具有至少一個應(yīng)變通道區(qū)域設(shè)置于 一源極區(qū)域及一漏極區(qū)域之間；至少一個柵極結(jié)構(gòu)，設(shè)置于該至少一個應(yīng)變通道區(qū)域上，該 至少一個柵極結(jié)構(gòu)包括一柵極堆疊及一組柵極間隙壁鄰接該柵極堆疊；其中該源極區(qū)域及 該漏極區(qū)域包括一介電袋區(qū)、第一層膜及第二層膜，該介電袋區(qū)設(shè)置于該第一層膜及該基底的該至少一個應(yīng)變通道區(qū)域之間，該介電袋區(qū)的一頂表面實質(zhì)上共平面于該第一層膜的
一頂表面。本發(fā)明在源極/漏極區(qū)域與基底界面之間提供陡接面的袋區(qū)234，其可明顯的改 善短通道效應(yīng)和/或降低漏電流。提升控制短通道效應(yīng)能使半導(dǎo)體裝置的微縮化持續(xù)進 行。再者，本發(fā)明可減少于源極/漏極區(qū)域的SiGe部分中的應(yīng)力松弛，以增進半導(dǎo)體裝置 的效能。本發(fā)明還降低通道摻雜度。


圖1為一實施例的制造半導(dǎo)體裝置的方法的流程圖。圖2A至圖2G為根據(jù)一實施例的方法中的半導(dǎo)體裝置的工藝剖面圖。圖3A至圖3G為根據(jù)一實施例的方法中的半導(dǎo)體裝置的工藝剖面圖。圖4為一實施例的制造半導(dǎo)體裝置的方法的流程圖。圖5A至圖5G為根據(jù)一實施例的方法中的半導(dǎo)體裝置的工藝剖面圖。圖6A至圖6G為根據(jù)一實施例的方法中的半導(dǎo)體裝置的工藝剖面圖。并且，上述附圖中的附圖標(biāo)記說明如下200 半導(dǎo)體裝置；210 基底；212 隔離區(qū)域；220 柵極結(jié)構(gòu)；222 柵極介電 層；224 柵極層；226 虛置柵極間隙壁；228 凹槽；230 袋層；232 第一層膜；233 應(yīng)變通道；234 袋區(qū)；236 第二層膜；237 柵極間隙壁襯墊；238 柵極間隙壁；300 半導(dǎo)體裝置；310 基底；312 隔離區(qū)域；320 柵極結(jié)構(gòu)；322 柵極介電層；324 柵 極層；326 虛置柵極間隙壁；328 凹槽；330 袋層；332 第一層膜；333 應(yīng)變通道； 334 袋區(qū)；336 第二層膜；337 柵極間隙壁襯墊；338 柵極間隙壁；500 半導(dǎo)體裝 置；510 基底；512 隔離區(qū)域；520 柵極結(jié)構(gòu)；522 柵極介電層；524 柵極層；526 LDD區(qū)域；527 柵極間隙壁襯墊；528 柵極間隙壁；530 凹槽；532 袋層；534 第一 層膜；536 袋區(qū)；538 第二層膜；600 半導(dǎo)體裝置；610 基底；612 隔離區(qū)域；620 柵極結(jié)構(gòu)；622 柵極介電層；624 柵極層；626 LDD區(qū)域；627 柵極間隙壁襯墊； 628 柵極間隙壁；630 凹槽；632 袋層；634 第一層膜；635 應(yīng)變通道；636 袋區(qū)； 638 第二層膜
具體實施例方式本發(fā)明是有關(guān)于半導(dǎo)體裝置的制造方法，特別是有關(guān)于增進裝置效能和/或增進 控制短通道效應(yīng)的半導(dǎo)體裝置的制造方法。有關(guān)各實施例的制造和使用方式是如以下所詳 述。然而，值得注意的是，本發(fā)明所提供的各種可應(yīng)用的發(fā)明概念是依具體內(nèi)文的各種變化 據(jù)以實施，且在此所討論的具體實施例僅是用來顯示具體使用和制造本發(fā)明的方法，而不 用以限制本發(fā)明的范圍。以下是通過各種附圖及例式說明本發(fā)明較佳實施例的制造過程。 在本發(fā)明各種不同的各種實施例和附圖中，相同的附圖標(biāo)記代表相同或類似的元件。此外， 當(dāng)一層材料層是位于另一材料層或基底之上時，其可以是直接位于其表面上或另外插入有 其他中介層。本說明利用圖1至圖6G說明本發(fā)明實施例的方法100、400、以及半導(dǎo)體裝置200、 300、500、600。圖1為一實施例的制造半導(dǎo)體裝置200、300的方法100的流程圖。圖2A至圖2G、圖3A至圖3G為根據(jù)一實施例的方法100中的半導(dǎo)體裝置200、300的工藝剖面圖。 圖4為一實施例的制造半導(dǎo)體裝置500、600的方法400的流程圖。圖5A至圖5G、圖6A至 圖6G為根據(jù)一實施例的方法400中的半導(dǎo)體裝置500、600的工藝剖面圖。要了解可于方 法100、400之前、之中、及之后進行額外的步驟，且可置換或移除下述步驟中的其中一些以 成為方法的其他實施例。還要了解可于半導(dǎo)體裝置200、300、500、600中加入額外的元件， 且可置換或移除下述元件中的其中一些以成為半導(dǎo)體裝置200、300、500、600的其他實施 例。本發(fā)明的方法100、400及半導(dǎo)體裝置200、300、500、600提供具有增進裝置效能的半導(dǎo) 體裝置。半導(dǎo)體裝置200、300、500、600可在先柵極工藝(gate first process)、后柵極工 藝(gate late process)、或包括先柵極工藝及后柵極工藝的混合工藝中形成。在先柵極 工藝中，可先形成金屬柵極結(jié)構(gòu)，然后可進行CMOS工藝以制造最終裝置。在后柵極工藝中， 首先可形成虛置(dummy)多晶柵極結(jié)構(gòu)，接著可繼續(xù)正規(guī)的CMOS工藝直到沉積層間介電層 (interlayer dielectric ；ILD)，接著可移除虛置多晶柵極結(jié)構(gòu)并以金屬柵極結(jié)構(gòu)取代。在 混合(hybrid)柵極工藝中，可先形成一類型裝置的金屬柵極結(jié)構(gòu)，然后再形成另一類型裝 置的金屬柵極結(jié)構(gòu)。請參考圖1及圖2A，方法100起始于步驟102，提供包括一或多個隔離區(qū)域212及 至少一個柵極結(jié)構(gòu)220的基底210。于一實施例中，基底210為包括硅的半導(dǎo)體基底?；?底210可包括元素半導(dǎo)體，包括結(jié)晶、多晶和/或非結(jié)晶結(jié)構(gòu)的硅或鍺；化合物半導(dǎo)體，包 括碳化硅、砷化鎵、磷化鎵、磷化銦、砷化銦和/或銻化銦；合金半導(dǎo)體，包括SiGe、GaAsP, AlInAs, AlGaAs, GaInAs, GaInP和/或GaInAsP ；其他合適的材料；和/或上述的組合。于 一實施例中，合金半導(dǎo)體基底可具有梯度濃度的SiGe元件，其中Si與Ge的組成由在一位 置的比例轉(zhuǎn)變成在另一位置的另一比例。于其他實施例中，合金SiGe是形成于硅基底上。 于其他實施例中，SiGe基底具有應(yīng)力。再者，基底可為絕緣層上覆半導(dǎo)體，例如絕緣層上覆 硅(SOI)或薄膜晶體管(TFT)。于一些例子中，基底可包括摻雜的外延層或埋層。于其他例 子中，化合物半導(dǎo)體基底可具有多層結(jié)構(gòu)，或硅基底可包括多層化合物半導(dǎo)體結(jié)構(gòu)。于一些 例子中，基底可包括非半導(dǎo)體材料，例如玻璃。半導(dǎo)體裝置200包括形成于半導(dǎo)體基底210上的至少一個隔離區(qū)域212。隔離區(qū) 域212可利用隔離技術(shù)，例如局部硅氧化(LOCOS)或淺溝槽隔離(STI)，以定義與電性分隔 基底210中不同的區(qū)域，如主動與被動區(qū)域。于一實施例中，可由適當(dāng)工藝形成隔離區(qū)域 212，如STI。舉例而言，形成STI的方法可包括以一般光刻工藝圖案化半導(dǎo)體基底；于基底 中(舉例而言，通過干蝕刻、濕蝕刻和/或等離子體蝕刻工藝)蝕刻溝槽；以及(舉例而言， 通過以化學(xué)氣相沉積(CVD)工藝)將如氧化硅、氮化硅、氮氧化硅、氟摻雜硅玻璃(FSG)JS 介電材料、其他類似物和/或上述的組合的介電材料填入溝槽。于一些實施例中，填滿的溝 槽可具有多層結(jié)構(gòu)，例如以氮化硅或氧化硅填充的熱氧化襯墊層。于其他實施例中，STI可 利用如下的制造順序形成成長氧化墊層；以低壓化學(xué)氣相沉積法形成氮化層；利用光致 抗蝕劑及掩模圖案化STI開口 ；于基底中蝕刻溝槽；任選的成長熱氧化溝槽襯墊以改善溝 槽界面；以CVD氧化物填充溝槽；以化學(xué)機械研磨(CMP)工藝回蝕刻及平坦化；以及利用氮 化物剝除工藝移除氮化硅。至少一個柵極結(jié)構(gòu)220設(shè)置于半導(dǎo)體基底210上。要了解的是，也可形成多個柵極結(jié)構(gòu)220。柵極結(jié)構(gòu)220可利用任何合適的工藝形成。舉例而言，柵極結(jié)構(gòu)220可利用一般的 沉積、光刻圖案化、及蝕刻工藝、和/或上述的組合的方法形成。沉積工藝可包括化學(xué)氣相 沉積法(CVD)、物理氣相沉積法(PVD)、原子層沉積法(ALD)、高密度等離子體CVD (HPCVD)、 金屬有機CVD(MOCVD)、等離子體增強CVD(PECVD)、濺鍍法、電鍍法、旋轉(zhuǎn)涂布法、其他合 適的方法、和/或上述的組合。光刻圖案化工藝可包括光致抗蝕劑層涂布(例如旋轉(zhuǎn)涂 布)、軟烤(soft baking)、掩模對準(zhǔn)、曝光、曝光后烘烤(post-exposure baking)、顯影 (developing the photoresist)、浸潤、烘干(例如硬烤)、其他合適的工藝、和/或上述的 組合。也可以例如無光罩光刻(masklessphotolithography)、電子束刻寫(electron-beam writing)、離子束刻寫(ion-beamwriting)及分子轉(zhuǎn)印(molecular imprint)的其他合適 的方法進行或取代光刻曝光工藝。蝕刻工藝可包括干蝕刻、濕蝕刻、和/或其他蝕刻方法 (例如反應(yīng)性離子蝕刻法(reactive ion etching))。蝕刻工藝也可為純化學(xué)(等離子體 蝕刻)、純物理(離子束研磨(ion milling))、和/或上述的組合的方法。要了解柵極結(jié)構(gòu) 220可以于此所述的工藝組合形成。于一實施例中，柵極結(jié)構(gòu)220包括柵極介電層222、柵極層224、及虛置柵極間隙壁 226。要了解的是柵極結(jié)構(gòu)220可包括額外的層膜于柵極介電層222和/或柵極層224的 上方和/或下方。舉例而言，柵極結(jié)構(gòu)220可包括界面層、蓋層、擴散/阻障層、介電層、導(dǎo) 電層、其他合適的層膜、和/或上述的組合?；蛘?，半導(dǎo)體裝置200可包括界面層、蓋層、擴 散/阻障層、介電層、導(dǎo)電層、其他合適的層膜、和/或上述的組合。于一些實施例中，半導(dǎo) 體裝置200可包括一或多個抗反射涂布層，例如頂抗反射涂布層和/或底抗反射涂布層。柵極介電層222設(shè)置于半導(dǎo)體基底210上。柵極介電層222可包括任何合適的厚 度及合適的材料，例如氧化硅、氮化硅、氮氧化硅、氧化鉿、氧化鋯、氧化鈦、氧化鋁、二氧化 鉿-氧化鋁(HfO2-Al2O3)合金、金屬氧化物、金屬氮化物、金屬硅化物、過渡金屬氧化物、過 渡金屬氮化物、過渡金屬硅化物、金屬的氮氧化物、金屬鋁酸鹽、鋯硅酸鹽、鋯鋁酸鹽、HfO2, HfSiO,HfSiON,HfTaO、HfTaTiO、HfTiO、HfZrO、HfA10N、其他合適的介電材料、和 / 或上述的 組合。柵極介電層222可還包括多層結(jié)構(gòu)，其包括多個介電材料。于一些實施例中，柵極介 電層222可包括二氧化硅層及高介電常數(shù)介電材料層。柵極介電層222可以包括于此所述 的工藝的任何合適的工藝形成。柵極層224設(shè)置于柵極介電層222上。柵極層224包括任何合適的厚度及合適的 材料。舉例而言，柵極層224可包括多晶硅；含硅材料；含鍺材料；金屬，例如鋁、銅、鎢、鈦、 鉭、氮化鈦、氮化鉭、硅化鎳、硅化鈷；其他適當(dāng)?shù)膶?dǎo)電材料；其他合適的材料；和/或上述的 組合。于一些實施例中，柵極層224可包括多層結(jié)構(gòu)。柵極層224可以包括于此所述的工 藝的任何合適的工藝形成。柵極結(jié)構(gòu)220還包括虛置柵極間隙壁226。虛置柵極間隙壁226可包括任何合適 的厚度。于一實施例中，虛置柵極間隙壁226包括介于約100 A至約300 A的厚度。設(shè)置 于柵極結(jié)構(gòu)220的各個側(cè)邊上的虛置柵極間隙壁226可包括介電材料，例如氮化硅、氧化 硅、碳化硅、氮氧化硅、其他合適的材料、和/或上述的組合。于一實施例中，虛置柵極間隙 壁226包括氮化材料(例如氮化硅)。于一些實施例中，虛置柵極間隙壁226可包括多層結(jié) 構(gòu)。虛置柵極間隙壁226可以包括于此所述的工藝的任何合適的工藝形成。于一些實施例 中，柵極結(jié)構(gòu)220還包括虛置間隙壁襯墊(dummy spacer liner)。
請參考圖1及圖2B至圖2G，形成一或多個源極/漏極區(qū)域，其中源極/漏極區(qū)域 包括袋區(qū)。在步驟104，一或多個溝槽(trench)(或凹槽(recess))形成于基底中。一或 多個凹槽定義半導(dǎo)體裝置200的源極區(qū)域及漏極區(qū)域(統(tǒng)稱為源極/漏極區(qū)域)。于一實 施例中，如圖2B中所示，一或多個凹槽228形成于至少一個柵極結(jié)構(gòu)220的各個側(cè)邊。凹 槽228可以任何合適的工藝形成。舉例而言，凹槽228可以選擇性蝕刻工藝形成。選擇性 蝕刻工藝可使用濕蝕刻工藝、干蝕刻工藝、或上述的組合。舉例而言，濕蝕刻工藝可包括暴 露于含氫氧離子的溶液(例如氫氧化銨)、去離子水、和/或其他合適的蝕刻劑溶液中。于 其他例子中，形成凹槽214的步驟可包括通過一般工藝圖案化半導(dǎo)體裝置200，例如于半導(dǎo) 體裝置200上形成光致抗蝕劑層；以一般光刻工藝圖案化光致抗蝕劑層；于基底210中蝕 刻凹槽228。蝕刻工藝可使用一或多的蝕刻步驟，且可為干蝕刻、濕蝕刻、和/或其他蝕刻方 法(例如反應(yīng)性離子蝕刻法)。蝕刻工藝也可為純化學(xué)(等離子體蝕刻)、純物理(離子束 研磨)、和/或上述的組合的方法。要了解可調(diào)變蝕刻工藝以造成不同的輪廓。在步驟106，沿著至少一個柵極結(jié)構(gòu)的側(cè)邊及一或多個凹槽的側(cè)邊形成袋層。請參 考圖2C，袋層230形成于鄰接虛置柵極間隙壁226及凹槽228的垂直側(cè)壁。袋層230實質(zhì) 上自至少一個柵極結(jié)構(gòu)220的頂表面延伸至凹槽228的底表面。袋層230可以包括于此所 述的工藝的任何合適的工藝形成。袋層230包括任何合適的材料。于一實施例中，袋層230 包括介電材料，具體的說，包括氧化硅、氮化硅、和/或氮氧化硅。介電材料可包括氧化鉿、 氧化鋯、氧化鈦、氧化鋁、二氧化鉿-氧化鋁(HfO2-Al2O3)合金、金屬氧化物、金屬氮化物、金 屬硅化物、過渡金屬氧化物、過渡金屬氮化物、過渡金屬硅化物、金屬的氮氧化物、金屬鋁酸 鹽、鋯硅酸鹽、鋯鋁酸鹽、HfO2, HfSiO, HfSiON, HfTaO, HfTaTiO, HfTiO, HfZrO, HfAlON、其他 合適的介電材料、和/或上述的組合。要了解袋層230可包括多層結(jié)構(gòu)。袋層230還包括 任何合適的厚度。于一實施例中，袋層230包括介于約50 A至約200 A的厚度。然后，在步驟108，于一或多個凹槽上形成第一層膜，其中第一層膜至少部分填充 一或多個凹槽。請參考圖2C，形成第一層膜232以部分填充凹槽228。第一層膜232可以 任何合適的工藝形成。于一實施例中，第一層膜232是以一或多個外延成長工藝形成。外 延工藝可包括CVD沉積技術(shù)(例如氣相外延(VPE)和/或超高真空CVD (UHV-CVD))、分子束 外延、和/或其他合適的工藝。外延工藝可使用氣體和/或液體前驅(qū)物，其與基底210的組 成(例如硅)反應(yīng)。第一層膜232包括任何合適的材料，例如外延成長的硅、SiGe、SiC、和/ 或上述的組合。于一實施例中，第一層膜232包括外延成長的SiGe。包括第一層膜232(亦 即外延成長的SiGe)的凹槽228 (其定義源極/漏極區(qū)域)到達于基底210中的應(yīng)變通道 (strained channel) 233.應(yīng)變通道可提升載子遷移率并增進半導(dǎo)體裝置200的效能。要 了解的是，于一些實施例中，可形成第一層膜232以整個填充凹槽228。于一些實施例中，第 一層膜232可形成延伸至凹槽228的頂表面上，以形成提升(raised)源極/漏極結(jié)構(gòu)。請參考圖1及圖2D，在步驟110，自至少一個柵極結(jié)構(gòu)的側(cè)邊移除袋層。更具體的 說，自柵極結(jié)構(gòu)220的各個側(cè)邊移除袋層230。袋層可以任何合適的工藝移除，包括于此所 述的工藝。舉例而言，袋層230可以選擇性蝕刻工藝形成。選擇性蝕刻工藝可使用一或多 個濕蝕刻工藝、干蝕刻工藝、或上述的組合。于一實施例中，袋層230是以濕蝕刻工藝移除。 濕蝕刻工藝可包括暴露于含氫氧離子的溶液(例如氫氧化銨)、去離子水、和/或其他合適 的蝕刻劑溶液中。于一實施例中，也移除于凹槽228中的部分袋層230。移除于凹槽228中的袋層230，其中袋層230的頂表面實質(zhì)上共平面于第一層膜232的頂表面。要了解的是本 發(fā)明實施例并未限定袋層230移除的部分。具有應(yīng)變通道的半導(dǎo)體裝置常包括硅基底及源極/漏極區(qū)域。源極/漏極區(qū)域包 括外延成長的SiGe和/或SiC。SiGe源極/漏極區(qū)域能提升電子電洞遷移率強化。然而， 在制造過程中，這些裝置常暴露于一或多個注入工藝(例如形成包括輕摻雜漏極(LDD)區(qū) 域和/或袋區(qū)域的各種區(qū)域的離子注入工藝)。已發(fā)現(xiàn)一或多個注入工藝會減緩由SiGe源 極/漏極區(qū)域所誘導(dǎo)的應(yīng)力。實質(zhì)上，注入工藝可于SiGe源極/漏極區(qū)域中造成松弛，其 會降低應(yīng)變效果。再者，于SiGe源極/漏極區(qū)域及基底的界面的缺陷會通過增強擴散而提 高短通道效應(yīng)。由于這樣的擴散可被熱引發(fā)，因此難以控制短通道效應(yīng)。因此，于一實施例中，留下的袋層230于凹槽228 (其定義源極/漏極區(qū)域)中形 成袋區(qū)234。袋區(qū)234設(shè)置于第一層膜232的界面(即源極/漏極區(qū)域的外延成長的SiGe 部分)及基底210(亦即硅基底)之間。因此，源極/漏極區(qū)域包括袋區(qū)234(于一實施例 中，介電袋區(qū))。如上所注意的，第一層膜232的頂表面實質(zhì)上共平面于袋區(qū)234的頂表面。 也應(yīng)要注意，袋區(qū)234的頂表面與柵極結(jié)構(gòu)220 (例如柵極結(jié)構(gòu)的柵極堆疊)的底表面之間 的距離是控制(或維持)在目標(biāo)范圍內(nèi)。目標(biāo)范圍提供袋區(qū)234的頂表面及柵極結(jié)構(gòu)220 的底表面之間的距離范圍，其將避免漏電流并增強應(yīng)變區(qū)的作用。于一實施例中，是控制袋 區(qū)234的頂表面及柵極介電層222 (亦即柵極結(jié)構(gòu)220的柵極堆疊)的底表面之間的距離， 以避免漏電流并增強應(yīng)變區(qū)的作用。實質(zhì)上于源極/漏極區(qū)域與基底界面之間提供陡接面(abrupt junction)的袋區(qū) 234，其可明顯的改善短通道效應(yīng)和/或降低漏電流。提升控制短通道效應(yīng)能使半導(dǎo)體裝置 的微縮化持續(xù)進行。再者，于一實施例中，方法100可減少于源極/漏極區(qū)域的SiGe部分中 的應(yīng)力松弛，以增進半導(dǎo)體裝置200的效能。本發(fā)明實施例可更降低通道摻雜度(channel doping level)。要了解的是，本發(fā)明實施例可提供一些、全部、毫無于此所述的好處。還要 了解的是，于此所述的不同實施例提供不同的好處，所有的實施例并不一定需要特別的好 處。在步驟112，延伸一或多個凹槽。凹槽228是以移除柵極間隙壁226，包括位于虛置 柵極間隙壁226下方的基底的一部分的方式延伸。虛置柵極間隙壁226可以任何合適的工 藝移除，包括于此所述的工藝。舉例而言，可利用選擇性蝕刻工藝移除虛置柵極間隙壁226。 上述選擇性蝕刻工藝可使用一或多個濕蝕刻工藝、干蝕刻工藝或上述的組合。于一實施例 中，虛置柵極間隙壁226是以濕蝕刻工藝移除。濕蝕刻工藝可包括暴露于含氫氧離子的溶 液(例如氫氧化銨)、去離子水、和/或其他合適的蝕刻劑溶液中。也移除基底210其位于 虛置柵極間隙壁226下方的部分以延伸凹槽228，如圖2E中所示?？衫靡瞥撝脰艠O間 隙壁226的工藝移除部分基底210。要了解的是，可利用同步或獨立的工藝移除袋層230、 虛置柵極間隙壁226、和/或位于虛置柵極間隙壁226下方的部分基底210。在步驟114，然后于一或多個凹槽上形成第二層膜。請參考圖2F，形成第二層膜 236以部分填充凹槽228，其中第二層膜236填充凹槽延伸部(recessextension)。于一些 實施例中，可形成第二層膜236以整個填充凹槽228。于一些實施例中，第二層膜236可形 成延伸至凹槽228的頂表面上，以形成提升源極/漏極結(jié)構(gòu)。第二層膜236可以任何合適 的工藝形成。于一實施例中，第二層膜236是以外延成長法形成。外延工藝可包括CVD沉積技術(shù)(例如氣相外延(VPE)和/或超高真空CVD(UHV-CVD))、分子束外延、和/或其他合 適的工藝。外延工藝可使用氣體和/或液體前驅(qū)物，其與基底210的組成(例如硅)反應(yīng)。 第二層膜236包括任何合適的材料，例如外延成長的硅、SiGe, SiCjP /或上述的組合。于 一實施例中，第二層膜236包括外延成長的SiGe。第二層膜236包括任何合適的厚度。舉 例而言，第二層膜236可包括介于約50 A及約200 A的厚度。于一實施例中，外延成長的第一層膜232及第二層膜236可在外延成長中同步摻 雜(in-situ doped)或不摻雜。舉例而言，于一實施例中，第一層膜232包括未摻雜的外延 成長的SiGe，且第二層膜236包括同步摻雜的外延成長的SiGe0當(dāng)?shù)谝粚幽?32和/或第 二層膜236未摻雜時，要了解的是未摻雜的層膜可于后來的工藝摻雜。未摻雜的層膜可以 一或多個各種注入工藝摻雜。各種注入工藝可包括一般的離子注入工藝、等離子體浸置離 子注入(plasmaimmersion ion implantation, PIII)工藝、氣態(tài)禾口 /或固態(tài)源擴散工藝、其 他合適的工藝、和/或上述的組合。第一層膜232和/或第二層膜236可還暴露于退火工 藝中，例如快熱退火工藝。各種注入和/或退火工藝可在制造半導(dǎo)體裝置200的過程中的 任何適當(dāng)時候進行。請參考圖1及圖2G，在步驟116，于基底210上形成一或多個柵極間隙壁。也可形 成一或多個柵極間隙壁襯墊。于一實施例中，柵極間隙壁襯墊237及柵極間隙壁238是設(shè) 置于柵極結(jié)構(gòu)220的柵極介電層222/柵極層224的各個側(cè)邊上(例如，沿著柵極結(jié)構(gòu)220 的柵極介電層222/柵極層224的側(cè)壁)。柵極間隙壁襯墊237可包括任何合適的材料，并 可以任何合適的工藝形成。舉例而言，柵極間隙壁襯墊237可包括間隙壁氧化物。柵極間 隙壁238可包括介電材料，例如氮化硅、氧化硅、碳化硅、氮氧化硅、其他合適的材料、和/或 上述的組合。于一實施例中，柵極間隙壁238包括氮化硅。柵極間隙壁238可以任何合適 的工藝形成。于一實施例中，柵極間隙壁238的形成方式可為毯覆性的沉積介電層于半導(dǎo) 體裝置200上，然后進行非等向性蝕刻以移除介電層，以形成如圖2G中所示的柵極間隙壁 238。于一些實施例中，柵極間隙壁襯墊237和/或柵極間隙壁238可包括多層結(jié)構(gòu)。于一 些實施例中，可部分或整個省略柵極間隙壁襯墊237和/或柵極間隙壁238。圖3A至圖3G為根據(jù)圖1的方法的另一實施例的半導(dǎo)體裝置300的工藝剖面圖。 半導(dǎo)體裝置300相似于半導(dǎo)體裝置200。請參考圖3A，在步驟102，提供包括一或多個隔離 區(qū)域312及至少一個柵極結(jié)構(gòu)320的基底310。至少一個柵極結(jié)構(gòu)320包括柵極堆疊(亦 即柵極介電層322及柵極層324)及虛置柵極間隙壁326?；?10 ；隔離區(qū)域312 ；包括柵 極介電層322、柵極層324、及虛置柵極間隙壁326的柵極結(jié)構(gòu)320可相似于圖2A中所述的 基底210 ；隔離區(qū)域212 ；包括柵極介電層222、柵極層224、及虛置柵極間隙壁226的柵極結(jié) 構(gòu) 220。請參考圖1及圖3B至圖3G，形成一或多個源極/漏極區(qū)域，其中源極/漏極區(qū)域 包括袋區(qū)。在步驟104，一或多個溝槽(或凹槽)形成于基底中。一或多個凹槽定義半導(dǎo)體 裝置300的源極區(qū)域及漏極區(qū)域(統(tǒng)稱為源極/漏極區(qū)域)。于一實施例中，如圖3B中所 示，一或多個凹槽328形成于至少一個柵極結(jié)構(gòu)320的各個側(cè)邊。凹槽328可以任何合適的 工藝形成，且可相似于圖2B中所述的凹槽228。于一實施例中，凹槽328為等向凹槽，其是 以一或多個等向蝕刻工藝形成。等向蝕刻工藝形成凹槽328，其延伸至柵極結(jié)構(gòu)320下方， 更具體的說，于一實施例中，延伸至虛置柵極間隙壁326下方。要了解的是，等向凹槽328可延伸至柵極結(jié)構(gòu)320下方的任何距離。再者，凹槽328包括任何合適的輪廓。如圖3B中 所示，凹槽228的至少一個垂直側(cè)壁包括彎曲輪廓。在步驟106，沿著至少一個柵極結(jié)構(gòu)的側(cè)邊及一或多個凹槽的側(cè)邊形成袋層。請參 考圖3C，袋層330形成于鄰接虛置柵極間隙壁326及凹槽328的垂直、彎曲側(cè)壁。然后，在 步驟108，于一或多個凹槽上形成第一層膜，其中第一層膜至少部分填充一或多個凹槽。更 具體的說，形成第一層膜332以部分填充凹槽328。袋層330及第一層膜332相似于圖2C 中所示的袋層230及第一層膜232。于一實施例中，第一層膜332包括外延成長的SiGe。包 括第一層膜332 (亦即外延成長的SiGe)的凹槽328 (其定義源極/漏極區(qū)域)到達于基底 310中的應(yīng)變通道333。應(yīng)變通道可提升載子遷移率并增進半導(dǎo)體裝置300的效能。應(yīng)要 注意的是，于一實施例中，等向凹槽328增加于凹槽328中的外延成長的SiGe其體積，具體 的說，于凹槽328中的第一層膜332的體積。具有第一層膜332的等向凹槽328可提升基 底310中的應(yīng)變通道效應(yīng)，進而增進半導(dǎo)體裝置300的效能。請參考圖1及圖3D，在步驟110，自至少一個柵極結(jié)構(gòu)的側(cè)邊移除袋層。更具體的 說，自柵極結(jié)構(gòu)320的各個側(cè)邊移除袋層330。袋層330可以任何合適的工藝移除，包括于 此所述的工藝。于一實施例中，也移除于凹槽328中的部分袋層330。移除于凹槽328中的 袋層330，其中袋層330的頂表面實質(zhì)上共平面于第一層膜332的頂表面。留下的袋層330 于凹槽328 (其定義源極/漏極區(qū)域)中形成袋區(qū)334。袋區(qū)334設(shè)置于第一層膜332 (亦 即源極/漏極區(qū)域的外延成長的SiGe部分)的界面及基底310 (亦即硅基底)之間。因此， 源極/漏極區(qū)域包括袋區(qū)334 (于一實施例中，介電袋區(qū))。如上所注意的，第一層膜332的頂表面實質(zhì)上共平面于袋區(qū)334的頂表面。也應(yīng) 要注意，袋區(qū)334的頂表面與柵極結(jié)構(gòu)320 (例如柵極結(jié)構(gòu)的柵極堆疊)的底表面之間的距 離是控制(或維持)在目標(biāo)范圍內(nèi)。目標(biāo)范圍提供袋區(qū)334的頂表面及柵極結(jié)構(gòu)320的底 表面之間的距離范圍，其將避免漏電流并增強應(yīng)變區(qū)域的作用。于一實施例中，是控制袋區(qū) 334的頂表面及柵極介電層322 (亦即柵極結(jié)構(gòu)320的柵極堆疊層)的底表面之間的距離， 以避免漏電流并增強應(yīng)變區(qū)域的作用。實質(zhì)上于源極/漏極區(qū)域與基底界面之間提供陡接面的袋區(qū)334，其可明顯的改 善短通道效應(yīng)和/或降低漏電流。提升控制短通道效應(yīng)的能使半導(dǎo)體裝置的微縮化持續(xù)進 行。再者，于一實施例中，方法100可減少于源極/漏極區(qū)域的SiGe部分中的應(yīng)力松弛，和 /或降低通道摻雜度，以增進半導(dǎo)體裝置300的效能。要了解的是，本發(fā)明實施例可提供一 些、全部、毫無于此所述的好處。還要了解的是，于此所述的不同實施例提供不同的好處，所 有的實施例并不一定需要特別的好處。在步驟112，延伸一或多個凹槽。凹槽328是以移除虛置柵極間隙壁326，包括位 于虛置柵極間隙壁326下方的基底310的一部分的方式延伸?？梢匀魏魏线m的工藝移除虛 置柵極間隙壁326，包括于此所述的工藝。也移除基底310其位于虛置柵極間隙壁326下方 的部分以延伸凹槽328，如圖3E中所示。可利用移除虛置柵極間隙壁326的工藝移除部分 基底310。要了解的是，可利用同步或獨立的工藝移除袋層330、虛置柵極間隙壁326、和/ 或位于虛置柵極間隙壁326下方的部分基底310。在步驟114，然后于一或多個凹槽上形成第二層膜。請參考圖3F，形成第二層膜 336以部分填充凹槽328，其中第二層膜336填充凹槽延伸部。于一些實施例中，可形成第二層膜336以整個填充凹槽328。于一些實施例中，第二層膜336可形成延伸至凹槽328 的頂表面上，以形成提升源極/漏極結(jié)構(gòu)。第二層膜336相似于參照圖2F所描述的第二層 膜236，且于一實施例中，第二層膜336包括外延成長的SiGe。請參考圖1及圖3G，在步驟 116，于基底310上形成一或多個柵極間隙壁。也可形成一或多個柵極間隙壁襯墊。于一實 施例中，柵極間隙壁襯墊337及柵極間隙壁338是設(shè)置于柵極結(jié)構(gòu)320的柵極堆疊(亦即 柵極介電層322/柵極層324)的各個側(cè)邊上。柵極間隙壁襯墊337及柵極間隙壁338相似 于圖2G中所述的柵極間隙壁襯墊237及柵極間隙壁238。半導(dǎo)體裝置200、300包括于源極/漏極區(qū)域及基底界面之間提供陡接面的袋區(qū) 234,334,其能夠更好的控制短通道效應(yīng)。再者，方法100可避免半導(dǎo)體裝置200、300暴露 于一或多個注入工藝中，例如LDD注入及袋區(qū)注入工藝，其常會造成源極/漏極區(qū)域松弛。 要了解半導(dǎo)體裝置200、300可進行另外的CMOS或MOS技術(shù)工藝以形成各種公知元件。舉 例而言，于一些實施例中，源極/漏極區(qū)域可暴露于注入工藝以形成深源極/漏極區(qū)域。于 一些實施例中，源極/漏極區(qū)域包括第一層膜232、332、袋區(qū)234、334、及第二層膜236、336， 且/或柵極結(jié)構(gòu)220、320可包括具有任何合適的組成的硅化區(qū)域。又于另一例子中，各種 接觸窗/介層窗及多層內(nèi)連元件(例如金屬層及層間介電層)可形成于基底210、310上， 且配置連接于半導(dǎo)體裝置200、300的各種元件或結(jié)構(gòu)。請參考圖4及圖5A，方法400起始于步驟402，提供包括一或多個隔離區(qū)域512及 至少一個柵極結(jié)構(gòu)520的基底510。于一實施例中，基底510為包括硅的半導(dǎo)體基底?；?底510可包括元素半導(dǎo)體，包括結(jié)晶、多晶和/或非結(jié)晶結(jié)構(gòu)的硅或鍺；化合物半導(dǎo)體，包 括碳化硅、砷化鎵、磷化鎵、磷化銦、砷化銦和/或銻化銦；合金半導(dǎo)體，包括SiGe、GaAsP, AlInAs, AlGaAs, GaInAs, GaInP和/或GaInAsP ；其他合適的材料；和/或上述的組合。于 一實施例中，合金半導(dǎo)體基底可具有梯度濃度的SiGe元件，其中Si與Ge的組成由在一位 置的比例轉(zhuǎn)變成在另一位置的另一比例。于其他實施例中，合金SiGe是形成于硅基底上。 于其他實施例中，SiGe基底具有應(yīng)力。再者，基底可為絕緣層上覆半導(dǎo)體，例如絕緣層上覆 硅(SOI)或薄膜晶體管(TFT)。于一些例子中，基底可包括摻雜的外延層或埋層。于其他例 子中，化合物半導(dǎo)體基底可具有多層結(jié)構(gòu)，或硅基底可包括多層化合物半導(dǎo)體結(jié)構(gòu)。于一些 例子中，基底可包括非半導(dǎo)體材料，例如玻璃。半導(dǎo)體裝置500包括形成于半導(dǎo)體基底510上的至少一個隔離區(qū)域512。隔離區(qū) 域512可利用隔離技術(shù)，例如局部硅氧化(LOCOS)或淺溝槽隔離(STI)以定義與電性分隔 基底中不同的區(qū)域，例如主動與被動區(qū)域。在一實施例中，隔離區(qū)域512包括STI。隔離區(qū) 域512，且于一實施例中，STI，可以任何合適的工藝形成。舉例而言，形成STI的方法可包括 以一般光刻工藝圖案化半導(dǎo)體基板；于基底中(舉例而言，通過干蝕刻、濕蝕刻和/或等離 子體蝕刻工藝)蝕刻溝槽；以及(舉例而言，通過以化學(xué)氣相沉積工藝)將如氧化硅、氮化 硅、氮氧化硅、氟摻雜硅玻璃(FSG)、低介電材料、其他類似物和/或上述的組合的介電材料 填入溝槽。于一些實施例中，填滿的溝槽可具有多層結(jié)構(gòu)，例如以氮化硅或氧化硅填充的熱 氧化襯墊層。于其他實施例中，STI可利用如下的制造順序形成成長氧化墊層；以低壓化 學(xué)氣相沉積法形成氮化層；利用光致抗蝕劑及掩模圖案化STI開口 ；于基底中蝕刻溝槽；任 選的成長熱氧化溝槽襯墊以改善溝槽界面；以CVD氧化物填充溝槽；以化學(xué)機械研磨(CMP) 工藝回蝕刻及平坦化；以及利用氮化物剝除工藝移除氮化硅。
至少一個柵極結(jié)構(gòu)520設(shè)置于半導(dǎo)體基底510上。要了解的是也可形成多個柵極 結(jié)構(gòu)520。柵極結(jié)構(gòu)520可利用任何合適的工藝形成。舉例而言，柵極結(jié)構(gòu)可利用一般的 沉積、光刻圖案化、蝕刻工藝、和/或上述的組合的方法形成。沉積工藝可包括化學(xué)氣相沉 積法、物理氣相沉積法、原子層沉積法、高密度等離子體、金屬有機CVD、等離子體增強CVD、 濺鍍法、電鍍法、旋轉(zhuǎn)涂布法、其他合適的方法、和/或上述的組合。光刻工藝的例子可包括 光致抗蝕劑層涂布(例如旋轉(zhuǎn)涂布)、軟烤、掩模對準(zhǔn)、曝光、曝光后烘烤、顯影、浸潤、烘干 (例如硬烤)、其他合適的工藝、和/或上述的組合。也可以例如無光罩光刻、電子束刻寫、 離子束刻寫及分子轉(zhuǎn)印的其他合適的方法進行或取代光刻曝光工藝。蝕刻工藝可包括干蝕 亥IJ、濕蝕亥IJ、和/或其他蝕刻方法(例如反應(yīng)性離子蝕刻法)。蝕刻工藝也可為純化學(xué)(等 離子體蝕刻)、純物理(離子束研磨)、和/或上述的組合的方法。要了解柵極結(jié)構(gòu)520可 以于此所述的工藝組合形成。于一實施例中，柵極結(jié)構(gòu)520包括含有柵極介電層522及柵極層524的柵極堆疊。 要了解的是柵極堆疊可包括額外層于柵極介電層522和/或柵極層524的上方和/或下方。 舉例而言，柵極堆疊可包括界面層、蓋層、擴散/阻障層、介電層、導(dǎo)電層、其他合適的層膜、 和/或上述的組合。或者，半導(dǎo)體裝置500可包括界面層、蓋層、擴散/阻障層、介電層、導(dǎo) 電層、其他合適的層膜、和/或上述的組合。于一些實施例中，半導(dǎo)體裝置500可包括一或 多個抗反射涂布層，例如頂抗反射涂布層和/或底抗反射涂布層。柵極介電層522設(shè)置于半導(dǎo)體基底510上。柵極介電層522可包括任何合適的厚 度及合適的材料，例如氧化硅、氮化硅、氮氧化硅、氧化鉿、氧化鋯、氧化鈦、氧化鋁、二氧化 鉿-氧化鋁(HfO2-Al2O3)合金、金屬氧化物、金屬氮化物、金屬硅化物、過渡金屬氧化物、過 渡金屬氮化物、過渡金屬硅化物、金屬的氮氧化物、金屬鋁酸鹽、鋯硅酸鹽、鋯鋁酸鹽、HfO2, HfSiO,HfSiON,HfTaO、HfTaTiO、HfTiO、HfZrO、HfA10N、其他合適的介電材料、和 / 或上述的 組合。柵極介電層522可還包括多層結(jié)構(gòu)，其包括多個介電材料。于一些實施例中，柵極介 電層522可包括二氧化硅層及高介電常數(shù)介電材料層。柵極介電層522可以包括于此所述 的工藝的任何合適的工藝形成。柵極層524設(shè)置于柵極介電層522上。柵極層524包括任何合適的厚度及合適的 材料。舉例而言，柵極層524可包括多晶硅；含硅材料；含鍺材料；金屬，例如鋁、銅、鎢、鈦、 鉭、氮化鈦、氮化鉭、硅化鎳、硅化鈷；其他適當(dāng)?shù)膶?dǎo)電材料；其他合適的材料；和/或上述的 組合。于一些實施例中，柵極層524可包括多層結(jié)構(gòu)。柵極層524可以包括于此所述的工 藝的任何合適的工藝形成。在步驟404，對基底510進行各種注入工藝。各種注入工藝可形成各種摻雜區(qū)域。 摻雜區(qū)域可為摻雜的η型和/或ρ型。摻雜區(qū)域可包括各種摻雜輪廓，且可以多個離子注入 工藝形成，例如LDD注入工藝及源極/漏極注入工藝。于一實施例中，請參考圖5Β，LDD區(qū) 域526是利用一個或多個離子注入工藝形成。至少一個柵極結(jié)構(gòu)520可用作注入掩模。LDD 區(qū)域526實質(zhì)上對準(zhǔn)于柵極堆疊的邊緣。此外，各種注入工藝可包括一或多個環(huán)(halo)/ 袋注入工藝?？墒褂铆h(huán)/袋注入工藝消除短通道效應(yīng)。請參考圖4及圖5C，在步驟406，于基底510上形成一或多個柵極間隙壁。于一些 實施例中，也可于基底510上形成一或多個柵極間隙壁襯墊。于一實施例中，柵極間隙壁襯 墊437及柵極間隙壁528是設(shè)置于柵極結(jié)構(gòu)520的柵極堆疊(亦即柵極介電層522/柵極層524)的各個側(cè)邊上(例如，沿著柵極結(jié)構(gòu)520的柵極介電層522及柵極層524的側(cè)壁)。 柵極間隙壁襯墊427可包括任何合適的材料，并可以任何合適的工藝形成。舉例而言，柵極 間隙壁襯墊427可包括間隙壁氧化物。柵極間隙壁528可包括介電材料，例如氮化硅、氧化 硅、碳化硅、氮氧化硅、其他合適的材料、和/或上述的組合。柵極間隙壁528可以任何合適 的工藝形成。于一實施例中，柵極間隙壁528的形成方式可為毯覆性的沉積介電層于半導(dǎo) 體裝置500上，然后進行非等向性蝕刻以移除介電層，以形成如圖5C中所示的柵極間隙壁 528。于一些實施例中，柵極間隙壁襯墊427和/或柵極間隙壁528可包括多層結(jié)構(gòu)。于其 他實施例中，可部分或整個省略柵極間隙壁襯墊427和/或柵極間隙壁528。請參考圖5D至圖5G，形成一或多個源極/漏極區(qū)域，其中源極/漏極區(qū)域包括袋 區(qū)。在步驟408，一或多個溝槽和/或凹槽形成于基底中。于一實施例中，如圖5D中所示， 一或多個凹槽530形成于至少一個柵極結(jié)構(gòu)520的各個側(cè)邊。凹槽530實質(zhì)上對準(zhǔn)于柵極 結(jié)構(gòu)520的柵極間隙壁528。凹槽530可以任何合適的工藝形成。舉例而言，凹槽530可以 選擇性蝕刻工藝移除。選擇性蝕刻工藝可使用一或多個濕蝕刻工藝、干蝕刻工藝、和/或上 述的組合。濕蝕刻工藝可包括暴露于含氫氧離子的溶液(例如氫氧化銨)、去離子水、和/ 或其他合適的蝕刻劑溶液中。于其他例子中，形成凹槽530的步驟可包括通過一般工藝圖 案化半導(dǎo)體裝置500，例如于半導(dǎo)體裝置500上形成光致抗蝕劑層；以一般光刻工藝圖案化 光致抗蝕劑層；以及于基底510中蝕刻凹槽530。蝕刻工藝可使用一或多的蝕刻步驟，且可 為干蝕刻、濕蝕刻、和/或其他蝕刻方法(例如反應(yīng)性離子蝕刻法)。蝕刻工藝也可為純化 學(xué)(等離子體蝕刻)、純物理(離子束研磨)、和/或上述的組合的方法。要了解可調(diào)變蝕 刻工藝以造成不同的輪廓。在步驟410，沿著至少一個柵極結(jié)構(gòu)的側(cè)邊及一或多個凹槽的側(cè)邊形成袋層。請參 考圖5E，袋層532形成于鄰接虛置柵極間隙壁528及凹槽530的垂直側(cè)壁。袋層532實質(zhì) 上自至少一個柵極結(jié)構(gòu)520的頂表面延伸至凹槽530的底表面。袋層532可以包括于此所 述的工藝的任何合適的工藝形成。袋層532包括任何合適的材料。于一實施例中，袋層532 包括介電材料，具體而言，包括氧化硅、氮化硅、和/或氮氧化硅。介電材料可包括氧化鉿、 氧化鋯、氧化鈦、氧化鋁、二氧化鉿-氧化鋁(HfO2-Al2O3)合金、金屬氧化物、金屬氮化物、金 屬硅化物、過渡金屬氧化物、過渡金屬氮化物、過渡金屬硅化物、金屬的氮氧化物、金屬鋁酸 鹽、鋯硅酸鹽、鋯鋁酸鹽、HfO2, HfSiO, HfSiON, HfTaO, HfTaTiO, HfTiO, HfZrO, HfAlON、其他 合適的介電材料、和/或上述的組合。要了解袋層532可包括多層結(jié)構(gòu)。袋層532還包括 任何合適的厚度。于一實施例中，袋層532包括介于約50 A至約200 A的厚度。然后，在步驟412，于一或多個凹槽上形成第一層膜，其中第一層膜至少部分填充 一或多個凹槽。請參考圖5F，第一層膜534部分填充凹槽530。第一層膜534是以任何合 適的工藝形成。于一實施例中，第一層膜534是以一或多個外延成長工藝形成。外延工藝 可包括CVD沉積技術(shù)(例如氣相外延和/或超高真空CVD)、分子束外延、和/或其他合適的 工藝)。外延工藝可使用氣體和/或液體前驅(qū)物，其與基底510的組成(例如硅)反應(yīng)。第 一層膜534包括任何合適的材料，例如外延成長的硅、SiGe, SiCjP /或上述的組合。于一 實施例中，第一層膜534包括外延成長的SiGe0包括第一層膜534 (亦即外延成長的SiGe) 的凹槽530 (其定義源極/漏極區(qū)域)到達于基底510中的應(yīng)變通道435。應(yīng)變通道可提升 載子遷移率并增進半導(dǎo)體裝置500的效能。要了解的是，于一些實施例中，可形成第一層膜534以整個填充凹槽530。于一些實施例中，第一層膜534可形成延伸至凹槽530的頂表面 上，以形成提升源極/漏極結(jié)構(gòu)。請參考圖5F，在步驟414，自至少一個柵極結(jié)構(gòu)的側(cè)邊移除袋層。更具體的說，自 柵極結(jié)構(gòu)520的各個側(cè)邊移除袋層532。袋層532可以任何合適的工藝移除，包括于此所 述的工藝。舉例而言，袋層532可以選擇性蝕刻工藝移除。選擇性蝕刻工藝可使用一或多 個濕蝕刻工藝、干蝕刻工藝、或上述的組合。于一實施例中，袋層532是以濕蝕刻工藝移除。 濕蝕刻工藝可包括暴露于含氫氧離子的溶液(例如氫氧化銨)、去離子水、和/或其他合適 的蝕刻劑溶液。于一實施例中，也移除于凹槽530中的部分袋層532。移除于凹槽530中的 袋層532，其中袋層532的頂表面實質(zhì)上共平面于第一層膜534的頂表面。要了解的是本發(fā) 明實施例并未限定袋層532移除的部分。如上所述，具有應(yīng)變通道的半導(dǎo)體裝置常包括硅基底以及包括外延成長的SiGe 和/或SiC的源極/漏極區(qū)域。這些一般的裝置常表現(xiàn)出較差的裝置效能，其是由于一或 多的注入工藝降低由源極/漏極區(qū)域所誘導(dǎo)的應(yīng)力，和/或提高短通道效應(yīng)所造成。因此， 于一實施例中，留下的袋層532于凹槽530 (其定義源極/漏極區(qū)域)中形成袋區(qū)536。袋 區(qū)536設(shè)置于第一層膜534 (亦即源極/漏極區(qū)域的外延成長的SiGe部分)的界面及基底 510(亦即硅基底)之間。因此，源極/漏極區(qū)域包括袋區(qū)536(于一實施例中，介電袋區(qū))。 如上所注意的，第一層膜534的頂表面實質(zhì)上共平面于袋區(qū)536的頂表面。也應(yīng)要注意，袋 區(qū)536的頂表面與柵極結(jié)構(gòu)520 (例如柵極結(jié)構(gòu)的柵極堆疊)的底表面之間的距離是控制 (或維持)在目標(biāo)范圍內(nèi)。目標(biāo)范圍提供袋區(qū)536的頂表面及柵極結(jié)構(gòu)520的底表面之間 的距離范圍，其將避免漏電流并增強應(yīng)變區(qū)的作用。于一實施例中，是控制袋區(qū)536的頂表 面及柵極介電層522 (亦即柵極結(jié)構(gòu)520的柵極堆疊層)的底表面之間的距離，以避免漏電 流并增強應(yīng)變區(qū)的作用。實質(zhì)上于源極/漏極區(qū)域與基底界面之間提供陡接面的袋區(qū)536，其可明顯的改 善短通道效應(yīng)和/或降低漏電流。提升控制短通道效應(yīng)能使半導(dǎo)體裝置的微縮化持續(xù)進 行。再者，于一實施例中，方法400可減少于源極/漏極區(qū)域的SiGe部分中的應(yīng)力松弛，以 增進半導(dǎo)體裝置500的效能。要了解的是，本發(fā)明實施例可提供一些、全部、毫無于此所述 的好處。還要了解的是，于此所述的不同實施例提供不同的好處，所有的實施例并不一定需 要特別的好處。在步驟416，于一或多個凹槽上形成第二層膜。請參考圖5G，形成第二層膜538以 部分填充凹槽530，具體的說，第二層膜538形成于在凹槽530中的第一層膜534及袋區(qū)536 上。于一實施例中，可形成第二層膜538以整個填充凹槽530。于一些實施例中，第二層膜 538可形成延伸至凹槽530的頂表面上，以形成提升源極/漏極結(jié)構(gòu)。第二層膜538是以任 何合適的工藝形成。于一實施例中，第二層膜538是以外延成長法形成。外延工藝可包括 CVD沉積技術(shù)(例如氣相外延和/或超高真空CVD)、分子束外延、和/或其他合適的工藝)。 外延工藝可使用氣體和/或液體前驅(qū)物，其與基底510的組成(例如硅)反應(yīng)。第二層膜 538包括任何合適的材料，例如外延成長的硅、SiGe, SiC和/或上述的組合。于一實施例 中，第二層膜536包括外延成長的SiGe0于一實施例中，外延成長的第一層膜534及第二層膜538可在外延成長中同步摻 雜(in-situ doped)或不摻雜。舉例而言，于一實施例中，第一層膜534包括未摻雜的外延
15成長的SiGe，且第二層膜538包括同步摻雜的外延成長的SiGe。當(dāng)?shù)谝粚幽?34和/或第 二層膜538未摻雜時，要了解的是未摻雜的層膜可于后來的工藝摻雜。未摻雜的層膜可以 一或多個各種注入工藝摻雜。各種注入工藝可包括一般的離子注入工藝、等離子體浸置離 子注入工藝、氣態(tài)和/或固態(tài)源擴散工藝、其他合適的工藝、和/或上述的組合。第一層膜 534和/或第二層膜538可還暴露于退火工藝中，例如快熱退火工藝。各種注入和/或退火 工藝可在制造半導(dǎo)體裝置500過程中的任何適當(dāng)時候進行。圖6A至圖6G為根據(jù)圖4的方法的另一實施例的半導(dǎo)體裝置600的工藝剖面圖。 半導(dǎo)體裝置600相似于半導(dǎo)體裝置500。請參考圖6A，在步驟402，提供包括一或多個隔離 區(qū)域612及至少一個柵極結(jié)構(gòu)620的基底610。至少一個柵極結(jié)構(gòu)620包括柵極堆疊(亦 即柵極介電層622及柵極層624)?；?10 ；隔離區(qū)域612 ；包括柵極介電層622及柵極層 624的柵極結(jié)構(gòu)620可相似于圖5A中所述的基底510 ；隔離區(qū)域512 ；包括柵極介電層522 及柵極層524的柵極結(jié)構(gòu)520。請參考圖5A至圖5G及圖6B至圖6C，在步驟404于基底610上進行各種注入工 藝，并在步驟406于基底610上形成一或多個柵極間隙壁。于一實施例中，請參考圖6B，利 用一或多個注入工藝形成輕摻雜漏極(LDD)區(qū)域626，且柵極間隙壁襯墊627及柵極間隙 壁628設(shè)置于柵極結(jié)構(gòu)620的柵極堆疊(亦即柵極介電層622/柵極層624)的各個側(cè)邊上 (例如，沿著柵極結(jié)構(gòu)620的柵極介電層622及柵極層624的側(cè)壁)。LDD區(qū)域626、柵極間 隙壁襯墊627及柵極間隙壁628相似于在圖5B至圖5C中所述的LDD區(qū)域526、柵極間隙壁 襯墊527及柵極間隙壁528。請參考圖6D至圖6G，形成一或多個源極/漏極區(qū)域，其中源極/漏極區(qū)域包括袋 區(qū)。在步驟408，一或多個溝槽和/或凹槽形成于基底中。一或多個凹槽定義半導(dǎo)體裝置 600的源極區(qū)域及漏極區(qū)域(統(tǒng)稱為源極/漏極區(qū)域)。舉例而言，如圖6D中所示，一或多 個凹槽630形成于至少一個柵極結(jié)構(gòu)620的各個側(cè)邊。凹槽630可以任何合適的工藝形成， 且可相似于圖5D中所述的凹槽530。于一實施例中，凹槽630是利用一或多個等向蝕刻工 藝所形成的等向凹槽。等向蝕刻工藝形成凹槽630，其延伸至柵極結(jié)構(gòu)620下方，更具體的 說，于一實施例中，延伸至柵極間隙壁628及LDD區(qū)域626下方。要了解的是，等向凹槽630 可延伸至柵極結(jié)構(gòu)620下方的任何距離。再者，凹槽630包括任何合適的輪廓。如圖6D中 所示，凹槽630的至少一個垂直側(cè)壁包括彎曲輪廓。在步驟410，沿著至少一個柵極結(jié)構(gòu)的側(cè)邊及一或多個凹槽的側(cè)邊形成袋層。請參 考圖6E，袋層632形成于鄰接?xùn)艠O間隙壁628及凹槽630的垂直、彎曲側(cè)壁。然后，在步驟 412，于一或多個凹槽上形成第一層膜，其中第一層膜至少部分填充一或多個凹槽。請參考 圖6F，形成第一層膜634以部分填充凹槽630。袋層632及第一層膜634相似于圖5E至圖 5F中所示的袋層532及第一層膜534。舉例而言，袋層632包括介電材料，第一層膜634包 括外延成長的SiGe。包括第一層膜634 (亦即外延成長的SiGe)的凹槽630 (其定義源極/ 漏極區(qū)域)到達于基底610中的應(yīng)變通道635。應(yīng)變通道可提升載子遷移率并增進半導(dǎo)體 裝置600的效能。應(yīng)要注意的是，于一實施例中，等向凹槽630增加于凹槽630中的外延成 長的SiGe其體積，具體的說，于凹槽630中的第一層膜634的體積。具有第一層膜634的 等向凹槽630可提升基底610中的應(yīng)變通道效應(yīng)，進而增進半導(dǎo)體裝置600的效能。請參考圖6F，在步驟414，自至少一個柵極結(jié)構(gòu)的側(cè)邊移除袋層。更具體的說，自柵極結(jié)構(gòu)620的各個側(cè)邊移除袋層632。于一實施例中，也移除于凹槽630中的部分袋層 634。移除于凹槽630中的袋層632，其中袋層632的頂表面實質(zhì)上共平面于第一層膜634 的頂表面。袋層632可以任何合適的工藝移除，包括于此所述的工藝，例如于參照圖5F所 說明的工藝以及移除袋層532。留下的袋層632于凹槽630(其定義源極/漏極區(qū)域)中 形成袋區(qū)636。袋區(qū)636設(shè)置于第一層膜634 (亦即源極/漏極區(qū)域的外延成長的SiGe部 分)的界面及基底610 (亦即硅基底)之間。因此，源極/漏極區(qū)域包括袋區(qū)636 (于一實 施例中，介電袋區(qū))。如上所注意的，第一層膜634的頂表面實質(zhì)上共平面于袋區(qū)636的頂表面。也應(yīng) 要注意，袋區(qū)636的頂表面與柵極結(jié)構(gòu)620 (例如柵極結(jié)構(gòu)的柵極堆疊)的底表面之間的距 離是控制(或維持)在目標(biāo)范圍內(nèi)。目標(biāo)范圍提供袋區(qū)636的頂表面及柵極結(jié)構(gòu)620的底 表面之間的距離范圍，其將避免漏電流并增強應(yīng)變區(qū)域的作用。于一實施例中，是控制袋區(qū) 636的頂表面及柵極介電層622 (亦即柵極結(jié)構(gòu)620的柵極堆疊層)的底表面之間的距離， 以避免漏電流并增強應(yīng)變區(qū)域的作用。實質(zhì)上于源極/漏極區(qū)域與基底界面之間提供陡接面的袋區(qū)636，其可明顯的改 善短通道效應(yīng)和/或降低漏電流。提升控制短通道效應(yīng)能使半導(dǎo)體裝置的微縮化持續(xù)進 行。再者，于一實施例中，方法400可減少于源極/漏極區(qū)域的SiGe部分中的應(yīng)力松弛，和 /或降低通道摻雜度，以增進半導(dǎo)體裝置600的效能。要了解的是，本發(fā)明實施例可提供一 些、全部、毫無于此所述的好處。還要了解的是，于此所述的不同實施例提供不同的好處，所 有的實施例并不一定需要特別的好處。在步驟416，于一或多個凹槽上形成第二層膜。請參考圖6G，形成第二層膜638以 部分填充凹槽630，具體的說，形成第二層膜638于在凹槽630中的第一層膜634及袋區(qū)636 上。于一些實施例中，可形成第二層膜538以整個填充凹槽530。于一些實施例中，第二層 膜538可形成延伸至凹槽530的頂表面上，以形成提升源極/漏極結(jié)構(gòu)。第二層膜638相似 于參照圖5G所說明的第二層膜538，且于一實施例中，第二層膜638包括外延成長的SiGe。半導(dǎo)體裝置500、600包括于源極/漏極區(qū)域及基底界面之間提供陡接面的袋區(qū) 536,636,能夠更好的控制短通道效應(yīng)。再者，方法400可避免半導(dǎo)體裝置500、600的深源 極/漏極區(qū)域暴露于一或多個離子注入工藝中，例如形成LDD區(qū)域和/或袋區(qū)注入?yún)^(qū)域的 離子注入工藝。要了解半導(dǎo)體裝置500、600可進行另外的CMOS或MOS技術(shù)工藝以形成各 種公知元件。舉例而言，于一些實施例中，源極/漏極區(qū)域可暴露于注入工藝以形成深源極 /漏極區(qū)域。于一些實施例中，源極/漏極區(qū)域包括第一層膜534、634、袋區(qū)536、636及第 二層膜538、538，且/或柵極結(jié)構(gòu)520、620可包括具有任何合適的組成的硅化區(qū)域。又于另 一例子中，各種接觸窗/介層窗及多層內(nèi)連元件(例如金屬層及層間介電層)可形成于基 底510、610上，且配置連接于半導(dǎo)體裝置500、600的各種元件或結(jié)構(gòu)。雖然本發(fā)明已以較佳實施例公開如上，然而其并非用以限定本發(fā)明，任何本領(lǐng)域 普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可做些許更動與潤飾，因此本發(fā)明的保 護范圍當(dāng)視隨附的權(quán)利要求所界定的范圍為準(zhǔn)。
權(quán)利要求
一種制造半導(dǎo)體裝置的方法，包括提供一基底，該基底包括一第一材料；于該基底上形成至少一個柵極堆疊；于該基底中形成一或多個凹槽，其中該一或多個凹槽定義至少一個源極區(qū)域及至少一個漏極區(qū)域；以及于該一或多個凹槽中形成一袋區(qū)、包括一第二材料的一第一層膜及包括一第三材料的一第二層膜，該袋區(qū)設(shè)置于該第一層膜及該基底之間。
2.如權(quán)利要求1所述的制造半導(dǎo)體裝置的方法，其中形成該袋區(qū)及該第一層膜包括形 成該袋區(qū)的一頂表面實質(zhì)上共平面于該第一層膜的一頂表面。
3.如權(quán)利要求1所述的制造半導(dǎo)體裝置的方法，其中形成該袋區(qū)包括控制該袋區(qū)的一 頂表面及該柵極堆疊的一底表面之間的一距離。
4.如權(quán)利要求1所述的制造半導(dǎo)體裝置的方法，其中于該一或多個凹槽中形成該袋 區(qū)、包括一第二材料的該第一層膜及包括一第三材料的該第二層膜包括形成一第一組間隙壁鄰接該至少一個柵極堆疊；形成一袋層于該第一組間隙壁及于該基底中的該一或多個凹槽的一側(cè)邊上； 形成該第一層膜于該基底上以部分填充該一或多個凹槽；自該第一組間隙壁上移除該袋層，其中該留下的袋層于該一或多個凹槽中形成該袋 區(qū)，且該袋區(qū)的一頂表面實質(zhì)上共平面于該第一層膜的一頂表面；移除包括位于該第一組間隙壁下方的該基底的一部分的該第一組間隙壁，其中該基底 的該移除部分形成該一或多個凹槽的一延伸部；于該一或多個凹槽中的該第一層膜上形成該第二層膜以填充該一或多個凹槽，包括該 一或多個凹槽的該延伸部；以及形成一第二組間隙壁鄰接該至少一個柵極堆疊。
5.如權(quán)利要求4所述的制造半導(dǎo)體裝置的方法，其中形成該第一層膜及形成該第二層 膜個別各自包括進行一選擇性外延成長工藝。
6.一種制造半導(dǎo)體裝置的方法，包括提供一基底，該基底包括至少一個柵極堆疊設(shè)置于其上； 于該基底上進行一或多個注入工藝； 形成一組間隙壁鄰接該至少一個柵極堆疊；于該基底中形成一或多個凹槽，其中該一或多個凹槽定義至少一個源極區(qū)域及至少一 個漏極區(qū)域；于該一或多個凹槽中形成一袋區(qū)，其中該袋區(qū)實質(zhì)上對準(zhǔn)該間隙壁； 形成一第一層膜以部分填充該一或多個凹槽，其中該第一層膜鄰接于該一或多個凹槽 中的該袋區(qū)；以及形成一第二層膜于該第一層膜及于該一或多個凹槽中的該袋區(qū)上。
7.如權(quán)利要求6所述的制造半導(dǎo)體裝置的方法，其中于該基底上進行該一或多個注入 工藝包括形成輕摻雜漏極區(qū)域、袋注入?yún)^(qū)域或上述的組合。
8.如權(quán)利要求6所述的制造半導(dǎo)體裝置的方法，其中形成該袋區(qū)及該第一層膜包括形 成該袋區(qū)的一頂表面實質(zhì)上共平面于該第一層膜的一頂表面。
9.如權(quán)利要求6所述的制造半導(dǎo)體裝置的方法，其中形成該袋區(qū)包括控制該袋區(qū)的一 頂表面與該柵極堆疊的一底表面之間的一距離。
10.如權(quán)利要求6所述的制造半導(dǎo)體裝置的方法，其中于該一或多個凹槽中形成該袋 區(qū)包括在形成該第一層膜以部分填充該一或多個凹槽前，沉積一介電層于鄰接該至少一個柵 極堆疊的該組間隙壁及該一或多個凹槽的一側(cè)邊上；在形成該第一層膜以部分填充該一或多個凹槽后，自鄰接該至少一個柵極堆疊的該組 間隙壁上移除該介電層；以及自該一或多個凹槽移除該介電材料的一部分，使于該一或多個凹槽中的該第一層膜的 一頂表面與該介電層實質(zhì)上為共平面。
11.如權(quán)利要求6所述的制造半導(dǎo)體裝置的方法，其中形成該第一層膜及形成該第二 層膜各自包括進行一選擇性外延成長工藝。
12.—種半導(dǎo)體裝置，包括一基底，具有至少一個應(yīng)變通道區(qū)域設(shè)置于一源極區(qū)域及一漏極區(qū)域之間；至少一個柵極結(jié)構(gòu)，設(shè)置于該至少一個應(yīng)變通道區(qū)域上，該至少一個柵極結(jié)構(gòu)包括一 柵極堆疊及一組柵極間隙壁鄰接該柵極堆疊；其中該源極區(qū)域及該漏極區(qū)域包括一介電袋區(qū)、第一層膜及第二層膜，該介電袋區(qū)設(shè) 置于該第一層膜及該基底的該至少一個應(yīng)變通道區(qū)域之間，該介電袋區(qū)的一頂表面實質(zhì)上 共平面于該第一層膜的一頂表面。
13.如權(quán)利要求12所述的半導(dǎo)體裝置，其中該源極區(qū)域及該漏極區(qū)域的該介電袋區(qū)實 質(zhì)上對準(zhǔn)于該至少一個柵極結(jié)構(gòu)的該柵極間隙壁。
14.如權(quán)利要求13所述的半導(dǎo)體裝置，其中該第二層膜實質(zhì)上對準(zhǔn)該至少一個柵極結(jié) 構(gòu)的該柵極間隙壁。
15.如權(quán)利要求12所述的半導(dǎo)體裝置，其中該第二層膜延伸于該至少一個柵極結(jié)構(gòu)的 該間隙壁下方，實質(zhì)上對準(zhǔn)于該至少一個柵極結(jié)構(gòu)的該柵極堆疊。
全文摘要
本發(fā)明提供一種半導(dǎo)體裝置及其制造方法，其中該方法包括提供一基底，該基底包括一第一材料；于該基底上形成至少一個柵極堆疊；于該基底中形成一或多個凹槽，其中該一或多個凹槽定義至少一個源極區(qū)域及至少一個漏極區(qū)域；以及于該一或多個凹槽中形成一袋區(qū)、包括一第二材料的一第一層膜及包括一第三材料個一第二層膜，該袋區(qū)設(shè)置于該第一層膜及該基底之間。本發(fā)明在源極/漏極區(qū)域與基底界面之間提供陡接面的袋區(qū)234，明顯的改善短通道效應(yīng)和/或降低漏電流。提升控制短通道效應(yīng)能使半導(dǎo)體裝置的微縮化持續(xù)進行。本發(fā)明減少于源極/漏極區(qū)域的SiGe部分中的應(yīng)力松弛，以增進半導(dǎo)體裝置的效能。本發(fā)明還降低通道摻雜度。
文檔編號H01L29/06GK101908506SQ20091016803
公開日2010年12月8日 申請日期2009年8月19日 優(yōu)先權(quán)日2009年6月3日
發(fā)明者官大明, 李文欽, 柯志欣 申請人:中臺灣積體電路制造股份有限公司