專利名稱：半導體結構及其制造或操作方法
技術領域：
本發(fā)明涉及半導體結構，更具體而言，涉及在絕緣體上半導體(SOI)襯底上的包
括射頻開關的半導體結構及其制造方法和操作方法。
背景技術：
在模擬和RF應用中采用諸如場效應晶體管的半導體器件作為射頻(RF)信號的開關器件。絕緣體上半導體(SOI)襯底典型地用于這樣的應用，這是因為掩埋絕緣體層的低介電常數(shù)減小了通過襯底在器件之間的寄生耦合。例如，在千兆赫茲范圍，構成體硅襯底的整個襯底的硅的介電常數(shù)為11.7。比較而言，使包含器件的頂部半導體層與處理襯底隔離的氧化硅的介電常數(shù)為3.9。通過提供介電常數(shù)小于體襯底中的半導體材料的介電常數(shù)的掩埋絕緣體層，SOI襯底減小了各半導體器件與襯底之間的容性耦合，因此，減小了通過襯底在半導體器件之間的次級容性耦合。 然而，即使使用了 SOI襯底，但由于在射頻應用中所采用的高頻范圍(例如，900MHz到1. 8GHz，以及甚至包括更高的頻率范圍)，在半導體器件之間的電信號的次級容性耦合也是顯著的。這是因為電部件之間的容性耦合隨頻率線性增加。
對于形成在SOI襯底上的射頻(RF)開關而言，包括位于頂部半導體層中的RF開關和信號處理單元的半導體器件通過掩埋絕緣體層而容性耦合到底部半導體層。即使頂部半導體層中的半導體器件采用3V到9V的電源電壓，在天線電路中的瞬態(tài)信號和信號反射也會將頂部半導體層中的實際電壓增加到30V。這樣的電壓條件在經(jīng)受這樣的高電壓信號的半導體器件與在底部半導體層的上部內的誘導電荷層之間誘導了顯著的容性耦合，其中該電荷層以在頂部半導體層中的半導體器件中的RF信號的頻率來改變其厚度和電荷極性。該誘導的電荷層與在頂部半導體層中的這樣的其他半導體器件容性耦合，所述其他半導體包括應該由RF開關電隔離的半導體器件。在底部半導體層中的誘導的電荷層與其他半導體器件之間的干擾性的容性耦合提供了次級容性耦合，其是使RF開關的有效性降低的寄生耦合。在該情況下，雖然RF開關已經(jīng)關閉，但RF信號仍然可以通過次級容性耦合而施加到其他半導體器件。 為了增強RF開關的性能，希望減小底部半導體層與位于頂部半導體層中的半導體器件之間的信號耦合。此外，希望減小通過信號耦合導致的諧波產生，從而增強RF開關的性能。

發(fā)明內容
本發(fā)明提供了穿過淺溝槽隔離結構和掩埋絕緣體層的電接觸組及其制造方法和操作方法，該電接觸組可以去除在底部半導體層的頂部處的誘導的電荷層中的電荷，以降低位于底部半導體層之上的半導體器件中的諧波。 直接在絕緣體上半導體(SOI)襯底的掩埋絕緣體層之下形成第一摻雜半導體區(qū)域和第二摻雜半導體區(qū)域，其中第一摻雜半導體區(qū)域具有與底部半導體層相同類型的摻雜，第二摻雜半導體區(qū)域則具有相反類型的摻雜。使第一摻雜半導體區(qū)域和第二摻雜半導體區(qū)域電接地或相對于底部半導體層以這樣的電壓正向偏置，該電壓不足以由于少數(shù)載流子向底部半導體層的正向偏置注入而導致過量的電流，即，電勢差不超過0. 6V到0. 8V。通過連接到第一和第二摻雜半導體區(qū)域的電接觸來排出(drain)由在頂部半導體層上的半導體器件中的電信號在誘導的電荷層中形成的電荷，由此降低上面的半導體器件中的諧波信號并增強作為射頻(RF)開關的半導體器件的性能。具體地，襯底幾乎總是積累或反型的，由此呈現(xiàn)出相對恒定的電容和場屏蔽，抑制了在頂硅中的元件之間的電場線。還提供了用于該半導體結構的設計結構。 根據(jù)本發(fā)明的一個方面，提供一種形成半導體結構的方法，其包括在絕緣體上半導體(SOI)襯底的頂部半導體層上形成至少一個場效應晶體管，所述絕緣體上半導體(SOI)襯底包括具有第一導電類型的摻雜的底部半導體層；在所述頂部半導體層中形成淺溝槽隔離結構，其中所述淺溝槽隔離結構橫向地鄰接并圍繞所述至少一個場效應晶體管；在所述底部半導體層中形成第一摻雜半導體區(qū)域，其中所述第一摻雜半導體區(qū)域鄰接所述掩埋絕緣體層并具有所述第一導電類型的摻雜；以及在所述底部半導體層中形成第二摻雜半導體區(qū)域，其中所述第二摻雜半導體區(qū)域鄰接所述掩埋絕緣體層并具有第二導電類型的摻雜，其中所述第二導電類型與所述第一導電類型相反，并且其中通過位于所述SOI襯底之上的至少一個金屬互連結構電連接所述第一和第二摻雜半導體區(qū)域。 根據(jù)本發(fā)明的另一方面，提供一種半導體器件的操作方法。所述操作方法包括提供半導體器件，所述半導體器件包括絕緣體上半導體(SOI)襯底，其包括頂部半導體層、掩埋絕緣體層、以及具有第一導電類型的摻雜的底部半導體層；至少一個場效應晶體管，其位于所述頂部半導體層上；淺溝槽隔離結構，其橫向地鄰接所述至少一個場效應晶體管；第一摻雜半導體區(qū)域，其嵌入在所述底部半導體層中并鄰接所述掩埋絕緣體層，且具有所述第一導電類型的摻雜；以及第二摻雜半導體區(qū)域，其嵌入在所述底部半導體層中并鄰接所述掩埋絕緣體層，且具有第二導電類型的摻雜，其中所述第二導電類型與所述第一導電類型相反；對所述至少一個場效應晶體管施加射頻(RF)信號，其中直接在所述掩埋絕緣體層之下形成誘導的電荷層；以及以相同的電壓電偏置所述第一和第二摻雜半導體區(qū)域。
根據(jù)本發(fā)明的又一方面，提供一種半導體結構。所述半導體結構包括絕緣體上半導體(SOI)襯底，其包括頂部半導體層、掩埋絕緣體層、以及具有第一導電類型的摻雜的底部半導體層；至少一個場效應晶體管，其位于所述頂部半導體層上；淺溝槽隔離結構，其橫向地鄰接所述至少一個場效應晶體管；第一摻雜半導體區(qū)域，其嵌入在所述底部半導體層中并鄰接所述掩埋絕緣體層，且具有所述第一導電類型的摻雜；以及第二摻雜半導體區(qū)域，其嵌入在所述底部半導體層中并鄰接所述掩埋絕緣體層，且具有第二導電類型的摻雜，其中所述第二導電類型與所述第一導電類型相反，并且其中以相同的電壓電偏置所述第一和第二摻雜半導體區(qū)域。 根據(jù)本發(fā)明的再一方面，提供一種在機器可讀的介質中具體化(embody)的設計結構，其用于設計、制造、或測試半導體結構的設計。所述設計結構包括第一數(shù)據(jù)，其表示絕緣體上半導體(SOI)襯底，所述絕緣體上半導體(SOI)襯底包括頂部半導體層、掩埋絕緣體層、以及具有第一導電類型的摻雜的底部半導體層；第二數(shù)據(jù)，其表示位于所述頂部半導體層上的至少一個場效應晶體管；第三數(shù)據(jù)，其表示橫向地鄰接所述至少一個場效應晶體
7管的淺溝槽隔離結構；第四數(shù)據(jù)，其表示第一摻雜半導體區(qū)域，所述第一摻雜半導體區(qū)域嵌 入在所述底部半導體層中并鄰接所述掩埋絕緣體層且具有所述第一導電類型的摻雜；以及 第五數(shù)據(jù)，其表示第二摻雜半導體區(qū)域，所述第二摻雜半導體區(qū)域嵌入在所述底部半導體 層中并鄰接所述掩埋絕緣體層且具有第二導電類型的摻雜，其中所述第二導電類型與所述 第一導電類型相反，并且其中以相同的電壓電偏置所述第一和第二摻雜半導體區(qū)域。


圖l-10為根據(jù)本發(fā)明的第一實施例的第一示例性半導體結構的各種視圖。圖 l-3、5、7和9為第一示例性半導體結構的順序垂直截面視圖。 圖4為沿圖3的面X-X'的水平截面視圖。圖3為沿圖4的面Z_Z'的垂直截面視 圖。圖6為沿圖5的面X-X'的水平截面視圖。圖5為沿圖6的面Z-Z'的垂直截面視圖。 圖8為圖7的頂視圖，其中為了清楚起見而去除了中段制程介電層。圖10為圖9的自頂向 下視圖。 圖11為根據(jù)本發(fā)明的第二實施例的第二示例性半導體結構的垂直截面視圖。
圖12-14為根據(jù)本發(fā)明的第三實施例的第三示例性半導體結構的各種視圖。圖12 為沿圖14的面A-A'的水平截面視圖。圖13為沿圖14的面B-B'的水平截面視圖。圖14 為垂直截面視圖。 圖15和16為根據(jù)本發(fā)明的第四實施例的第四示例性半導體結構的各種視圖。第 四示例性半導體結構的垂直截面視圖與圖14相同。圖15和16分別為沿對應于圖14中的 面A-A'和B-B'的面的第五示例性半導體結構的水平截面圖。 圖17和18為根據(jù)本發(fā)明的第五實施例的第五示例性半導體結構的順序垂直截面 視圖。 圖19和20為根據(jù)本發(fā)明的第六實施例的第六示例性半導體結構的順序垂直截面 視圖。 圖21為用于半導體設計的設計過程和制造根據(jù)本發(fā)明的半導體結構的流程圖。
具體實施例方式
如上所述，本發(fā)明涉及包括位于絕緣體上半導體(SOI)襯底上的射頻開關的半導 體結構及其制造方法和操作方法，在這里將通過附圖來對其進行描述。附圖不必按比例繪 制。 這里所使用的射頻(RF)表示在3Hz到300GHz范圍內的電磁波的頻率。射頻對應 于用于產生和檢測無線電波的電磁波頻率。射頻包括甚高頻(VHF)、特高頻(UHF)、超高頻 (SHF)和極高頻(EHF)。 這里所使用的甚高頻(VHF)指范圍為30腿z到300MHz的頻率。除了其他應用之 外，VHF用于調頻(FM)廣播。特高頻(UHF)指范圍為300MHz到3GHz的頻率。除了其他應 用之外，UHF用于移動電話、無線網(wǎng)絡以及微波爐。超高頻(SHF)指范圍為3GHz到30GHz 的頻率。除了其他應用之外，SHF用于無線網(wǎng)絡、雷達和衛(wèi)星鏈路。極高頻(EHF)指范圍為 30GHz到300GHz的頻率。EHF產生波長為lmm到10mm的毫米波，并且除了其他應用之外， 其用于數(shù)據(jù)鏈路和遙感。
術語"積累區(qū)域"指其中由于外部電壓偏置而積累了多數(shù)電荷載流子的摻雜半導 體區(qū)域。如果過量的空穴(其是P摻雜的半導體區(qū)域中的多數(shù)電荷載流子)由于外部負電 壓而積累在P摻雜的半導體區(qū)域中從而使P摻雜的半導體區(qū)域具有凈正電荷，則該P摻雜 的半導體區(qū)域處于積累模式。如果過量的電子(其是n摻雜的半導體區(qū)域中的多數(shù)電荷載 流子)由于外部正電壓而積累在n摻雜的半導體區(qū)域中從而使n摻雜的半導體區(qū)域具有凈 負電荷，則該n摻雜的半導體區(qū)域處于積累模式。 術語"耗盡區(qū)域"指這樣的摻雜的半導體區(qū)域，其中由于外部電壓偏置而導致多數(shù) 電荷載流子被排斥同時少數(shù)載流子也不發(fā)生積累，從而多數(shù)電荷載流子和少數(shù)電荷載流子 均從該摻雜的半導體區(qū)域耗盡。如果空穴(其是P摻雜的半導體區(qū)域中的多數(shù)電荷載流 子)由于弱外部正電壓而在P摻雜的半導體區(qū)域中耗盡從而使P摻雜的半導體區(qū)域具有凈 負電荷，則該P摻雜的半導體區(qū)域處于耗盡模式。如果電子(其是n摻雜的半導體區(qū)域中 的多數(shù)電荷載流子)由于弱外部負電壓而在n摻雜的半導體區(qū)域中耗盡從而使n摻雜的半 導體區(qū)域具有凈正電荷，則該n摻雜的半導體區(qū)域處于耗盡模式。 術語"反型區(qū)域"指其中少數(shù)電荷載流子發(fā)生積累的摻雜的半導體區(qū)域。典型地， 反型區(qū)域形成在緊鄰強外部電壓的半導體表面處。如果電子(其是P摻雜的半導體區(qū)域中 的少數(shù)電荷載流子)由于強外部正電壓而積累在P摻雜的半導體區(qū)域中從而使P摻雜的半 導體區(qū)域具有凈負電荷，則該P摻雜的半導體區(qū)域處于反型模式。如果空穴(其是n摻雜 的半導體區(qū)域中的少數(shù)電荷載流子)由于強外部負電壓而積累在n摻雜的半導體區(qū)域中從 而使n摻雜的半導體區(qū)域具有凈正電荷，則該n摻雜的半導體區(qū)域處于反型模式。
參考圖l，根據(jù)本發(fā)明的第一實施例的第一示例性半導體結構包括半導體襯底8。 半導體體襯底8為絕緣體上半導體(SOI)襯底，其包括底部半導體層10、掩埋絕緣體層20 以及頂部半導體層30。頂部半導體層30包括至少一個頂部半導體部分32和淺溝槽隔離結 構33。在頂部半導體層30的頂面上設置包含至少一種介電材料(例如，氧化硅和/或氮化 硅)的至少一個襯墊介電層(未示出)，以有助于通過后續(xù)處理步驟中的平面化來形成下導 電過孔。 底部半導體層10和至少一個頂部半導體部分32均包括半導體材料，例如，硅、硅 鍺合金區(qū)域、硅、鍺、硅鍺合金區(qū)域、硅碳合金區(qū)域、硅鍺碳合金區(qū)域、砷化鎵、砷化銦、砷化 鎵銦、磷化銦、硫化鉛、其他III-V化合物半導體材料以及II-VI化合物半導體材料。底部 半導體層10和至少一個頂部半導體部分32的半導體材料可以相同或不同。典型地，底部 半導體層10和至少一個頂部半導體部分32均包括單晶半導體材料。例如，單晶半導體材 料可以為硅。 底部半導體層10具有大于5Q-cm的電阻率，并包括例如具有原子濃度小于 2. OX 1015/cm3的p型摻雜劑的p摻雜的單晶硅或具有原子濃度小于1. OX 1015/cm3的n型 摻雜劑的n摻雜的單晶硅。優(yōu)選地，底部半導體層10具有大于50 Q -cm的電阻率，并包括 例如具有原子濃度小于2. OX 1014/cm3的p型摻雜劑的p摻雜的單晶硅或具有原子濃度小 于1. OX 1014/cm3的n型摻雜劑的n摻雜的單晶硅。更優(yōu)選地，底部半導體層10具有大于 lKQ-cm的電阻率，并包括例如具有原子濃度小于1. OX 1013/cm3的p型摻雜劑的p摻雜的 單晶硅或具有原子濃度小于5. OX 1012/Cm3的n型摻雜劑的n摻雜的單晶硅。這里將底部 半導體層10的導電類型稱為第一導電類型，其可以為p型或n型。
底部半導體層10的高電阻率減小了渦電流，由此減小了在頂部半導體層30中產生或傳播的射頻信號與底部半導體層10的寄生耦合。雖然在這里使用硅來示例底部半導體層10的每一個閾值電阻率值所需的摻雜劑水平，但同樣可以容易地獲得其他半導體材料的目標摻雜劑濃度，因為每一種類型的半導體材料都具有已為大家接受的摻雜劑濃度與該半導體材料的電阻率之間的關系。 典型地，底部半導體層10的厚度為400微米到1000微米，并且在該步驟中典型為500微米到900微米。如果底部半導體層10隨后被減薄，底部半導體層10的厚度為50微米到800微米。 掩埋絕緣體層20包括介電材料，例如，氧化硅、氮化硅、氧氮化硅或其組合。掩埋絕緣體層20的厚度為50nm到500nm，典型地100nm到300nm，但這里還預期更小或更大的厚度。 淺溝槽隔離區(qū)域33包括介電材料，例如，氧化硅、氮化硅、氧氮化硅或其組合。這樣形成淺溝槽隔離區(qū)域33 :在頂部半導體層30內形成延伸到掩埋絕緣體層20的頂面的至少一個溝槽，用諸如氧化硅、氮化硅和/或氧氮化硅的介電材料填充該至少一個溝槽，并通過平面化(例如，采用化學機械平面化(CMP))和/或凹陷蝕刻，從頂部半導體層30的頂面之上去除介電材料的一部分。如果至少一個溝槽是鄰接的，則淺溝槽隔離結構33具有一體的結構(即，是一整塊)。淺溝槽隔離結構33橫向地鄰接并圍繞至少一個頂部半導體部分32中的每一個。 頂部半導體層30的厚度為20nm到200nm，典型地40nm到100nm，但這里還預期更小或更大的厚度。至少一個頂部半導體部分32注入有p型或n型摻雜劑。典型地，至少一個頂部半導體部分32的摻雜劑濃度為1. 0X 1015/cm3到5. 0X 1018/0113，其對應于場效應晶體管的體區(qū)域的摻雜劑濃度，但這里還預期更小或更大的濃度。 參考圖2，將第一光致抗蝕劑7施加到頂層30的頂面并對其光刻構圖以形成開口 。第一光致抗蝕劑層7中的開口在淺溝槽隔離結構33之上。在自頂向下視圖中，每一個開口均位于至少一個頂部半導體部分32的區(qū)域的外部且在淺溝槽隔離結構33的區(qū)域的內部。
通過將第一光致抗蝕劑7中的圖形轉移到半導體襯底8中，形成至少一個第一下過孔腔17。通過各向異性蝕刻(其可以為反應離子蝕刻)將在第一光致抗蝕劑7中的開口圖形轉移到淺溝槽隔離結構33和掩埋絕緣體層20中。采用第一光致抗蝕劑7作為各向異性蝕刻的蝕刻掩模。至少一個第一下過孔腔17被形成在第一光致抗蝕劑7中的開口之下。
優(yōu)選地，各向異性蝕刻對底部半導體層10的半導體材料具有選擇性。例如，如果
底部半導體層io包括硅，采用對硅具有選擇性的去除介電材料(諸如氧化硅)的各向異性
蝕刻，以提供停止在底部半導體層10的頂面上的各向異性蝕刻。 在至少一個第一下過孔腔17中的每一個的底部暴露底部半導體層10的頂面。至少一個第一下過孔腔17中的每一個形成在淺溝槽隔離結構33和掩埋絕緣體層20內。至少一個第一下過孔腔17中的每一個從淺溝槽隔離結構33的頂面，穿過淺溝槽隔離結構33和掩埋絕緣體層20，延伸到底部半導體層10的頂面。這里顯然還預期其中至少一個第一下過孔腔17進一步延伸到底部半導體層中的變型。 至少一個第一下過孔腔17中的每一個的側壁從淺溝槽隔離結構33的頂面到底部半導體層10的頂面基本上垂直一致。換言之，在自頂向下視圖中，至少一個第一下過孔腔17中的每一個的側壁的在淺溝槽隔離結構33和掩埋絕緣體層20中的部分是彼此重疊的。 如果在至少一個第一下過孔腔17的側壁中存在錐形，那么錐形的角度可以為0度到5度， 典型地0度到2度，雖然這里還預期更大的錐形角度。至少一個第一下過孔腔17中的每一 個在頂部半導體層30的頂面之下的深度等于掩埋絕緣體層20的厚度和頂部半導體層30 的厚度的總和。 至少一個第一下過孔腔17為下過孔腔的陣列。在下過孔腔的陣列中的每一個下 過孔腔是不與另一過孔腔鄰接的分立的過孔腔。 通過將第一導電類型的摻雜劑注入到底部半導體層10的暴露的部分中，形成至 少一個第一摻雜半導體區(qū)域18。第一導電類型是底部半導體層10的導電類型。用相同導 電類型的摻雜劑摻雜底部半導體層IO和至少一個第一摻雜半導體區(qū)域18。在一種情況下， 底部半導體層IO和至少一個第一摻雜半導體區(qū)域18具有p型摻雜。在另一情況下，底部 半導體層10和至少一個第一摻雜半導體區(qū)域18具有n型摻雜。 由于注入的摻雜劑的橫向擴散，至少一個第一摻雜半導體區(qū)域18橫向延伸到至 少一個第一下過孔腔17的區(qū)域的外部并垂直地鄰接掩埋絕緣體層20的底面。如果第一導 電類型為P型，注入的摻雜劑可包括B、Ga、 In或其組合。如果第一導電類型為n型，注入 的摻雜劑可包括P、 As、 Sb或其組合。第一光致抗蝕劑7用作離子注入的自對準掩模，從而 至少一個第一摻雜半導體區(qū)域18形成在至少一個第一下過孔腔17之下。至少一個第一摻 雜半導體區(qū)域18中的每一個垂直地鄰接至少一個第一下過孔腔17的底面和掩埋絕緣體層 20的底面。如果底部半導體層IO包括單晶半導體材料，則至少一個第一摻雜半導體區(qū)域 18同樣為單晶。 至少一個第一慘雜半導體區(qū)域18的厚度為10nm到600nm，典型為50nm到300nm，
雖然這里還預期更小和更大的厚度。至少一個第一摻雜半導體區(qū)域18典型地被重摻雜以 降低電阻率。至少一個第一摻雜半導體區(qū)域18具有的摻雜劑濃度為1.0X10"/cm3到約 1.0X10"/cm 雖然這里還預期更小或更大的摻雜劑濃度。隨后相對于頂部半導體層30、掩 埋絕緣體層20的暴露的側壁、以及至少一個第一摻雜半導體區(qū)域18選擇性地去除第一光 致抗蝕劑7。 參考圖3和4，將第二光致抗蝕劑9施加到頂層30的頂面并對其光刻構圖以形成 開口。第二光致抗蝕劑層9中的開口位于淺溝槽隔離結構33的在至少一個第一下過孔腔 17的區(qū)域外部的部分之上(參見，圖3)，其中第二光致抗蝕劑9填充至少一個第一下過孔 腔17。在自頂向下視圖中，每一個開口位于至少一個頂部半導體部分32的區(qū)域和至少一個 第一下過孔腔17的區(qū)域的外部且位于淺溝槽隔離結構33的區(qū)域的剩余部分的內部。
通過將第二光致抗蝕劑9中的圖形轉移到半導體襯底8中，形成至少一個第二下 過孔腔27。通過各向異性蝕刻(其可以為反應離子蝕刻)將在第二光致抗蝕劑9中的開口 圖形轉移到淺溝槽隔離結構33和掩埋絕緣體層20中。采用第二光致抗蝕劑9作為各向異 性蝕刻的蝕刻掩模。至少一個第二下過孔腔27被形成在第二光致抗蝕劑9中的開口之下。
優(yōu)選地，各向異性蝕刻對底部半導體層10的半導體材料具有選擇性。例如，如果 底部半導體層IO包括硅，采用對硅具有選擇性的去除介電材料(例如氧化硅)的各向異性 蝕刻，以提供停止在底部半導體層10的頂面上的各向異性蝕刻。 在至少一個第二下過孔腔27中的每一個的底部暴露底部半導體層10的頂面。至少一個第二下過孔腔27中的每一個形成在淺溝槽隔離結構33和掩埋絕緣體層20內。至少一個第二下過孔腔27中的每一個從淺溝槽隔離結構33的頂面，穿過淺溝槽隔離結構33和掩埋絕緣體層20，延伸到底部半導體層10的頂面。這里顯然還預期其中至少一個第二下過孔腔27進一步延伸到底部半導體層中的變型。 至少一個第二下過孔腔27中的每一個的側壁從淺溝槽隔離結構33的頂面基本上
垂直一致，或者可具有與上述至少一個第一下過孔腔17得側壁相同的錐形。 至少一個第二下過孔腔27為下過孔腔的陣列。在下過孔腔的陣列中的每一個下
過孔腔是不與另一過孔腔鄰接的分立的過孔腔。 通過將第二導電類型的摻雜劑注入到底部半導體層10的暴露的部分中，形成至少一個第二摻雜半導體區(qū)域28。第二導電類型與第一導電類型相反。如果第一導電類型為P型，則第二導電類型為n型，反之亦然。由于注入的摻雜劑的橫向擴散，至少一個第二摻雜半導體區(qū)域橫向延伸到至少一個第二下過孔腔27的區(qū)域的外部并垂直地鄰接掩埋絕緣體層20的底面。如果第一導電類型為p型，注入的摻雜劑可包括B、Ga、In或其組合。如果第一導電類型為n型，注入的摻雜劑可包括P、 As、 Sb或其組合。第二光致抗蝕劑9用作離子注入的自對準掩模，從而至少一個第二摻雜半導體區(qū)域28形成在至少一個第二下過孔腔27之下。至少一個摻雜半導體區(qū)域中的每一個垂直地鄰接至少一個下過孔腔的底面和掩埋絕緣體層20的底面。如果底部半導體層10包括單晶半導體材料，則至少一個第二摻雜半導體區(qū)域28同樣為單晶。 至少一個第二慘雜半導體區(qū)域28的厚度為10nm到600nm，典型為50nm到300nm，
雖然這里還預期更小和更大的厚度。至少一個第二摻雜半導體區(qū)域28典型地被重摻雜以降低電阻率。至少一個第二摻雜半導體區(qū)域28具有的摻雜劑濃度為1.0X10"/cm3到約1.0X10"/cm 雖然這里還預期更小或更大的摻雜劑濃度。隨后相對于頂部半導體層30、掩埋絕緣體層20的暴露的側壁、以及至少一個第二摻雜半導體區(qū)域28選擇性地去除第二光致抗蝕劑9。至少一個第二摻雜半導體區(qū)域28不與至少一個第一摻雜半導體區(qū)域18橫向地鄰接。 參考圖5和6，形成至少一個第一下導電過孔37和至少一個第二下導電過孔47。至少一個第一下導電過孔37被形成在淺溝槽隔離結構33和掩埋絕緣體層20中的至少一個第一下過孔腔17中的每一個內。同樣，至少一個第二下導電過孔47被形成在淺溝槽隔離結構33和掩埋絕緣體層20中的至少一個第二下過孔腔27中的每一個內。
具體而言，將導電材料淀積到至少一個第一下過孔腔17和至少一個第二下過孔腔27中。導電材料為摻雜半導體材料或金屬材料。例如，導電材料為摻雜的多晶硅、摻雜的含硅半導體材料、摻雜的化合物半導體材料、單質金屬(elemental metal)、至少兩種單質金屬的合金、導電金屬氮化物等。例如，通過化學機械平面化(CMP)、凹陷蝕刻、或其組合，去除在頂部半導體層30的頂面之上的過量的導電材料。導電材料的在至少一個第一下過孔腔17和至少一個第二下過孔腔27中的剩余的部分分別構成了至少一個第一下導電過孔37和至少一個第二下導電過孔47。如果在頂部半導體層之上采用至少一個襯墊介電層(未示出)，則有利地將至少一個介電層用于導電材料的平面化，以便于形成至少一個第一下導電過孔37和至少一個第二下導電過孔47。隨后去除至少一個襯墊介電層(如果采用)，以暴露頂部半導體層30的頂面。
至少一個第一下導電過孔37中的每一個從淺溝槽隔離結構33的頂面延伸到至少 一個第一摻雜半導體區(qū)域18的頂面。至少一個第二下導電過孔47中的每一個從淺溝槽隔 離結構33的頂面延伸到至少一個第二摻雜半導體區(qū)域28的頂面。至少一個第一下導電過 孔37中的每一個垂直地鄰接至少一個第一摻雜半導體區(qū)域18的頂面。至少一個第二下導 電過孔47中的每一個垂直地鄰接至少一個第二摻雜半導體區(qū)域28的頂面。
參考圖7和8，通過本領域中公知的方法直接在至少一個頂部半導體部分32上形 成至少一個場效應晶體管。具體地，為每一個場效應晶體管形成至少一個柵極電介質40、至 少一個柵電極42以及至少一個柵極隔離物(spacer)44。還通過采用場效應晶體管的柵電 極42和柵極隔離物44作為自對準注入掩模來注入摻雜劑，從而在至少一個頂部半導體部 分32中為每一個場效應晶體管形成源極區(qū)域(未示出)和漏極區(qū)域(未示出)。
在至少一個場效應晶體管、至少一個頂部半導體部分32、淺溝槽隔離結構33、至 少一個第一下導電過孔37和至少一個第二下導電過孔47的頂面上，形成中段制程(MOL) 介電層80。 M0L介電層80可包括氧化硅、氮化硅、氧氮化硅、有機硅酸鹽玻璃(0SG)、低k化 學氣相淀積(CVD)氧化物、諸如旋涂玻璃(S0G)的自平面化材料、和/或諸如SiLKTM的旋涂 低k介電材料。示例性氧化硅包括未摻雜的硅酸鹽玻璃(USG)、硼硅酸鹽玻璃(BSG)、磷硅 酸鹽玻璃(PSG)、氟硅酸鹽玻璃(FSG)、硼磷硅酸鹽玻璃(BPSG)、或其組合。從淺溝槽隔離結 構33的頂面測量的MOL介電層80的總厚度為100nm到10000nm，典型為200nm到5000nm。 例如，通過化學機械平面化來平面化MOL介電層80的頂面。 通過光刻方法和各向異性蝕刻在M0L介電層80中形成開口 ，以暴露至少一個第一 下導電過孔37、至少一個第二下導電過孔47、以及至少一個場效應晶體管的部分(例如，至 少一個源極區(qū)域(未示出)、至少一個漏極區(qū)域(未示出)以及至少一個柵電極42)的頂 面。直接在至少一個第一下導電過孔37上形成至少一個第一上導電過孔67。直接在至少 一個第二下導電過孔47上形成至少一個第二上導電過孔77。直接在至少一個場效應晶體 管上形成器件接觸過孔88。 至少一個第一上導電過孔67、至少一個第二上導電過孔77以及器件接觸過孔88 包括導電材料。導電材料可以為摻雜的半導體材料或金屬材料。例如，導電材料可以為摻 雜的多晶硅、摻雜的含硅半導體材料、摻雜的化合物半導體材料、單質金屬、至少兩種單質 金屬的合金、導電金屬氮化物等。例如，通過化學機械平面化(CMP)、凹陷蝕刻、或其組合，去 除在M0L介電層80的頂面之上的過量的導電材料。 每一對垂直地鄰接的第一下導電過孔37和第一上導電過孔67—起構成了第一導 電過孔68。每一對垂直地鄰接的第二下導電過孔47和第二上導電過孔77 —起構成了第二 導電過孔78。第一和第二上導電過孔(67,77)的材料可以與第一和第二下導電過孔(37， 47)的材料相同或不同。 參考圖9和10，直接在M0L介電層80的頂面上形成互連層介電層90、第一互連層 金屬線路98、以及第二互連層金屬線路94。用于互連層介電層90的介電材料包括用于上述 M0L介電層80的介電材料中的任何介電材料?；ミB層介電層90的厚度為75nm到1000nm， 典型地為150nm到500nm，雖然這里還預期更小或更大的厚度。 第一互連層金屬線路98和第二互連層金屬線路94被嵌入在互連層介電層90中， 并通過淀積金屬材料和之后的平面化而形成?？梢酝ㄟ^物理氣相淀積(PVD)、電鍍、無電鍍、化學氣相淀積、或其組合，來淀積第一互連層金屬線路98和第二互連層金屬線路94的金屬材料。第一互連層金屬線路98和第二互連層金屬線路94包括，例如，Cu、Al、W、Ta、Ti、WN、TaN、TiN、或其組合。第一互連層金屬線路98和第二互連層金屬線路94包括相同的金屬材料。 每一個第一互連層金屬線路98垂直地鄰接器件接觸過孔88。第二互連層金屬線路94垂直地鄰接至少一個第一上導電過孔67、至少一個第二上導電過孔77。
至少一個第一導電過孔68和至少一個第二導電過孔78中的每一個都從M0L介電層80的頂面延伸到至少一個第一摻雜半導體區(qū)域18或至少一個第二摻雜半導體區(qū)域28的頂面。在每一對垂直鄰接的第一下導電過孔37與第一上導電過孔67之間和每一對垂直鄰接的第二下導電過孔47與第二上導電過孔77之間存在物理上清楚的界面。第一示例性半導體結構包括至少一個場效應晶體管，其構成了用于頻率為3Hz到300Hz的信號的射頻開關。具體地，至少一個場效應晶體管構成了能夠在VHF、 UHF、 SHF以及EHF下操作的射頻開關。 在這樣的高頻率下，在至少一個場效應晶體管與底部半導體層10之間的容性耦合是顯著的，這是因為容性耦合隨頻率線性增加。在至少一個場效應晶體管中的射頻信號會在底部半導體層10的上部中引起誘導的電荷層的形成。在沒有對底部半導體層10施加電偏置的情況下，直接在掩埋絕緣體層20之下形成包括正電荷或負電荷的誘導的電荷層。
在本發(fā)明中，通過第二互連層金屬線路94、至少一個第一導電過孔68以及至少一個第二導電過孔78，使至少一個第一摻雜半導體區(qū)域18和至少一個第二摻雜半導體區(qū)域28電偏置。以相同的電壓使至少一個第一摻雜半導體區(qū)域18和至少一個第二摻雜半導體區(qū)域28電偏置。 在一個實施例中，在至少一個第一摻雜半導體區(qū)域18和至少一個第二摻雜半導體區(qū)域28處的電壓可以與對底部半導體層10施加的電壓相同，以使至少一個第一摻雜半導體區(qū)域18、至少一個第二摻雜半導體區(qū)域28以及底部半導體層10電接地。
在另一實施例中，以不會誘導雪崩電流的電壓差來使在底部半導體層IO與至少一個第二摻雜半導體區(qū)域28之間的pn結正向偏置。具體地，電壓差不超過0.6V。如果第一導電類型為P型并且第二導電類型為n型，相對于施加到底部半導體層10的電壓，在至少一個第二摻雜半導體區(qū)域28處的電壓為0V到-0. 6V。如果第一導電類型為n型并且第二導電類型為P型，相對于施加到底部半導體層10的電壓，在至少一個第二摻雜半導體區(qū)域28處的電壓為0V到+0. 6V。 通過將電壓偏置施加到至少一個第一摻雜半導體區(qū)域18和至少一個第二摻雜半導體區(qū)域28，由此通過至少一個第一導電過孔68和至少一個第二導電過孔78來提取在底部半導體層10的上部中的誘導的電荷層中所誘導的電荷。具體地，在施加到至少一個場效應晶體管的射頻(RF)信號(該信號會在誘導的電荷層中誘導積累模式的多數(shù)電荷載流子)的每一個循環(huán)的一部分期間，多數(shù)電荷載流子通過至少一個第一摻雜半導體區(qū)域18和至少一個第一導電過孔68而被去除。在射頻(RF)信號(該信號會在誘導的電荷層中誘導反型模式的少數(shù)電荷載流子)的每一個循環(huán)的一部分期間，少數(shù)電荷載流子通過至少一個第二摻雜半導體區(qū)域28和至少一個第二導電過孔78而被去除。由此，通過至少一個第一導電過孔68和至少一個第二導電過孔78，可以連續(xù)排出在誘導的電荷層中的電荷，從而防止在誘導的電荷層中存在大量的電荷。減少誘導的電荷層中的電荷可以降低至少一個場效 應晶體管中的RF信號與底部半導體層10之間的容性耦合，從而減少RF信號的諧波產生。 當RF信號通過至少一個場效應晶體管(其可用作RF開關)傳播時，這可以提高該RF信號 的信號保真度。 參考圖11，通過修改用于形成至少一個第一導電過孔68和至少一個第二導電過 孔78的方法而從第一示例性半導體結構得到根據(jù)本發(fā)明的第二實施例的第二示例性半導 體結構。在第二實施例中，通過采用掩蔽層并分別通過掩蔽層中的開口注入第一導電類型 和第二導電類型的摻雜劑，來順序形成至少一個第一摻雜半導體區(qū)域18和至少一個第二 摻雜半導體區(qū)域28。掩蔽層可以為光致抗蝕劑層。采用兩個掩蔽層和兩個單獨的離子注入 步驟，形成至少一個第一摻雜半導體區(qū)域18和至少一個第二摻雜半導體區(qū)域28。通過淺溝 槽隔離結構22和掩埋絕緣體層20，注入第一和第二導電類型的摻雜劑離子。至少一個第二 摻雜半導體區(qū)域28與至少一個第一摻雜半導體區(qū)域18不橫向地鄰接。
通過形成從M0L介電層80的頂面延伸到至少一個第一摻雜半導體區(qū)域18和至少 一個第二摻雜半導體區(qū)域28的頂面的過孔腔，實現(xiàn)至少一個第一導電過孔68和至少一個 第二導電過孔78的形成。直接在至少一個第一摻雜半導體區(qū)域18上形成至少一個第一導 電過孔68，并且直接在至少一個第二摻雜半導體區(qū)域28上形成至少一個第二導電過孔78。 至少一個第一導電過孔68中的每一個具有整體的結構并從M0L介電層80的頂面延伸到至 少一個第一摻雜半導體區(qū)域18的頂面。至少一個第二導電過孔78中的每一個具有整體的 結構并從所述M0L介電層80的頂面延伸到至少一個第二摻雜半導體區(qū)域28的頂面。第二 示例性半導體結構以與第一示例性半導體結構相同的方式進行操作。 參考圖12、 13和14，通過在彼此鄰近的位置處形成至少一個第一下過孔腔17和至 少一個第二下過孔腔27(參見圖2和3)，形成根據(jù)本發(fā)明的第三實施例的第三示例性半導 體結構。在該情況下，至少一個第一摻雜半導體區(qū)域18中的每一個橫向鄰接至少一個第二 摻雜半導體區(qū)域28中的一個或多個。直接在至少一個第一摻雜半導體區(qū)域18和至少一個 第二摻雜半導體區(qū)域28上形成至少一個下導電過孔57。至少一個下導電過孔57中的每一 個垂直鄰接至少一個第一摻雜半導體區(qū)域18中的一個或多個和至少一個第二摻雜半導體 區(qū)域28中的一個或多個。第三實施例的至少一個下導電過孔57代替第一實施例的至少一 個第一下導電過孔37和至少一個第二下導電過孔47。同樣，第三實施例的至少一個上導 電過孔87代替第一實施例的至少一個第一上導電過孔67和至少一個第二上導電過孔77。 垂直鄰接的下導電過孔57和上導電過孔的對一起構成了導電過孔58。第三示例性半導體 結構以與第一示例性半導體結構相同的方式進行操作。 參考圖15和16，采用與第三實施例的方法相同的方法形成根據(jù)本發(fā)明的第四實 施例的第四示例性半導體結構。在第四實施例中，多個第一摻雜半導體區(qū)域18和多個第二 摻雜半導體區(qū)域28橫向地包圍直接在掩埋絕緣體層20之下的底部半導體層的至少一個上 部。圖15和16的沿面Z-Z'的垂直截面圖看起來與圖14相同。多個第一摻雜半導體區(qū)域 18中的每一個橫向地鄰接多個第二摻雜半導體區(qū)域28中的一個或多個?？蓪⒄w結構的 下導電過孔57形成為在其中橫向地圍繞至少一個頂部半導體部分21。第四實施例的至少 一個上導電過孔87代替了第一實施例的至少一個第一上導電過孔67和至少一個第二上導 電過孔77。第四示例性半導體結構以與第一示例性半導體結構相同的方式進行操作。
15
參考圖17和18，以與本發(fā)明的第二實施例相同的方式形成根據(jù)本發(fā)明的第五實施例的第五示例性半導體結構。根據(jù)第五實施例，將至少一個第二摻雜半導體區(qū)域28形成為使得至少一個第二摻雜半導體區(qū)域28的一部分在頂部半導體部分32之下。在形成了至少一個場效應晶體管之后，至少一個第二摻雜半導體區(qū)域28中的每一個的一部分位于至少一個場效應晶體管的一部分之下。在自頂向下透視圖中，至少一個第二摻雜半導體區(qū)域28的區(qū)域與至少一個頂部半導體部分32的區(qū)域的一部分重疊。第五示例性半導體結構以與第一示例性半導體結構相同的方式進行操作。在至少一個頂部半導體部分32之下設置至少一個第二摻雜半導體區(qū)域28有助于在反型模式期間從在底部半導體層10的直接位于掩埋絕緣體層20之下的上部中形成的誘導的電荷層去除少數(shù)電荷載流子。
參考圖19和20，以與本發(fā)明的第二實施例相同的方式形成根據(jù)本發(fā)明的第六實施例的第六示例性半導體結構。根據(jù)第六實施例，將至少一個第一摻雜半導體區(qū)域18形成為使得至少一個第一摻雜半導體區(qū)域18的一部分在頂部半導體部分32之下。在形成了至少一個場效應晶體管之后，至少一個第一摻雜半導體區(qū)域18中的每一個的一部分位于至少一個場效應晶體管的一部分之下。在自頂向下透視圖中，至少一個第一摻雜半導體區(qū)域18的區(qū)域與至少一個頂部半導體部分32的區(qū)域的一部分重疊。第六示例性半導體結構以與第一示例性半導體結構相同的方式進行操作。在至少一個頂部半導體部分32之下設置至少一個第一摻雜半導體區(qū)域18有助于在積累模式期間從在底部半導體層10的直接位于掩埋絕緣體層20之下的上部中形成的誘導的電荷層去除多數(shù)電荷載流子。
圖21示出了例如用于半導體IC邏輯設計、模擬、測試、布圖(layout)以及制造的示例性設計流程900的框圖。設計流程900包括用于處理設計結構或器件的過程和機制以產生上面所述并在圖l-20中所示的設計結構和/或器件的邏輯或功能上等價的表示。由設計流程900處理和/或產生的設計結構被編碼在機器可讀的傳輸或存儲介質上以包括這樣的數(shù)據(jù)和/或指令，當其在數(shù)據(jù)處理系統(tǒng)上執(zhí)行或處理時，產生在邏輯上、結構上、機械上或功能上等價的硬件部件、電路、器件或系統(tǒng)的表示。設計流程900可以依賴于所設計的表示的類型而變化。例如，用于構建專用集成電路(ASIC)的設計流程不同于用于設計標準部件的設計流程900或用于將設計例示(instantiate)到可編程陣列中(例如，由Altera⑧:Inc或Xilinx⑧Inc提供的可編程門陣列或現(xiàn)場可編程門陣列(FPGA))的設計流程900。
圖21示例了包括優(yōu)選由設計過程(design process) 910處理的輸入設計結構920的多個這樣的設計結構。設計結構920可以為由設計過程910產生和處理的邏輯模擬設計結構以產生硬件器件的邏輯上等價的功能表示。設計結構920還可以(或可替代地)包括數(shù)據(jù)和/或程序指令，當由設計流程910進行處理時，該數(shù)據(jù)和/或程序指令可以產生硬件器件的物理結構的功能表示。不管表示功能和/或結構設計特征，使用如由核心開發(fā)者/設計者實施的電子計算機輔助設計(ECAD)來產生設計結構920。當設計結構920被編碼在機器可讀的數(shù)據(jù)傳輸、門陣列、或存儲介質上時，可以在設計過程910內通過一個或多個硬件和/或軟件模塊來訪問和處理設計結構920，從而模擬或在功能上表示諸如在圖1-20中示出的那些的電子部件、電路、電子或邏輯模塊、裝置、器件或系統(tǒng)。因此，設計結構920可包括文件或其他數(shù)據(jù)結構，其包括人和/或機器可讀的源代碼、編譯結構、和計算機可執(zhí)行的代碼結構，當其被設計或模擬數(shù)據(jù)系統(tǒng)處理時，可以在功能上模擬或表示硬件邏輯設計的電路或其他層。這樣的數(shù)據(jù)結構可包括硬件描述語言(HDL)設計實體或與諸如Verilog
16和VHDL的較低級HDL設計語言和/或諸如C或C++的較高級設計語言一致和/或匹配的其他數(shù)據(jù)結構。 設計過程910優(yōu)選采用和并入硬件和/或軟件模塊，以合成、翻譯或處理在圖1-20中示出的部件、電路、器件或邏輯結構的設計/模擬功能等價物，從而產生包含諸如設計結構920的設計結構的網(wǎng)表980。網(wǎng)表980可包括例如表示布線、分立部件、邏輯門、控制電路、1/0器件、模型等等的列表的經(jīng)編譯或處理的數(shù)據(jù)結構，其描述了與集成電路設計中的其他部件和電路的連接。使用迭代過程來合成網(wǎng)表980，在該迭代過程中，依賴于器件的設計規(guī)范和參數(shù)重復合成網(wǎng)表980 —次或多次。與這里描述的其他設計結構類型相同，網(wǎng)表980被記錄在機器可讀的數(shù)據(jù)存儲介質上或被編程到可編程門陣列中。介質可以為非易失性存儲介質，例如，磁盤或光盤驅動器、可編程門陣列、壓縮閃存或其他閃速存儲器。此外，或可替代地，介質可以為系統(tǒng)或高速緩沖存儲器、緩沖空間、或者電或光導器件和材料(在該介質上，通過互聯(lián)網(wǎng)或其他適宜的聯(lián)網(wǎng)裝置可以傳輸并中間存儲數(shù)據(jù)包)。
設計過程910可包括用于處理包括網(wǎng)表980的各種輸入數(shù)據(jù)結構類型的硬件和軟件模塊。例如，這樣的數(shù)據(jù)結構類型可以位于庫(library)部件930內并包括公共使用的部件、電路和器件的組，其包括用于給定制造技術(例如，不同的技術節(jié)點，32nm、45nm、90nm等)的模型、版圖和符號表示。數(shù)據(jù)結構類型還可包括設計規(guī)范940、表征數(shù)據(jù)950、驗證用數(shù)據(jù)960、設計規(guī)則970以及測試數(shù)據(jù)文件985，該測試數(shù)據(jù)文件985可包括輸入測試圖形、輸出測試結果以及其他測試信息。例如，設計過程910可以進一步包括標準機械設計過程，例如應力分析、熱分析、機械事件模擬、用于諸如鑄造、模制和模壓成形的操作的工藝模擬等。在不背離本發(fā)明的精神和范圍的情況下，機械設計領域的普通技術人員可以理解在設計過程910中使用的可能的機械設計工具和應用的范圍。設計過程910還可包括用于進行標準電路設計過程(例如，時序分析、驗證、設計規(guī)則檢查、位置和布線操作等等)的模塊。 設計過程910采用和并入邏輯和物理設計工具(例如HDL編譯器和模擬模型構建工具)，以處理設計結構920與某些或所有的所描述的支撐數(shù)據(jù)結構以及任何附加的機械設計或數(shù)據(jù)(如果適用)，從而產生第二設計結構990。設計結構990位于存儲介質或可編程門陣列上，并具有用于交換機械器件和結構的數(shù)據(jù)的數(shù)據(jù)格式(例如，存儲在IGES、DXF、Parasolid XT、 JT、DRG中的信息，或用于存儲或提取(render)這樣的機械設計結構的任何其他適宜的格式)。與設計結構920相似地，設計結構990優(yōu)選包括一個或多個文件、數(shù)據(jù)結構、或其他計算機編碼的數(shù)據(jù)或指令，其位于傳輸或數(shù)據(jù)存儲介質上，并且當被ECAD系統(tǒng)處理時，可以產生圖1-20中所示的本發(fā)明的一個或多個實施例的邏輯上或功能上等價的形式。在一個實施例中，設計結構990可包括經(jīng)編譯的、可執(zhí)行的HDL模擬模型，該模型可以在功能上模擬圖1-20中所示的器件。 設計結構900還可采用用于交換集成電路的版圖數(shù)據(jù)的數(shù)據(jù)格式和/或符號數(shù)據(jù)格式(例如，存儲在GDSII(GDS2)、GL1、0ASIS、映像文件(m即file)中的信息、或用于存儲這樣的設計數(shù)據(jù)結構的任何其他適宜的格式)。設計結構990可包括信息，例如，符號數(shù)據(jù)、映像文件、測試數(shù)據(jù)文件、設計內容文件、制造數(shù)據(jù)、版圖參數(shù)、布線、金屬層、過孔、形狀、用于通過制造線路布線的數(shù)據(jù)、以及制造者或其他設計者/開發(fā)者所需要的任何其他數(shù)據(jù)，以產生上面所描述的并在圖1-20中示出的器件或結構。然后設計結構990進入階段995，
17在該階段，例如，設計結構990進而輸出(t即e-out)，交付制造，交付掩模工廠，發(fā)送到另一設計工廠，發(fā)送回客戶等。 雖然關于具體的實施例描述了本發(fā)明，但是根據(jù)前面的描述很顯然，各種替代、修改和變化對本領域的技術人員是顯而易見的。因此，本發(fā)明旨在涵蓋落入本發(fā)明和下列權利要求的范圍和精神內的所有這樣的替代、修改和變化。
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權利要求
一種形成半導體結構的方法，包括在絕緣體上半導體(SOI)襯底的頂部半導體層上形成至少一個場效應晶體管，所述絕緣體上半導體(SOI)襯底包括具有第一導電類型的摻雜的底部半導體層；在所述頂部半導體層中形成淺溝槽隔離結構，其中所述淺溝槽隔離結構橫向地鄰接并圍繞所述至少一個場效應晶體管；在所述底部半導體層中形成第一摻雜半導體區(qū)域，其中所述第一摻雜半導體區(qū)域鄰接所述掩埋絕緣體層并具有所述第一導電類型的摻雜；以及在所述底部半導體層中形成第二摻雜半導體區(qū)域，其中所述第二摻雜半導體區(qū)域鄰接所述掩埋絕緣體層并具有第二導電類型的摻雜，其中所述第二導電類型與所述第一導電類型相反，并且其中通過位于所述SOI襯底之上的至少一個金屬互連結構電連接所述第一和第二摻雜半導體區(qū)域。
2. 根據(jù)權利要求1的方法，還包括在所述頂部半導體層上形成構圖的離子注入掩模；以及通過在所述構圖的離子注入掩模、所述頂部半導體層以及所述掩埋絕緣體層中的開口，將電摻雜劑注入到所述底部半導體層的上部，其中所述底部半導體層的注入的部分構成所述第一摻雜半導體區(qū)域或所述第二摻雜半導體區(qū)域。
3. 根據(jù)權利要求1的方法，還包括在所述至少一個場效應晶體管和所述淺溝槽隔離結構之上形成中段制程(MOL)介電層；以及形成至少一個導電過孔，所述至少一個導電過孔從所述MOL介電層的頂面延伸穿過所述MOL介電層、所述淺溝槽隔離結構、所述掩埋絕緣體層并到達所述第一和第二摻雜半導體區(qū)域。
4. 根據(jù)權利要求3的方法，還包括形成至少一個第一過孔腔，所述至少一個第一過孔腔從所述MOL介電層的所述頂面延伸到所述底部半導體層的所述頂面；以及通過所述至少一個第一過孔腔，將所述第一導電類型的摻雜劑注入到所述底部半導體層的上部中，其中所述底部半導體層的注入的部分構成所述第一摻雜半導體區(qū)域。
5. 根據(jù)權利要求3的方法，還包括形成至少一個過孔腔，所述至少一個過孔腔從所述MOL介電層的所述頂面延伸到所述底部半導體層的所述頂面，其中所述第一摻雜半導體區(qū)域和所述第二摻雜半導體區(qū)域直接位于所述至少一個過孔腔之下；以及用導電材料填充所述至少一個過孔腔，其中通過所述導電材料形成所述至少一個導電過孔。
6. 根據(jù)權利要求3的方法，其中所述至少一個導電過孔中的每一個為下導電過孔和上導電過孔的疊層，其中所述下導電過孔與所述上導電過孔之間的界面與所述頂部半導體層的頂面基本上共面。
7. 根據(jù)權利要求3的方法，其中所述至少一個導電過孔包括至少一個第一導電過孔，其從所述中段制程(MOL)介電層的所述頂面延伸穿過所述MOL介電層、所述淺溝槽隔離結構、所述掩埋絕緣體層，并到達所述第一摻雜半導體區(qū)域的頂面；以及至少一個第二導電過孔，其從所述中段制程(M0L)介電層的所述頂面延伸穿過所述MOL介電層、所述淺溝槽隔離結構、所述掩埋絕緣體層，并到達所述第二摻雜半導體區(qū)域的頂面。
8. —種操作半導體器件的方法，包括提供半導體器件，所述半導體器件包括絕緣體上半導體(SOI)襯底，其包括頂部半導體層、掩埋絕緣體層、以及具有第一導電類型的摻雜的底部半導體層；至少一個場效應晶體管，其位于所述頂部半導體層上；淺溝槽隔離結構，其橫向地鄰接所述至少一個場效應晶體管；第一摻雜半導體區(qū)域，其嵌入在所述底部半導體層中并鄰接所述掩埋絕緣體層，且具有所述第一導電類型的摻雜；以及第二摻雜半導體區(qū)域，其嵌入在所述底部半導體層中并鄰接所述掩埋絕緣體層，且具有第二導電類型的摻雜，其中所述第二導電類型與所述第一導電類型相反；對所述至少一個場效應晶體管施加射頻(RF)信號，其中直接在所述掩埋絕緣體層之下形成誘導的電荷層；以及以相同的電壓電偏置所述第一和第二摻雜半導體區(qū)域。
9. 根據(jù)權利要求8的方法，還包括使所述第一和第二摻雜半導體區(qū)域電接地。
10. 根據(jù)權利要求9的方法，還包括以另一電壓電偏置所述底部半導體層，并且其中以不超過0. 6V的電壓差來正向偏置在所述底部半導體層與所述第二摻雜半導體區(qū)域之間的pn結。
11. 根據(jù)權利要求8的方法，其中所述第一摻雜半導體區(qū)域或所述第二摻雜半導體區(qū)域在所述至少一個場效應晶體管的一部分之下。
12. 根據(jù)權利要求8的方法，其中所述半導體器件還包括鄰接所述第一摻雜半導體區(qū)域和所述第二摻雜半導體區(qū)域的至少一個導電過孔。
13. —種半導體結構，包括絕緣體上半導體(SOI)襯底，其包括頂部半導體層、掩埋絕緣體層、以及具有第一導電類型的摻雜的底部半導體層；至少一個場效應晶體管，其位于所述頂部半導體層上；淺溝槽隔離結構，其橫向地鄰接所述至少一個場效應晶體管；第一摻雜半導體區(qū)域，其嵌入在所述底部半導體層中并鄰接所述掩埋絕緣體層，且具有所述第一導電類型的摻雜；以及第二摻雜半導體區(qū)域，其嵌入在所述底部半導體層中并鄰接所述掩埋絕緣體層，且具有第二導電類型的摻雜，其中所述第二導電類型與所述第一導電類型相反，并且其中以相同的電壓電偏置所述第一和第二摻雜半導體區(qū)域。
14. 根據(jù)權利要求13的半導體結構，其中以另一電壓電偏置所述底部半導體層，并且其中以不超過O. 6V的電壓差來正向偏置在所述底部半導體層與所述第二摻雜半導體區(qū)域之間的pn結。
15. 根據(jù)權利要求13的半導體結構，還包括鄰接所述第一摻雜半導體區(qū)域和所述第二摻雜半導體區(qū)域的至少一個導電過孔。
16. 根據(jù)權利要求15的半導體結構，其中所述至少一個導電過孔中的每一個具有整體的結構，并從所述MOL介電層的所述頂面延伸到所述摻雜半導體區(qū)域的所述頂面。
17. 根據(jù)權利要求15的半導體結構，其中所述至少一個導電過孔中的每一個包括垂直鄰接的下導電過孔和上導電過孔的疊層，其中所述上導電過孔的頂面延伸到所述MOL介電層的所述頂面，并且所述下導電過孔的底面延伸到所述摻雜半導體區(qū)域的所述頂面。
18. 根據(jù)權利要求15的半導體結構，其中所述至少一個導電過孔包括接觸過孔，所述接觸過孔具有整體的結構并橫向地圍繞在整個所述至少一個場效應晶體管之下的區(qū)域。
19. 根據(jù)權利要求15的半導體結構，其中所述至少一個導電過孔包括至少一個第一導電過孔，其從中段制程(M0L)介電層的頂面延伸穿過所述MOL介電層、所述淺溝槽隔離結構、所述掩埋絕緣體層，并到達所述第一摻雜半導體區(qū)域的頂面；以及至少一個第二導電過孔，其從中段制程(M0L)介電層的所述頂面延伸穿過所述MOL介電層、所述淺溝槽隔離結構、所述掩埋絕緣體層，并到達所述第二摻雜半導體區(qū)域的頂面。
20. 根據(jù)權利要求15的半導體結構，還包括由施加到所述至少一個場效應晶體管的射頻信號所誘導的誘導的電荷層，所述誘導的電荷層鄰接所述第一摻雜半導體區(qū)域和所述第二半導體區(qū)域并位于所述底部半導體層的上部中，其中通過所述至少一個導電過孔排出在所述誘導的電荷層中的電荷。
21. —種在機器可讀的介質中具體化的設計結構，其用于設計、制造、或測試半導體結構的設計，所述設計結構包括第一數(shù)據(jù)，其表示絕緣體上半導體(SOI)襯底，所述絕緣體上半導體(SOI)襯底包括頂部半導體層、掩埋絕緣體層、以及具有第一導電類型的摻雜的底部半導體層；第二數(shù)據(jù)，其表示位于所述頂部半導體層上的至少一個場效應晶體管；第三數(shù)據(jù)，其表示橫向地鄰接所述至少一個場效應晶體管的淺溝槽隔離結構；第四數(shù)據(jù)，其表示第一摻雜半導體區(qū)域，所述第一摻雜半導體區(qū)域嵌入在所述底部半導體層中并鄰接所述掩埋絕緣體層且具有所述第一導電類型的摻雜；以及第五數(shù)據(jù)，其表示第二摻雜半導體區(qū)域，所述第二摻雜半導體區(qū)域嵌入在所述底部半導體層中并鄰接所述掩埋絕緣體層且具有第二導電類型的摻雜，其中所述第二導電類型與所述第一導電類型相反，并且其中以相同的電壓電偏置所述第一和第二摻雜半導體區(qū)域。
22. 根據(jù)權利要求21的設計結構，其中所述相同的電壓為電接地，并且其中所述底部半導體層被電接地。
23. 根據(jù)權利要求21的設計結構，其中以另一電壓電偏置所述底部半導體層，并且其中以不超過0.6V的電壓差來正向偏置在所述底部半導體層與所述第二摻雜半導體區(qū)域之間的pn結。
24. 根據(jù)權利要求21的設計結構，還包括第六數(shù)據(jù)，其表示鄰接所述第一摻雜半導體區(qū)域和所述第二摻雜半導體區(qū)域的至少一個導電過孔。
25. 根據(jù)權利要求24的設計結構，其中所述第六數(shù)據(jù)包括第七數(shù)據(jù)，其表示至少一個第一導電過孔，所述至少一個第一導電過孔從中段制程(M0L)介電層的頂面延伸穿過所述M0L介電層、所述淺溝槽隔離結構、所述掩埋絕緣體層并到達所述第一摻雜半導體區(qū)域的頂面；以及第八數(shù)據(jù)，其表示至少一個第二導電過孔，所述至少一個第二導電過孔從中段制程(MOL)介電層的所述頂面延伸穿過所述MOL介電層、所述淺溝槽隔離結構、所述掩埋絕緣體層并到達所述第二摻雜半導體區(qū)域的頂面。
全文摘要
本發(fā)明涉及半導體結構及其制造或操作方法。直接在絕緣體上半導體(SOI)襯底的掩埋絕緣體層之下形成第一摻雜半導體區(qū)域和第二摻雜半導體區(qū)域，第一摻雜半導體區(qū)域具有與底部半導體層相同類型的摻雜，第二摻雜半導體區(qū)域具有相反類型的摻雜。使第一摻雜半導體區(qū)域和第二摻雜半導體區(qū)域電接地或相對于底部半導體層以這樣的電壓正向偏置，該電壓不足以由于少數(shù)載流子向底部半導體層的正向偏置注入而導致過量的電流，即，電勢差不超過0.6V到0.8V。通過連接到第一和第二摻雜半導體區(qū)域的電接觸來排出由頂部半導體層上的半導體器件中的電信號在誘導的電荷層中形成的電荷，由此降低上面的半導體器件中的諧波信號并增強作為射頻(RF)開關的半導體器件的性能。
文檔編號H01L21/70GK101764104SQ20091022089
公開日2010年6月30日 申請日期2009年11月16日 優(yōu)先權日2008年12月23日
發(fā)明者A·B·博圖拉, E·J·諾瓦克, J·A·斯林克曼 申請人:國際商業(yè)機器公司