專(zhuān)利名稱(chēng)：具有經(jīng)改進(jìn)架構(gòu)的ldmos裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及高電壓、高功率MOSFET及低電壓、低功率M0SFET。
背景技術(shù)：
將高電壓、高功率MOSFET及低電壓、低功率MOSFET組合在集成電路中通常涉及不 能有效地用于形成低功率MOSFET的用于形成高功率MOSFET的處理步驟及不能有效地用于 形成高功率MOSFET的用于形成低功率MOSFET的其它處理步驟。因?yàn)闇p小集成電路制造中 的處理步驟的數(shù)目是恒定的目標(biāo)，所以高度期望用于兩種類(lèi)型裝置之共用架構(gòu)。

發(fā)明內(nèi)容
本發(fā)明在其一個(gè)形式中包括LDM0S裝置，其具有第一導(dǎo)電率類(lèi)型的襯底；所述襯 底上的起始外延層；所述起始外延層中的與所述第一導(dǎo)電率類(lèi)型相反的第二導(dǎo)電率類(lèi)型的 掩埋阱，所述掩埋阱在所述第一導(dǎo)電率類(lèi)型的所述起始外延層的頂部中；構(gòu)建于所述起始 外延層的頂部上的內(nèi)嵌外延層，及位于漏極與柵極氧化物上的柵極及源極兩者之間的場(chǎng)氧 化物；及所述內(nèi)嵌外延層中所述掩埋阱上面的所述第二導(dǎo)電率類(lèi)型的鞍形垂直摻雜梯度， 使得所述內(nèi)嵌外延層中所述掩埋阱上面及所述場(chǎng)氧化物的中央部分下面的摻雜劑濃度低 于所述場(chǎng)氧化物的最靠近所述漏極及最靠近所述柵極的邊緣處的摻雜劑濃度。本發(fā)明在其另一形式中包括LDMOS裝置，其包含第一導(dǎo)電率類(lèi)型的襯底；所述襯 底上的起始外延層；所述起始外延層的頂部區(qū)域中的與所述第一導(dǎo)電率類(lèi)型相反的第二導(dǎo) 電率類(lèi)型的掩埋阱，所述掩埋阱在所述第一導(dǎo)電率類(lèi)型的所述起始外延層的頂部中；構(gòu)建 于所述起始外延層的頂部上的內(nèi)嵌外延層；及所述內(nèi)嵌外延層中所述掩埋阱上面的所述第 二導(dǎo)電率類(lèi)型的垂直摻雜梯度，其在靠近所述掩埋層處及在所述內(nèi)嵌外延層的頂部處具有 比在所述內(nèi)嵌外延區(qū)的中間區(qū)中高的摻雜劑濃度；及所述內(nèi)嵌外延層的上部分中的源極及 漏極，所述內(nèi)嵌外延層上的柵極氧化物及所述柵極氧化物上的柵極電極。本發(fā)明在其又一形式中包括一種技術(shù)，其包括高電壓LDM0S，其具有第一導(dǎo)電率 類(lèi)型的襯底；所述襯底上的起始外延層；所述起始外延層的頂部區(qū)中的與所述第一導(dǎo)電率 類(lèi)型相反的第二導(dǎo)電率類(lèi)型的掩埋阱，所述起始外延層為所述第一導(dǎo)電率類(lèi)型；構(gòu)建于所 述起始外延層的頂部上的內(nèi)嵌外延層；位于漏極與柵極氧化物上的柵極及源極兩者之間的 場(chǎng)氧化物；及所述內(nèi)嵌外延層中所述掩埋阱上面的所述第二導(dǎo)電率類(lèi)型的鞍形垂直摻雜梯 度，使得所述外延層中所述掩埋阱上面及所述場(chǎng)氧化物的中央部分下面的摻雜劑濃度低于 所述場(chǎng)氧化物的最靠近所述漏極及最靠近所述柵極的邊緣處的摻雜劑濃度。所述技術(shù)還 包含低電壓LDM0S，其包括所述襯底上的起始外延層；所述起始外延層的所述頂部區(qū)中的 與所述第一導(dǎo)電率類(lèi)型相反的第二導(dǎo)電率類(lèi)型的掩埋阱，所述外延層為所述第一導(dǎo)電率類(lèi) 型；構(gòu)建于所述起始外延層的頂部上的內(nèi)嵌外延層；及所述內(nèi)嵌外延層中所述掩埋阱上面 的所述第二導(dǎo)電率類(lèi)型的垂直摻雜梯度，其在靠近所述掩埋層處及在所述外延層的頂部處 具有比在所述外延區(qū)的中間區(qū)中高的摻雜劑濃度；及所述內(nèi)嵌外延層的上部分中的源極及漏極，所述內(nèi)嵌外延 層中的柵極氧化物及所述柵極氧化物上的柵極電極。在又一形式中，本發(fā)明包含一種形成LDMOS裝置的方法。所述方法包括以下步驟 在第一導(dǎo)電率類(lèi)型的襯底上形成起始外延層，其中在所述起始外延層的頂部區(qū)中具有與所 述第一導(dǎo)電率類(lèi)型相反的第二導(dǎo)電率類(lèi)型的掩埋阱；在所述第一導(dǎo)電率類(lèi)型起始外延層的 頂部上形成第一導(dǎo)電率類(lèi)型內(nèi)嵌外延層；在高電壓LDMOS裝置的作用區(qū)域中，于所述內(nèi)嵌 外延層的頂部邊緣中形成場(chǎng)氧化物；使第一、第二及第三垂直植入物進(jìn)入到所述外延層中， 所述場(chǎng)氧化物屏蔽所述外延層免受所述第三植入物影響；及形成源極、漏極及柵極氧化物 上的柵極，其中所述漏極在所述場(chǎng)氧化物的一個(gè)側(cè)上，且所述柵極及源極在所述場(chǎng)氧化物 的相對(duì)側(cè)上。在額外形式中，本發(fā)明包含一種形成LDMOS的方法。所述方法包括以下步驟在第 一導(dǎo)電率類(lèi)型的襯底上形成起始外延層，其中在所述外延層的頂部中具有與所述第一導(dǎo)電 率類(lèi)型相反的第二導(dǎo)電率類(lèi)型的掩埋阱；在第一導(dǎo)電率類(lèi)型的所述起始外延層的頂部上形 成第一導(dǎo)電率類(lèi)型的內(nèi)嵌外延層；使第一、第二及第三垂直植入物進(jìn)入到所述外延層中，所 述第一植入物位于所述外延層的靠近所述掩埋層的部分中，所述第二植入物淺于所述第一 植入物，且所述第三植入物淺于所述第二植入物，所述第二植入物具有比所述第一及第三 植入物低的摻雜劑濃度；及形成源極、漏極及柵極氧化物上的柵極，其中所述漏極在所述場(chǎng) 氧化物的一個(gè)側(cè)上，且所述柵極及源極在所述場(chǎng)氧化物的相對(duì)側(cè)上。在又額外形式中，本發(fā)明包含在第一導(dǎo)電率類(lèi)型的襯底上形成高電壓LDMOS及低 電壓LDMOS的方法。形成所述高電壓LDMOS的方法包括以下步驟在所述襯底上形成起始 外延層，其中在所述起始外延層中具有與所述第一導(dǎo)電率類(lèi)型相反的第二導(dǎo)電率類(lèi)型的掩 埋阱；在所述第一導(dǎo)電率類(lèi)型的所述起始外延層的頂部上形成第一導(dǎo)電率類(lèi)型的內(nèi)嵌外延 層；在所述高電壓LDMOS的作用區(qū)域中，于所述外延層的頂部邊緣中形成場(chǎng)氧化物；使第 一、第二及第三垂直植入物進(jìn)入到所述外延層中，所述場(chǎng)氧化物屏蔽所述外延層免受所述 第三植入物影響；及形成源極、漏極及柵極，其每一者是針對(duì)兩個(gè)裝置同時(shí)形成的，其中所 述漏極在所述場(chǎng)氧化物的一個(gè)側(cè)上，且所述柵極及源極在所述場(chǎng)氧化物高電壓LDMOS的相 對(duì)側(cè)上。形成低電壓LDMOS的方法包括以下步驟在所述襯底上形成內(nèi)嵌外延層，其中在 所述起始外延層中具有與所述第一導(dǎo)電率類(lèi)型相反的第二導(dǎo)電率類(lèi)型及第一摻雜劑濃度 的掩埋阱；在第一導(dǎo)電率類(lèi)型的所述起始外延層的頂部上形成第一導(dǎo)電率類(lèi)型的內(nèi)嵌外延 層；在所述高電壓LDMOS的作用區(qū)域中，于所述外延層的頂部邊緣中形成場(chǎng)氧化物；使第 一、第二及第三垂直植入物進(jìn)入到所述外延層中，所述場(chǎng)氧化物屏蔽所述外延層免受所述 第三植入物影響；及形成源極、漏極及柵極，其每一者是針對(duì)兩個(gè)裝置同時(shí)形成，其中所述 漏極在所述場(chǎng)氧化物的一個(gè)側(cè)上，且所述柵極及源極在所述場(chǎng)氧化物高電壓LDMOS的相對(duì) 側(cè)上。


通過(guò)結(jié)合附圖閱讀以下更詳細(xì)說(shuō)明，將更好地了解前文所述及其它特征、特性、優(yōu) 點(diǎn)及本發(fā)明大體內(nèi)容。圖IA及IB是根據(jù)本發(fā)明實(shí)施例的高電壓LDMOS及低電壓LDMOS的相應(yīng)示意圖；圖IC是根據(jù)本發(fā)明實(shí)施例的形成在同一襯底上的高電壓LDMOS及低電壓LDMOS的示意圖；圖2A及2B是 用于圖IA及IB中所示的高電壓LDMOS及低電壓LDMOS的早期過(guò)程 步驟的相應(yīng)示意圖；圖3A及3B分別是用于圖IA及IB中所示高電壓LDMOS及低電壓LDMOS的遲于圖 2A及2B中所示的過(guò)程步驟的過(guò)程步驟的示意圖；圖4是用于圖IA中所示的高電壓LDMOS的遲于圖3A及3B中所示的過(guò)程步驟的 過(guò)程步驟的示意圖；圖5A及5B分別是用于圖IA及IB中所示的高電壓LDMOS及低電壓LDMOS的遲于 圖3A、3B及4中所示的過(guò)程步驟的過(guò)程步驟的示意圖；圖6A及6B分別是用于圖IA及IB中所示的高電壓LDMOS及低電壓LDMOS的遲于 圖5A及5B中所示的過(guò)程步驟的過(guò)程步驟的示意圖；圖7A及7B分別是用于圖IA及IB中所示的高電壓LDMOS及低電壓LDMOS的遲于 圖6A及6B中所示的過(guò)程步驟的過(guò)程步驟的示意圖；圖8A及8B分別是用于圖IA及IB中所示的高電壓LDMOS及低電壓LDMOS的遲于 圖7A及7B中所示的過(guò)程步驟的過(guò)程步驟的示意圖；圖9A及9B分別是用于圖IA及IB中所示的高電壓LDMOS及低電壓LDMOS的遲于 圖8A及8B中所示的過(guò)程步驟的過(guò)程步驟的示意圖；圖IOA及IOB分別是用于圖IA及IB中所示的高電壓LDMOS及低電壓LDMOS的遲 于圖9A及9B中所示的過(guò)程步驟的過(guò)程步驟的示意圖；圖11是兩個(gè)圖IA中所示的高功率LDMOS裝置或者兩個(gè)圖IB中所示的低功率 LDMOS裝置的源極區(qū)域的界面的示意圖；圖12A及12B分別是根據(jù)本發(fā)明的5伏LDMOS的正向電壓與電流特性及反向電壓 與電流特性的圖形表示；圖13A及13B分別是根據(jù)本發(fā)明的12伏LDMOS的正向電壓與電流特性及反向電 壓與電流特性的圖形表示；圖14A及14B分別是根據(jù)本發(fā)明的20伏LDMOS的正向電壓與電流特性及反向電 壓與電流特性的圖形表示；圖15A及15B分別是根據(jù)本發(fā)明的40伏LDMOS的正向電壓與電流特性及反向電 壓與電流特性的圖形表示；圖16A及16B分別是根據(jù)本發(fā)明的60伏LDMOS的正向電壓與電流特性及反向電 壓與電流特性的圖形表示；及圖17A及17B分別是根據(jù)本發(fā)明的80伏LDMOS的正向電壓與電流特性及反向電 壓與電流特性的圖形表示。應(yīng)了解，出于清晰的目的且在認(rèn)為適當(dāng)時(shí)，已在圖中重復(fù)參考編號(hào)以指示對(duì)應(yīng)的 特征。此外，在某些情況下，已使圖式中各種物體的相對(duì)大小發(fā)生變形以更清楚地顯示本發(fā) 明。
具體實(shí)施例方式現(xiàn)在轉(zhuǎn)向該等圖式。圖IA及IB是根據(jù)本發(fā)明的一個(gè)實(shí)施例的高電壓LDMOS 30及根據(jù)本發(fā)明的另一實(shí)施例的低電壓LMOS 32的相應(yīng)示意圖。然而，本發(fā)明可實(shí)施為不同 形式而不應(yīng)視為僅限于本文所闡明的實(shí)施例。此外，提供此等實(shí)施例旨在使本揭示內(nèi)容透 徹且完整，且向所屬領(lǐng)域的技術(shù)人員全面?zhèn)鬟_(dá)本發(fā)明的范圍。高電壓LDMOS 30及低電壓LDMOS 32具有第一導(dǎo)電率類(lèi)型的經(jīng)高度摻雜襯底34。 術(shù)語(yǔ)“第一導(dǎo)電率類(lèi)型”及“第二導(dǎo)電率類(lèi)型”是指相反的導(dǎo)電率類(lèi)型，例如N或P型，然而， 本文中所描述及圖解說(shuō)明的每一實(shí)施例也包含其互補(bǔ)實(shí)施例。在本文中所描述的實(shí)施例 中，所述第一導(dǎo)電率類(lèi)型是P型，而所述第二導(dǎo)電率類(lèi)型是N型。因此，經(jīng) 高度摻雜的襯底 34將被描述為P+襯底以促進(jìn)對(duì)圖IA及IB的說(shuō)明。外延(印i)層36生長(zhǎng)在襯底34上，所 述外延層包含起始外延及內(nèi)嵌外延，且N型掩埋阱38形成在為外延層36的下部分的起始 外延的頂部區(qū)域中。內(nèi)嵌外延構(gòu)建于起始外延的頂部上形成N型掩埋阱38之后，然后是場(chǎng)氧化物62 形成在高電壓LDMOS 30的漂移區(qū)的頂部上。使三種N型植入物形成于內(nèi)嵌外延中，所述內(nèi) 嵌外延是高電壓LDMOS 30及低電壓LDMOS 32中的外延層36的上部分。第一植入物40最 靠近掩埋阱38，第二植入物42淺于第一植入物40，且第三植入物44淺于第二植入物42。 圖IA及IB中所示的作用區(qū)域中的每一者位于外延層36的上部分中且包含形成于外延層 36的上表面下面的P阱46及形成在P阱46與外延層36的上表面之間的P本體48。P本 體48是使用低傾角植入而形成，所述低傾角植入可以為7°，但并不限于低傾角植入。與P 本體48的內(nèi)部曲面鄰接的是N+源極間隔件50，其是使用與P本體48相同的掩模通過(guò)雙重 植入形成，一個(gè)植入是針對(duì)P本體48且另一個(gè)植入是針對(duì)N+源極間隔件50。體P+52形成 在P阱46及P本體48中且可與N+源極間隔件50鄰接、與氧化物間隔件72自對(duì)準(zhǔn)或具有 到氧化物間隔件的間隔。源極硅化物54形成在外延層36的上表面中體P+52上方且與體 P+52及N+源極間隔件50接觸。N阱56形成在外延層36的另一部分中，所述另一部分可自外延層36的上表面朝 下延伸。N+漏極58形成在N阱56中且由漏極硅化物60覆蓋頂部。在高電壓LDMOS 30中，場(chǎng)氧化物62形成在外延層36的上表面中P本體48與N 阱56之間的區(qū)的一部分上面，且可延伸到N阱56的一部分中。階梯式柵極氧化物64位于 外延層36的上表面上源極硅化物54與場(chǎng)氧化物62之間。外延層36的表面上的另一氧化 物層66從場(chǎng)氧化物62延伸到漏極硅化物60。柵極68 (其包含可為經(jīng)摻雜多晶硅的柵極電 極70)位于階梯式柵極氧化物64的一部分上。柵極電極70在場(chǎng)氧化物62的一部分的頂 部上延伸以形成多晶硅場(chǎng)鍍層。與常規(guī)LDMOS裝置相比，階梯式柵極氧化物64與柵極電極 70的多晶硅場(chǎng)鍍層的組合減小表面電場(chǎng)。柵極68包含在N+源極間隔件50上方的第一柵 極側(cè)壁氧化物72及在場(chǎng)氧化物62上方的第二柵極側(cè)壁氧化物74。柵極68可具有形成在 柵極電極70的頂部表面中的柵極硅化物層76。在低電壓LDMOS 32中，階梯式柵極氧化物80位于外延層36的上表面上源極硅化 物54與漏極硅化物60之間。柵極82 (其包含可為經(jīng)摻雜的多晶硅的柵極電極84)位于階 梯式柵極氧化物80的一部分上。柵極82包含在N+源極間隔件50上方于薄柵極氧化物的 頂部上的第一柵極側(cè)壁氧化物86，及在厚柵極氧化物的頂部上的第二柵極側(cè)壁氧化物88。 柵極82可具有形成在柵極電極84的頂部表面中的柵極硅化物層90。圖IC是根據(jù)本發(fā)明的實(shí)施例形成在同一襯底34上的高電壓LDMOS 30及低電壓LDMOS 32的示意圖。
圖2A及2B分別顯示在制造高電壓LDMOS 30及低電壓LDMOS 32中的一個(gè)階段， 其中在襯底34上已生長(zhǎng)薄的起始P-外延層92，及在P-外延層92中已形成掩埋阱38。高 電壓LDMOS 30中的掩埋阱38可具有在0. 5xl016cnT3至5. 5xl016cnT3范圍中的摻雜劑濃度， 其中優(yōu)選的摻雜劑濃度約為2. 5xl016Cm_3，且低電壓LDMOS 32中的掩埋阱38在一個(gè)實(shí)施 例中可具有在5. 5xl016cm-3至5X1018cm_3范圍中的摻雜劑濃度，其中優(yōu)選的摻雜劑濃度約為 1. 0xl017cnT3，且在低電壓LDMOS 32的另一實(shí)施例中可具有在5xl018cnT3至5xl019cnT3范圍 中的摻雜劑濃度，其中優(yōu)選的摻雜劑濃度約為7. 0X1018cnT3。圖3A及3B顯示在用以完成具有在p_外延層36的下部分中的掩埋阱38的P-外 延36的另一外延生長(zhǎng)操作之后的高電壓LDMOS 30及低電壓LDMOS 32。圖4顯示在制造高電壓LDMOS 30中在場(chǎng)氧化物62已形成于外延層36的上表面 中之后的另一階段。圖5A及5B分別顯示在制造高電壓LDMOS 30及低電壓LDMOS 32中在已形成三 種植入物40、42及44之后的又一階段，所述植入物可為逆行植入物。第一植入物40 (其 從外延層36的頂部表面延伸到接近掩埋層38的所規(guī)定深度)可具有在0. 5xl016cm-3 至3X1017cm_3范圍中的摻雜劑濃度，其中優(yōu)選的摻雜劑濃度約為1. 2X1016cm_3。第二植入 物42(其從外延層36的頂部表面延伸到淺于第一植入物40的所規(guī)定深度)可具有在 lxl015CnT3至lxl017CnT3范圍中的摻雜劑濃度，其中優(yōu)選的摻雜劑濃度約為7. 0X1015cnT3。第 三植入物44 (其從外延層36的頂部表面延伸到淺于第二植入物42的所規(guī)定深度)可具有 在3xl015CnT3至2xl017CnT3范圍中的摻雜劑濃度，其中優(yōu)選的摻雜劑濃度約為1. 0xl016CnT3。在低電壓LDMOS 32中，三種植入物形成直線摻雜劑區(qū)。然而，在高電壓LDM0S30 中，場(chǎng)氧化物吸收所植入離子的一些能量，且摻雜劑層具有鞍形狀以使其在場(chǎng)氧化物62下 方的區(qū)中比在沒(méi)有被場(chǎng)氧化物62遮蔽的區(qū)中淺。因此，第三植入物44在場(chǎng)氧化物62下方 沒(méi)有延伸到外延層36中，且因此，在場(chǎng)氧化物62下方的外延層比低電壓LDMOS 32中的外 延層36的表面層為經(jīng)較輕的摻雜N型。高電壓LDMOS 30的漂移區(qū)是橫向區(qū)，其在場(chǎng)氧化 物62下面且由外延層36中最靠近P本體48的第三植入物44限界且由外延層36中最靠 近N阱56的第三植入物44或者在N阱56在場(chǎng)氧化物62下方延伸足夠遠(yuǎn)以將第三植入物 44的任何部分包含在場(chǎng)氧化物62的N阱56側(cè)上時(shí)由N阱56限界。因此，假設(shè)外延層36 中的摻雜劑分布適于高電壓LDMOS及低電壓LDM0S，高電壓LDMOS 30在場(chǎng)氧化物62下方具 有相比于低電壓LDMOS 32的表面層經(jīng)相對(duì)輕摻雜的漂移區(qū)，且兩個(gè)裝置30、32中的不同漂 移區(qū)摻雜分布可在同一過(guò)程步驟中構(gòu)建。而且，高電壓LDMOS 30中的鞍形第一及第二植入物40及42分別和掩埋阱38在 本發(fā)明的實(shí)施例中提供(a)相比于常規(guī)LDMOS裝置相對(duì)較高的源極對(duì)襯底擊穿電壓(盡 管其具有薄的外延層)，(b)由于薄的外延層及P+襯底所致相比于常規(guī)LDMOS裝置相對(duì)較 低的寄生NPN電流放大系數(shù)，及(c)由于逆行漂移摻雜、分級(jí)漏極摻雜及具有以下圖式中所 示的階梯本體的N+源極間隔件所致的相比于常規(guī)LDMOS裝置的改進(jìn)電流分布，此等優(yōu)點(diǎn)一 起提供相比于常規(guī)LDMOS裝置大的安全操作區(qū)域(SOA)。圖6A及6B顯示已形成P阱46及N阱56的高電壓LDMOS 30及低電壓LDM0S32。圖7A及7B分別顯示對(duì)高電壓LDMOS 30及低電壓LDMOS 32添加階梯式柵極氧化物64、80及柵極電極70、84。圖8A及8B顯示圖7A及7B在已使用低傾角植入形成P本體 48及N+源極間隔件50之后的結(jié)構(gòu)。P本體48及N+源極間隔件50兩者與柵極電極70、84 自對(duì)準(zhǔn)。P本體植入傾角可以為7°，植入能量可為相對(duì)低，約60kev，且植入摻雜劑可以為 硼。
因此，在不使溫度、濕度及偏壓(THB)和高溫反向偏壓(HTRB)特性因P本體硼植 入物到柵極氧化物中的滲透而降級(jí)的情況下，P本體48植入可借助精細(xì)工藝規(guī)范而與薄柵 極多晶硅及薄柵極氧化物兼容。低傾角植入減輕柵極及光致抗蝕劑堆疊的遮蔽效應(yīng)，因此， P本體及N+源極間隔件掩模開(kāi)口可為極小，從而減小這些裝置的源極區(qū)域。在構(gòu)建于階梯 本體(其由P阱46及P本體48構(gòu)成)中的側(cè)壁氧化物72、86之下的N+源極間隔件50減 輕本征NPN基極中的過(guò)早穿通及電荷減少。在圖9A及9B中，已形成柵極氧化物側(cè)壁72、74、86及88。圖IOA及IOB分別顯示 在已形成N+漏極58及體P+區(qū)52之后的高功率LDMOS 30及低功率LDM0S32。體P+區(qū)52 與柵極氧化物側(cè)壁72及86自對(duì)準(zhǔn)。因此，有效的N+源極僅在氧化物側(cè)壁間隔件86之下。 在其中側(cè)壁氧化物可為太窄而不能防止體P+摻雜劑滲透溝道區(qū)域的另一實(shí)施例(圖式中 未顯示)中，體P+區(qū)52可經(jīng)形成在體P+區(qū)52與側(cè)壁氧化物72、86之間具有間隔。N+漏 極58、第一、第二及第三植入物40、42、44分別與N阱38形成分級(jí)漏極摻雜分布。圖11是兩個(gè)條帶高功率LDMOS裝置30或兩個(gè)條帶低功率LDMOS裝置32的源極區(qū) 域96的界面的實(shí)例的實(shí)例性示意圖94。共同自對(duì)準(zhǔn)體P+52及P阱46有利于最小間距大 小，其在一個(gè)實(shí)施例中基本上等于僅具有N+源極的常規(guī)低電壓nmos源極區(qū)的間距及柵極 電極84之間的最小間隔。低電壓LDMOS 32的間距大小在一個(gè)實(shí)施例中可如使用0. 35 μ m 過(guò)程的0.5μπι —樣低。另外，高電壓LDMOS 30的源極間距在一個(gè)實(shí)施例中等于常規(guī)低電 壓CMOS裝置的源極間距。圖12A及12B是5伏低功率LDMOS 32的實(shí)施例的初始硅結(jié)果的圖形表示，其顯示 針對(duì)多個(gè)柵極對(duì)源極電壓的關(guān)于漏極對(duì)源極電壓的漏極電流密度IdS(mA/mm)(圖12A)，及 關(guān)于反向偏壓Vds的漏極電流(Ids)(圖12B)。具有圖12A及12B中所示的特性的低功率 LDMOS 32具有2. 34mΩ . mm2的Rds。n. Α。以下表針對(duì)圖12A中所示的曲線中的每一者識(shí)別對(duì) 應(yīng)的柵極對(duì)源極電壓(Vgs)
參考編號(hào)Vgs
1001.0 V
1021.5 V
1042.0 V1062.5 V
1083.0 V
1103.5 V
1124.0 V
1144.5 V
1165.0 V1185.5 V
如圖12B中所示，反向偏壓漏極對(duì)源極電流120靠近零直到反向偏壓電壓達(dá)到大 約11伏為止。圖13A及13B是12伏低電壓LDMOS 32的實(shí)施例的初始硅結(jié)果的圖形表示，其顯 示針對(duì)多個(gè)柵極對(duì)源極電壓的關(guān)于Vds的電流密度IdS(mA/mm)(圖13A)，及關(guān)于反向偏壓 Vds的漏極電流，Ids(圖13B)。具有圖13A及13B中所示的特性的低功率LDMOS 32具有 11. ImQmm2的Rds。n. Α。以下表針對(duì)圖12A中所示的曲線中的每一者識(shí)別對(duì)應(yīng)的Vgs
權(quán)利要求
一種LDMOS裝置，其包括a)第一導(dǎo)電率類(lèi)型的襯底；b)所述襯底上的外延層；c)所述外延層的下部分中的與所述第一導(dǎo)電率類(lèi)型相反的第二導(dǎo)電率類(lèi)型的掩埋阱，所述外延層在所述掩埋層下面為所述第一導(dǎo)電率類(lèi)型；d)位于漏極與柵極氧化物上的柵極及源極兩者之間的場(chǎng)氧化物；e)在所述外延層中所述掩埋阱上面的所述第二導(dǎo)電率類(lèi)型的鞍形垂直摻雜梯度，使得所述外延層中所述掩埋阱上面及所述場(chǎng)氧化物的中央部分下面的摻雜劑濃度低于所述場(chǎng)氧化物的最靠近所述漏極及最靠近所述柵極的邊緣處的摻雜劑濃度；及f)位于源極區(qū)中的P阱及位于漏極區(qū)中的N阱。
2.如權(quán)利要求1所述的裝置，其中所述梯度從所述掩埋阱向上到所述場(chǎng)氧化物單調(diào)地 降低。
3.一種LDMOS裝置，其包括a)第一導(dǎo)電率類(lèi)型的襯底；b)所述襯底上的外延層；c)所述外延層的下部分中的與所述第一導(dǎo)電率類(lèi)型相反的第二導(dǎo)電率類(lèi)型的掩埋阱， 所述外延層在所述掩埋層下面為所述第一導(dǎo)電率類(lèi)型；d)所述外延層中所述掩埋阱上面的所述第二導(dǎo)電率類(lèi)型的垂直摻雜梯度，所述垂直摻 雜梯度在靠近所述掩埋層處及在所述外延層的頂部處具有比在所述外延區(qū)的中間區(qū)中高 的摻雜劑濃度；e)所述外延層的上部分中的源極及漏極，所述外延層上的柵極氧化物及所述柵極氧化 物上的柵極電極；及f)位于源極區(qū)中的P阱及位于漏極區(qū)中的N阱。
4.如權(quán)利要求1或3所述的裝置，其中所述柵極氧化物為階梯式柵極氧化物。
5.如權(quán)利要求1或3所述的裝置，其中所述源極為位于所述柵極的側(cè)壁氧化物下方且 與所述柵極的邊緣自對(duì)準(zhǔn)的N+源極間隔件。
6.如權(quán)利要求1或3所述的裝置，其進(jìn)一步包含與所述N+間隔件接觸且與所述柵極的 所述邊緣自對(duì)準(zhǔn)的P本體。
7.如權(quán)利要求1或3所述的裝置，其進(jìn)一步包含與所述P本體及所述N+間隔件接觸且 與所述柵極側(cè)壁氧化物自對(duì)準(zhǔn)的P+體。
8.一種半導(dǎo)體裝置，其包括a)高電壓LDMOS，其包括i)第一導(dǎo)電率類(lèi)型的襯底； )所述襯底上的第一外延層；iii)所述外延層的下部分中的與所述第一導(dǎo)電率類(lèi)型相反的第二導(dǎo)電率類(lèi)型的第一 掩埋阱，所述外延層在所述掩埋層下面為所述第一導(dǎo)電率類(lèi)型；iv)位于漏極與柵極氧化物上的柵極及源極兩者之間的場(chǎng)氧化物；ν)在所述外延層中所述掩埋阱上面的所述第二導(dǎo)電率類(lèi)型的鞍形垂直摻雜梯度，使得 所述外延層中所述掩埋阱上面及所述場(chǎng)氧化物的中央部分下面的摻雜劑濃度低于所述場(chǎng)氧化物的最靠近所述漏極及最靠近所述柵極的邊緣處的摻雜劑濃度；及 vi)位于源極區(qū)中的P阱及位于漏極區(qū)中的N阱；及 b)低電壓LDMOS，其包括 i)所述襯底上的第二外延層； )所述外延層的下部分中的與所述第一導(dǎo)電率類(lèi)型相反的第二導(dǎo)電率類(lèi)型的第二掩 埋阱，所述外延層在所述掩埋層下面為所述第一導(dǎo)電率類(lèi)型； )所述外延層中所述掩埋阱上面的所述第二導(dǎo)電率類(lèi)型的垂直摻雜梯度，所述垂直 摻雜梯度在靠近所述掩埋層處及在所述外延層的頂部處具有比在所述外延區(qū)的中間區(qū)中 高的摻雜劑濃度；及iii)所述外延層的上部分中的源極及漏極，所述外延層上的柵極氧化物及所述柵極氧 化物上的柵極電極；及iv)位于源極區(qū)中的P阱及位于漏極區(qū)中的N阱。
9.一種形成LDMOS裝置的方法，其包括以下步驟a)在第一導(dǎo)電率類(lèi)型的襯底上形成外延層，其中在所述外延層中具有與所述第一導(dǎo)電 率類(lèi)型相反的第二導(dǎo)電率類(lèi)型的掩埋阱；b)在高電壓LDMOS裝置的作用區(qū)域中，于所述外延層的頂部邊緣中形成場(chǎng)氧化物；c)使第一、第二及第三垂直植入物進(jìn)入到所述外延層中，所述場(chǎng)氧化物屏蔽所述外延 層使其免受所述第三植入物影響；d)在源極區(qū)中形成P阱且在漏極區(qū)中形成N阱；及e)形成源極、漏極及柵極氧化物上的柵極，其中所述漏極在所述場(chǎng)氧化物的一側(cè)上且 所述柵極及源極在所述場(chǎng)氧化物的相對(duì)側(cè)上。
10.如權(quán)利要求9所述的方法，其中將所述柵極氧化物形成為階梯式柵極氧化物。
11.一種形成LDMOS裝置的方法，其包括以下步驟a)在第一導(dǎo)電率類(lèi)型的襯底上形成外延層，其中在所述外延層中具有與所述第一導(dǎo)電 率類(lèi)型相反的第二導(dǎo)電率類(lèi)型的掩埋阱；b)使第一、第二及第三垂直植入物進(jìn)入到所述外延層中，所述第一植入物在所述外延 層的靠近所述掩埋層的一部分中，所述第二植入物淺于所述第一植入物，且所述第三植入 物淺于所述第二植入物，所述第二植入物具有比所述第一及第三植入物低的摻雜劑濃度； 及c)形成源極、漏極及柵極氧化物上的柵極，其中所述漏極在所述場(chǎng)氧化物的一側(cè)上且 所述柵極及源極在所述場(chǎng)氧化物的相對(duì)側(cè)上。
12.如權(quán)利要求9或11所述的方法，其中將所述柵極氧化物形成為階梯式柵極氧化物。
13.如權(quán)利要求9或11所述的方法，其中將所述源極形成為N+源極間隔件，其位于形 成于所述柵極的一側(cè)上的側(cè)壁氧化物下方且為與所述柵極的邊緣的自對(duì)準(zhǔn)植入物。
14.如權(quán)利要求9或11所述的方法，其進(jìn)一步包含形成P本體，所述P本體與所述N+ 間隔件接觸且為與所述柵極的所述邊緣的自對(duì)準(zhǔn)植入物。
15.如權(quán)利要求9或11所述的方法，其進(jìn)一步包含形成P+體，所述P+體與所述P本體 及所述N+間隔件接觸且為與所述柵極側(cè)壁氧化物的自對(duì)準(zhǔn)植入物。
16.如權(quán)利要求9或11所述的方法，其中所述第一及第二垂直植入物的所述摻雜劑濃度的總和的摻雜劑濃度小于所述掩埋阱中的摻雜劑濃度。
17.如權(quán)利要求9或11所述的方法，其中通過(guò)低傾角的離子植入形成所述N+源極間隔件。
18.如權(quán)利要求9或11所述的方法，其中通過(guò)低傾角的離子植入形成所述P本體。
19.如權(quán)利要求9或11所述的方法，其中所述第一、第二及第三植入物為逆行植入物。
20.一種在第一導(dǎo)電率類(lèi)型的襯底上形成高電壓LDMOS及低電壓LDMOS的方法，所述方 法包括以下步驟a)形成所述高電壓LDM0S，其包括以下步驟i)在所述襯底上形成第一外延層，其中在所述外延層中具有與所述第一導(dǎo)電率類(lèi)型相 反的第二導(dǎo)電率類(lèi)型及第一摻雜劑濃度的第一掩埋阱； )在所述高電壓LDMOS的作用區(qū)域中，于所述外延層的頂部邊緣中形成場(chǎng)氧化物；iii)使第一、第二及第三垂直植入物進(jìn)入到所述外延層中，所述場(chǎng)氧化物屏蔽所述外 延層使其免受所述第三植入物影響；iv)在源極區(qū)中形成P阱且在漏極區(qū)中形成N阱；及ν)形成源極、漏極及柵極，其每一者是針對(duì)兩個(gè)裝置同時(shí)形成的，其中所述漏極在所述 場(chǎng)氧化物的一側(cè)上且所述柵極及源極在所述場(chǎng)氧化物高電壓LDMOS的相對(duì)側(cè)上；b)形成所述低電壓LDM0S，其包括以下步驟i)在所述襯底上形成第二外延層，其中在所述第一外延層中具有與所述第一導(dǎo)電率類(lèi) 型相反的第二導(dǎo)電率類(lèi)型及第一摻雜劑濃度的第二掩埋阱； )在所述高電壓LDMOS的作用區(qū)域中，于所述外延層的所述頂部邊緣中形成場(chǎng)氧化物；iii)使第一、第二及第三垂直植入物進(jìn)入到所述外延層中，所述場(chǎng)氧化物屏蔽所述外 延層使其免受所述第三植入物影響；及iv)在源極區(qū)中形成P阱且在漏極區(qū)中形成N阱；及ν)形成源極、漏極及柵極，其每一者是針對(duì)兩個(gè)裝置同時(shí)形成的，其中所述漏極在所述 場(chǎng)氧化物的一側(cè)上且所述柵極及源極在所述場(chǎng)氧化物高電壓LDMOS的相對(duì)側(cè)上。
全文摘要
一種LDMOS裝置包含第一導(dǎo)電率類(lèi)型的襯底；所述襯底上的外延層；所述外延層的下部分中的與所述第一導(dǎo)電率類(lèi)型相反的第二導(dǎo)電率類(lèi)型的掩埋阱，所述外延層在掩埋層下面為所述第一導(dǎo)電率類(lèi)型。所述裝置進(jìn)一步包含位于漏極與柵極氧化物上的柵極及源極兩者之間的場(chǎng)氧化物且具有在所述外延層中所述掩埋阱上面的所述第二導(dǎo)電率類(lèi)型的鞍形垂直摻雜梯度，使得所述外延層中所述掩埋阱上面及所述場(chǎng)氧化物的中央部分下面的摻雜劑濃度低于所述場(chǎng)氧化物的最靠近所述漏極及最靠近所述柵極的邊緣處的摻雜劑濃度。
文檔編號(hào)H01L29/78GK101960574SQ200980108187
公開(kāi)日2011年1月26日 申請(qǐng)日期2009年3月10日 優(yōu)先權(quán)日2008年3月17日
發(fā)明者蔡軍 申請(qǐng)人:飛兆半導(dǎo)體公司