專利名稱：半導體裝置和半導體裝置的制造方法
技術領域：
本發(fā)明涉及半導體裝置和半導體裝置的制造方法，特別是涉及適合用于電力用半導體裝置的半導體裝置和半導體裝置的制造方法。本申請基于在2008年11月19日在日本申請的專利申請2008_295擬6號要求優(yōu)先權，將其內(nèi)容援引于本申請中。
背景技術：
作為電力轉換等所使用的電力用半導體裝置，有利用了金屬與半導體的肖特基結的肖特基勢壘二極管(SBD)(例如，參照專利文獻1和專利文獻2、。SBD是多數(shù)載流子器件， 所以在流通大的正向浪涌電流時，有正向電壓降變大，引起元件破壞的情況。另外，作為SBD，有使用了 SiC半導體基板的SBD (例如，參照專利文獻3)?，F(xiàn)有技術文獻專利文獻1 日本特開平6-11M74號公報專利文獻2 日本特開平8-236791號公報專利文獻3 日本特開2000-252478號公報

發(fā)明內(nèi)容
作為提高因正向浪涌電流造成的元件破壞的耐受量的方法，可考慮下述方法制成為將肖特基結與PN結復合化的半導體裝置，通過來自PN結的少數(shù)載流子注入來降低正向電壓降。為了順利地進行來自PN結的少數(shù)載流子注入，在接觸半導體裝置的P型區(qū)域的電極與P型區(qū)域必須形成歐姆接觸。但是，在使用了 SiC半導體基板的SBD中，與N型區(qū)域形成肖特基接觸的肖特基電極，存在難以與P型區(qū)域形成良好的歐姆接觸的不良情況。 在使用了 SiC半導體基板的SBD中，為了形成與N型區(qū)域形成肖特基接觸、并且與 P型區(qū)域形成良好的歐姆接觸的肖特基電極，可考慮制成為在P型區(qū)域與肖特基電極之間配置有接觸金屬膜的半導體裝置的方法。在此，對于在P型區(qū)域與肖特基電極之間配置有接觸金屬膜的現(xiàn)有的半導體裝置的課題，使用圖4A 圖4C進行說明。圖4A是表示現(xiàn)有的半導體裝置的一例的剖面圖。另外，圖4B和圖4C是用于說明圖4A所示的半導體裝置的制造工序的一例的工序圖。在圖4A中，標記11表示由SiC形成的N型半導體基板。N型半導體基板11是包含N+SiC層Ila的基板，在N+SiC層Ila上形成有Ν—SiC層lib。在N型半導體基板11的 N^SiC層lib側的面，設有PN結區(qū)域17a和肖特基結區(qū)域17b，所述PN結區(qū)域17a設置有與N型半導體基板11進行PN接合的P型區(qū)域12，所述肖特基結區(qū)域17b是肖特基電極14 與N型半導體基板11的Ν—SiC層lib進行肖特基接觸而成。如圖4A所示，在PN結區(qū)域17a，以被埋入的方式形成有剖視為矩形的多個P型區(qū)域12。在各P型區(qū)域12上，形成有平面面積比P型區(qū)域12小的接觸金屬膜13。接觸金屬膜13是與P型區(qū)域12形成良好的歐姆接觸的接觸金屬膜。另外，如圖4A所示，肖特基電極14覆蓋各接觸金屬膜13上，連續(xù)地設置在PN結區(qū)域17a和肖特基結區(qū)域17b。因此，圖 4A所示的半導體裝置，成為在PN結區(qū)域17a中，在P型區(qū)域12與肖特基電極14之間配置有接觸金屬膜13的半導體裝置。另外，在N型半導體基板11的N+SiC層Ila側(圖4中為下側)的面，設有與N型半導體基板11的N+SiC層Ila歐姆接觸的歐姆電極15。作為制造圖4A所示的半導體裝置的方法，可舉出以下所示的方法等。首先，在具有N+SiC層Ila和形成于N+SiC層Ila上的Ν—SiC層lib的N型半導體基板11上，形成覆蓋成為肖特基結區(qū)域17b的區(qū)域的掩模(省略圖示)，向N型半導體基板11的成為PN結區(qū)域17a的區(qū)域離子注入P型雜質(zhì)，除去掩模。接著，為使離子注入到N型半導體基板11的 P型雜質(zhì)擴散并活化，在高溫下進行熱處理。由此，如圖4B所示，形成被埋入到N型半導體基板11中并與N型半導體基板11進行了 PN接合的剖視為矩形的多個P型區(qū)域12。其后，如圖4B所示，在N型半導體基板11的N+SiC層Ila側形成歐姆電極15。接著，在P型區(qū)域12上形成成為接觸金屬膜13的金屬膜，進行用于與P型區(qū)域12 形成良好的歐姆接觸的熱處理。接著，在成為接觸金屬膜13的金屬膜上形成掩模(省略圖示)，所述掩模覆蓋在俯視中與P型區(qū)域12重合的區(qū)域，蝕刻成為肖特基結區(qū)域17b的區(qū)域的成為接觸金屬膜13的金屬膜而進行圖案化，如圖4B所示，形成接觸金屬膜13。其后，如圖4C所示，形成肖特基電極14，所述肖特基電極14連續(xù)地設置在PN結區(qū)域17a和肖特基結區(qū)域17b，覆蓋接觸金屬膜13上，在肖特基結區(qū)域17b與N型半導體基板 11肖特基接觸。如以上那樣得到圖4A所示的半導體裝置。圖4A所示的半導體裝置，是通過離子注入并熱處理而形成的剖視為矩形的P型區(qū)域12被埋入到N型半導體基板11中的裝置，所以在圖4A中用虛線表示的施加反向電壓時的耗盡層(cbpletion layer)的擴展，在PN結區(qū)域17a和肖特基結區(qū)域17b，在N型半導體基板11的深度方向上大大不同，存在下述不良情況在作為耗盡層的厚度較薄的P型區(qū)域 12的側面與底面的邊界的角部(在圖4A中，用虛線的圓形表示的區(qū)域)電場集中，容易產(chǎn)生較大的漏電流。漏電流損害半導體裝置的可靠性，所以要求緩和電場集中從而抑制漏電流。另外，在圖4A 圖4C所示的半導體裝置的制造方法中，為了形成接觸金屬膜13， 在成為接觸金屬膜13的金屬膜上形成掩模，所述掩模覆蓋在俯視中與P型區(qū)域12重合的區(qū)域。如果接觸金屬膜13形成于N型半導體基板11上，則會產(chǎn)生漏電流。因此，接觸金屬膜13是如圖4B所示，平面面積比P型區(qū)域12小至少考慮了用于形成接觸金屬膜13的掩模的對位余量的尺寸Cl1的面積部分的金屬膜。對位余量的尺寸Cl1是根據(jù)形成掩模時所用的曝光裝置的對位精度等而決定的尺寸，通常為3 μ m左右的尺寸。 但是，P型區(qū)域12上的不與接觸金屬膜13重合的區(qū)域，成為在PN結區(qū)域17a不能夠與肖特基電極14形成歐姆接觸的無效區(qū)域，所以會使半導體裝置產(chǎn)生多余的電力損耗。 因此，在圖4A所示的半導體裝置中，要求減小P型區(qū)域12上的不與接觸金屬膜13重合的區(qū)域，使半導體裝置的性能提高。 另外，在圖4A所示半導體裝置中，必須使接觸金屬膜13的平面面積比P型區(qū)域12 小至少考慮了用于形成接觸金屬膜13的掩模的對位余量的尺寸Cl1的面積部分，但在進行接觸金屬膜13和P型區(qū)域12的微細加工時成為阻礙，有時不能充分地確保半導體裝置上的肖特基結區(qū)域17b的面積。如果肖特基結區(qū)域17b的面積小，則有時不能充分地減小半導體裝置的正向電壓降。另外，在圖4A 圖4C所示的半導體裝置的制造方法中，優(yōu)選采用將制造工序簡化、可以效率良好地制造的生產(chǎn)率優(yōu)異的方法。本發(fā)明是鑒于上述狀況而完成的，其目的在于提供一種高性能的半導體裝置，其中，難以發(fā)生電場集中并可以抑制漏電流，可以減小PN結區(qū)域中的無效區(qū)域，可以充分地確保肖特基結區(qū)域的面積，可以效率良好并容易地進行制造。另外，本發(fā)明的目的在于提供一種可以效率良好并容易地制造半導體裝置的制造方法，所述半導體裝置難以發(fā)生電場集中并可以抑制漏電流，可以減小PN結區(qū)域中的無效區(qū)域，可以充分地確保肖特基結區(qū)域的面積。為了達到上述目的，本發(fā)明采用了以下的構成。(1) 一種半導體裝置，其特征在于，在由SiC形成的第1導電類型的半導體基板的一個面上，設置有PN結區(qū)域和肖特基結區(qū)域，所述PN結區(qū)域是第2導電類型層與上述半導體基板進行PN接合而成的，所述肖特基結區(qū)域是肖特基電極與上述半導體基板進行肖特基接觸而成的，在上述PN結區(qū)域具備設置于上述半導體基板上的包含上述第2導電類型層的剖視為梯形的凸狀部；和在上述凸狀部的上述第2導電類型層上形成歐姆接觸的接觸層，上述肖特基電極覆蓋上述凸狀部的側面和上述接觸層，并連續(xù)地設置于上述PN結區(qū)域和上述肖特基結區(qū)域。(2)根據(jù)(1)所述的半導體裝置，其特征在于，上述肖特基結區(qū)域的上述半導體基板的表面的延伸方向和上述凸狀部的側面的延伸方向構成的角度為100° 135°的范圍。(3)根據(jù)(1)或( 所述的半導體裝置，其特征在于，上述肖特基結區(qū)域的上述半導體基板和上述凸狀部的側面相接的區(qū)域由曲面構成。(4)根據(jù)(1) (3)的任一項所述的半導體裝置，其特征在于，上述接觸層設置于上述第2導電類型層的上面整個面上。(5)根據(jù)(1) 的任一項所述的半導體裝置，其特征在于，在上述半導體基板的另一個面上，設置有與上述半導體基板歐姆接觸的歐姆電極。(6)根據(jù)(1) (5)的任一項所述的半導體裝置，其特征在于，上述半導體基板包含第1導電類型的第一 SiC層；和形成于上述第一 SiC層上，并含有濃度比上述第一 SiC 層低的第1導電類型的雜質(zhì)的第二 SiC層。(7)—種半導體裝置的制造方法，是制造在由SiC形成的第1導電類型的半導體基板的一個面上設置有第2導電類型層與上述半導體基板進行PN接合而成的PN結區(qū)域和肖特基電極與上述半導體基板肖特基接觸而成的肖特基結區(qū)域的半導體裝置的方法，其特征在于，具備在上述半導體基板上，順序地形成第2導電類型的PN結層、和在上述PN結層上形成歐姆接觸的歐姆接觸層的工序；蝕刻工序，該工序通過在上述歐姆接觸層上形成在使上述肖特基結區(qū)域露出的同時覆蓋上述PN結區(qū)域的掩模，并至少蝕刻上述歐姆接觸層和上述PN結層，從而在上述PN結區(qū)域形成包含由上述PN結層構成的第2導電類型層的剖視為梯形的凸狀部和由上述凸狀部上的上述歐姆接觸層構成的接觸層，并除去上述掩模；和形成上述肖特基電極的工序，所述肖特基電極被連續(xù)地設置于上述PN結區(qū)域以及上述肖特基結區(qū)域，覆蓋上述凸狀部的側面和上述接觸層，在上述肖特基結區(qū)域與上述半導體基板肖特基接觸。(8)根據(jù)(6)所述的半導體裝置的制造方法，其特征在于，通過進行上述蝕刻工序，形成上述肖特基結區(qū)域的上述半導體基板的表面的延伸方向與上述凸狀部的側面的延伸方向構成的角度為100° 135°的范圍的上述凸狀部。(9)根據(jù)(7)或(9)所述的半導體裝置的制造方法，其特征在于，通過進行上述蝕刻工序，使上述肖特基結區(qū)域的上述半導體基板與上述凸狀部的側面相接的區(qū)域成為曲(10)根據(jù)(7) (9)的任一項所述的半導體裝置的制造方法，其特征在于，上述蝕刻工序包括通過蝕刻上述歐姆接觸層，使上述PN結層露出后，使用CF4與&的混合氣體干蝕刻上述PN結層直到達到上述半導體基板，來形成上述凸狀部的工序。(11)根據(jù)(7) (10)的任一項所述的半導體裝置的制造方法，其特征在于，上述蝕刻工序包括蝕刻上述PN結層直到達到上述半導體基板后，通過濕蝕刻來除去殘存于在俯視中不與上述凸狀部的頂部重合的區(qū)域的上述歐姆接觸層的工序。(12)根據(jù)(7) (11)的任一項所述的半導體裝置的制造方法，其特征在于，在上述蝕刻工序中，在上述第2導電類型層的上面整個面上殘留上述接觸層。(13)根據(jù)(7) (1 的任一項所述的半導體裝置的制造方法，其特征在于，使用離子注入法形成上述PN結層。(14)根據(jù)(7) (1 的任一項所述的半導體裝置的制造方法，其特征在于，使用外延生長法形成上述PN結層。(15)根據(jù)(7) (14)的任一項所述的半導體裝置的制造方法，其特征在于，具備 在上述半導體基板的另一面上設置與上述半導體基板歐姆接觸的歐姆電極的工序。本發(fā)明的半導體裝置，是在由SiC形成的第1導電類型的半導體基板的一個面上設有第2導電類型層與上述半導體基板PN接合而成的PN結區(qū)域和肖特基電極與上述半導體基板肖特基接觸而成的肖特基結區(qū)域，在PN結區(qū)域具備設置在半導體基板上的包含上述第2導電類型層的剖視為梯形的凸狀部和在上述凸狀部的上述第2導電類型層上形成歐姆接觸的接觸層，上述肖特基電極覆蓋上述凸狀部的側面和上述接觸層而連續(xù)地設在上述 PN結區(qū)域和上述肖特基結區(qū)域的裝置，所以在半導體基板與第2導電類型層的PN接合面的形狀成為平面狀的同時，半導體基板與肖特基電極的肖特基接合面和PN接合面被大致直線狀地配置，在施加反向電壓時的耗盡層中擴大，在PN結區(qū)域和肖特基結區(qū)域，在半導體基板的深度方向幾乎沒有差異，成為耗盡層的厚度大致均勻的裝置。因此，本發(fā)明的半導體裝置，難以發(fā)生電場集中，可以抑制漏電流的產(chǎn)生，成為可靠性高的半導體裝置。另外，本發(fā)明的半導體裝置，是在PN結區(qū)域具備設置在半導體基板上的包含上述第2導電類型層的凸狀部和在上述凸狀部的上述第2導電類型層上形成歐姆接觸的接觸層的半導體裝置，所以成為可以采用下述方法在PN結區(qū)域形成凸狀部和接觸層的裝置在半導體基板上順序地形成第2導電類型的PN結層和在上述PN結層上形成歐姆接觸的歐姆接觸層，在歐姆接觸層上，形成在使肖特基結區(qū)域露出的同時覆蓋上述PN結區(qū)域的掩模，至少蝕刻歐姆接觸層和PN結層。因而，本發(fā)明的半導體裝置，為了形成接觸層，不需要如在成為接觸層的層上形成覆蓋在俯視中與第2導電類型層重合的區(qū)域的掩模的情況那樣使接觸層的平面面積比第2 導電類型層小考慮了用于形成接觸層的掩模的對位余量的尺寸的面積部分，可以減小不與第2導電類型層上的接觸層重合的區(qū)域。因此，可以減小PN結區(qū)域中的無效區(qū)域，可以制成為低損耗且高性能的半導體裝置。另外，在本發(fā)明的半導體裝置中，不需要使接觸層的平面面積比第2導電類型層小考慮了用于形成接觸層的掩模的對位余量的尺寸的面積部分，所以接觸層和第2導電類型層的微細加工變得容易，能夠充分地確保肖特基結區(qū)域的面積，可以充分地減小半導體裝置的正向電壓降。另外，本發(fā)明的半導體裝置的制造方法，是具備下述工序的方法在半導體基板上順序地形成第2導電類型的PN結層、和在上述PN結層上形成歐姆接觸的歐姆接觸層的工序；通過在上述歐姆接觸層上，形成在使上述肖特基結區(qū)域露出的同時覆蓋上述PN結區(qū)域的掩模，至少蝕刻上述歐姆接觸層和上述PN結層，來在上述PN結區(qū)域形成包含由上述PN 結層構成的第2導電類型層的剖視為梯形的凸狀部和由上述凸狀部上的上述歐姆接觸層構成的接觸層，并除去上述掩模的蝕刻工序；和形成連續(xù)地設在上述PN結區(qū)域以及上述肖特基結區(qū)域，覆蓋上述凸狀部的側面和上述接觸層，并在上述肖特基結區(qū)域與上述半導體基板肖特基接觸的上述肖特基電極的工序，所以在第2導電類型層的形成時和接觸層的形成時都可以使用在蝕刻工序中所形成的掩模，與在第2導電類型層的形成時和接觸層的形成時分別形成掩模的情況相比，可以將制造工序簡化，可以效率良好地制造。另外，在本發(fā)明的半導體裝置的制造方法中，通過在歐姆接觸層上，形成在使肖特基結區(qū)域露出的同時覆蓋上述PN結區(qū)域的掩模，至少蝕刻上述歐姆接觸層和上述PN結層， 來在上述PN結區(qū)域形成包含由上述PN結層構成的第2導電類型層的凸狀部和由上述凸狀部上的上述歐姆接觸層構成的接觸層，所以不需要使接觸層的平面面積比第2導電類型層小考慮了用于形成接觸層的掩模的對位余量的尺寸的面積部分，可以減小PN結區(qū)域中的無效區(qū)域，可以形成低損耗且高性能的半導體裝置，并且，接觸層和第2導電類型層的微細加工變得容易，能夠充分地確保肖特基結區(qū)域的面積，可以充分地減小半導體裝置的正向電壓降。


圖IA是表示作為本發(fā)明的半導體裝置的一例的肖特基勢壘二極管(SBD)的剖面圖。圖IB是用于說明半導體裝置的制造工序的一例的工序圖。圖IC是用于說明半導體裝置的制造工序的一例的工序圖。圖ID是用于說明半導體裝置的制造工序的一例的工序圖。圖IE是用于說明半導體裝置的制造工序的一例的工序圖。圖2是表示作為本發(fā)明的半導體裝置的另一例的肖特基勢壘二極管(SBD)的剖面圖。
圖3A是表示實施例1和比較例的半導體裝置的正向電流與正向電壓降的關系的曲線圖。圖;3B是表示實施例2和比較例的半導體裝置的反向電流和反向電壓的關系的圖。圖4A是表示現(xiàn)有的半導體裝置的一例的剖面圖。圖4B是用于說明半導體裝置的制造工序的一例的工序圖。圖4C是用于說明半導體裝置的制造工序的一例的工序圖。
具體實施例方式以下參照附圖詳細地說明本發(fā)明。另外，在以下的說明中，參照的附圖所圖示的各部分的大小、厚度和尺寸等，有時與實際的半導體裝置的尺寸關系不同?！赴雽w裝置」圖IA是表示作為本發(fā)明的半導體裝置的一例的肖特基勢壘二極管(SBD)的剖面圖。另外，圖IB 圖IE是用于說明圖IA所示的半導體裝置的制造工序的一例的工序圖。在圖IA中，標記1表示N型(第1導電類型)的半導體基板。半導體基板1，是在低電阻的N+SiC層Ia (第一 SiC層)上形成通過使N—型外延層生長而設置的Ν—SiC層Ib (第二 SiC層)而構成的基板。Ν—SiC層Ib是含有濃度比N+SiC 層Ia低的N型雜質(zhì)的層。在半導體基板1的Ν—SiC層Ib側的面(一個面)上，設有P型層2(第2導電類型層)與半導體基板IPN接合而成的PN結區(qū)域7a和肖特基電極4與半導體基板1肖特基接觸而成的肖特基結區(qū)域7b。如圖IA所示，在PN結區(qū)域7a具備剖視為梯形的凸狀部加、和接觸層3。在本實施方式中，凸狀部加由凸部Ic和P型層2形成，所述凸部Ic由半導體基板1形成，是從半導體基板1的N_SiC層Ib側的面突出而形成的剖視為梯形的凸部，所述P型層2設置在凸部Ic的頂部上的整個面上且剖視為梯形。P型層2是向半導體基板1的Ν—SiC層Ib注入擴散Al和/或B等的P型雜質(zhì)而成的層。另外，優(yōu)選肖特基結區(qū)域7a的半導體基板1的表面的延伸方向與凸狀部加的側面的延伸方向構成的角度θ為鈍角，在100° 135°的范圍。當上述的構成角度Θ在 100° 135°的范圍內(nèi)時，可以更有效地防止電場集中，可以有效地抑制漏電流的產(chǎn)生，可以在更進一步地提高可靠性的同時，有效地防止由凸狀部加和接觸層3形成的階差所引起的肖特基電極4的形成不良，而且，可以充分地縮小不與P型層2上的接觸層3重合的區(qū)域。 再者，上述的構成角度θ越接近180°，則越能有效地防止漏電流的產(chǎn)生和起因于階差的形成不良。另外，上述的構成角度θ越接近90°，則越能夠減小不與P型層2上的接觸層 3重合的區(qū)域，可以減小PN結區(qū)域中的無效區(qū)域。另外，如圖IA所示，接觸層3被設置在P型層2的接觸層3側的面(上面)的整個面上，在凸狀部加的P型層2上形成歐姆接觸。接觸層3是與P型層2形成歐姆接觸的層，是由包含Ti和Al的合金等的金屬形成的層。當接觸層3是由包含Ti和Al的合金形成的層時，接觸層3的電阻值變得充分低，成為與P型層2良好地歐姆接合的層。另外，如圖IA所示，肖特基電極4覆蓋凸狀部加的側面、和接觸層3的側面以及上面，連續(xù)地設置在PN結區(qū)域7a以及肖特基結區(qū)域7b。并且，在圖IA所示的半導體裝置中，在PN結區(qū)域7a中，接觸層3配置在P型層2與肖特基電極4之間。肖特基電極4是由 Mo、Ti等的金屬形成的電極，優(yōu)選是由以Mo為主成分的金屬形成的電極。當肖特基電極4 是由以Mo為主成分的金屬形成的電極時，成為與半導體基板1的KSiC層Ib良好地肖特基接觸的電極。進一步地，當接觸層3由含有Ti和Al的合金形成，肖特基電極4由Mo為主成分的金屬形成時，接觸層3與肖特基電極4的電連接也變得良好。另外，在肖特基電極4的與半導體基板1相反側的面(圖IA中為上側的面)上， 形成有由含有Al的金屬形成的表面焊盤電極(省略圖示)，在表面焊盤電極上，以規(guī)定的形狀形成有由感光性聚酰亞胺膜等構成的鈍化膜(省略圖示)。另外，如圖IA所示，在半導體基板1的N+SiC層Ia側的面(另一個面)，設置有與半導體基板1的N+SiC層Ia歐姆接觸的歐姆電極5。歐姆電極5是由以Ni為主成分的金屬等的金屬形成的電極。另外，在歐姆電極5的與半導體基板1相反側的面(圖IA中為下側的面)，形成有由Ni層和Ag層等的金屬形成的背面焊盤電極(省略圖示)?！赴雽w裝置的制造方法」圖IA所示的半導體裝置可以利用例如以下所示的方法制造。首先，在由N+SiC層Ia構成的半導體基板上，使N—型外延層生長，形成Ν—SiC層lb， 制成為在N+SiC層Ia上具備Ν—SiC層Ib的N型的半導體基板1。接著，使用離子注入法在半導體基板1的N_SiC層Ib上形成PN結層(省略圖示)。 具體而言，例如，以利用CVD(化學氣相沉積，Chemical Vapor Deposition)法形成的氧化膜為掩模，向半導體基板1的Ν—SiC層Ib上的所希望的區(qū)域，離子注入Al和/或B等的P 型雜質(zhì)。其后，除去由氧化膜構成的掩模。接著，為了使離子注入到半導體基板1的P型雜質(zhì)擴散并活化，在高溫下進行熱處理。這里的熱處理，例如在Ar等的惰性氣體氣氛中或真空中在1700°C左右的溫度進行。由此，在半導體基板1上的所希望的區(qū)域形成與半導體基板1層Ib進行PN接合的P
型的PN結層。其后，在半導體基板1的N+SiC層Ia側的面，利用例如濺射法形成由以Ni為主成分的金屬形成的金屬膜。接著，為了獲得良好的歐姆接觸，在例如Ar等的惰性氣體氣氛中在1000°C左右的溫度進行熱處理。由此，如圖IB所示，形成與半導體基板1的N+SiC層Ia歐姆接觸的歐姆電極5。其后，在形成有PN結層的半導體基板1層Ib側的面，利用例如濺射法形成由含有Ti和Al的合金構成的金屬膜。接著，為了獲得良好的歐姆接觸，在例如Ar等的惰性氣體氣氛中在900°C左右的溫度進行熱處理。由此，形成在PN結層上形成了歐姆接觸的歐姆接觸層3a。(蝕刻工序)接著，進行蝕刻歐姆接觸層3a、PN結層和半導體基板1的N_SiC層Ib的一部分的蝕刻工序。在蝕刻工序中，首先，在歐姆接觸層3a上形成抗蝕劑層，使用光刻技術進行圖案化，如圖IB所示，形成在使肖特基結區(qū)域7b露出的同時覆蓋PN結區(qū)域7a的抗蝕劑圖案所構成的掩模6。其后，通過使用例如氯氣的RIE(反應離子蝕刻，Reactive Ion Kching)等的干蝕刻來蝕刻歐姆接觸層3a，使肖特基結區(qū)域7b的PN結層露出。接著，使用例如CF4與&的混合氣體干蝕刻PN結層和半導體基板1的N_SiC層Ib 的一部分。此時，采用調(diào)整蝕刻速度等的蝕刻條件的方法等，如圖IB所示，在PN結區(qū)域7a 形成凸狀部2a，該凸狀部加是由凸部Ic和P型層2構成，所述凸部Ic由半導體基板1的 N-SiC層Ib構成，所述P型層2由PN結層構成，且肖特基結區(qū)域7a的半導體基板1的表面的延伸方向與凸狀部加的側面的延伸方向的構成的角度θ在100° 135°的范圍的剖視為梯形的凸狀部。再者，在本實施方式中，列舉通過將5比層Ib的一部分與PN結層一起干蝕刻、 除去，形成包含半導體基板1的N_SiC層Ib的一部分的凸狀部加的情況為例進行了說明， 但這里的干蝕刻，只要可以除去PN結層即可，至少進行到達到半導體基板1即可。因此，在此處的干蝕刻中，半導體基板1也可以不被除去，但為了完全地除去肖特基結區(qū)域7b的PN 結層，優(yōu)選除去3比層Ib的一部分。但是，如果被除去的N_SiC層Ib的厚度變多，則在半導體基板1與肖特基電極4的肖特基接合面和半導體基板1與P型層2的PN接合面之間形成階差，有可能容易發(fā)生電場集中。因此，被除去層Ib的厚度，優(yōu)選在可完全地除去肖特基結區(qū)域7b的PN結層的范圍盡量地薄。再者，此處的干蝕刻中，當半導體基板1 未被除去時，凸狀部加僅由P型層2構成。這樣地形成凸狀部加后，通過濕蝕刻除去殘存于在俯視中不與凸狀部加的頂部重合的區(qū)域的歐姆接觸層3a。在此處的濕蝕刻中，如圖IC所示，在P型層2上的整個面上殘留歐姆接觸層3a。由此，在PN結區(qū)域7a中，在構成凸狀部加的P型層2的接觸層3側的面的整個面上，形成由歐姆接觸層3a構成的接觸層3。其后，如圖ID所示，除去掩模6。繼而，在形成有直到接觸層3的各層的圖ID所示的半導體基板1的Ν—SiC層Ib側的面，利用蒸鍍法或濺射法形成例如由Mo、Ti等的金屬形成的金屬膜以作為成為肖特基電極4的金屬膜。接著，在成為肖特基電極4的金屬膜上形成抗蝕劑層，使用光刻技術進行圖案化，形成由抗蝕劑圖案構成的掩模。其后，濕蝕刻成為肖特基電極4的金屬膜，圖案化成連續(xù)地設置在PN結區(qū)域7a和肖特基結區(qū)域7b，并覆蓋凸狀部加的側面和接觸層3的側面和上面的形狀。其后，為了控制肖特基勢壘高度(ΦΒ)，在例如Ar等的惰性氣體氣氛中在600°C左右的溫度進行熱處理，如圖IE所示，形成為在肖特基結區(qū)域7b中與半導體基板 1 層Ib肖特基接觸的肖特基電極4。接著，在肖特基電極4上，利用濺射法等形成例如Al等的金屬膜以作為成為表面焊盤電極的金屬膜，使用由抗蝕劑圖案構成的掩模進行蝕刻，形成規(guī)定的形狀的表面焊盤電極(省略圖示)。其后，通過在表面焊盤電極上涂布感光性聚酰亞胺膜，利用所希望的圖案進行曝光、顯像，來形成規(guī)定的形狀的鈍化膜(省略圖示)。繼而，在歐姆電極5的與半導體基板1相反側的面(圖IA中為下側的面)，利用濺射法等形成例如包含Ni層和Ag層的金屬膜，形成背面焊盤電極(省略圖示)。如以上那樣獲得圖IA所示的半導體裝置。
圖IA所示的半導體裝置是下述的半導體裝置在半導體基板1的N_SiC層Ib側的面設置有PN結區(qū)域7a和肖特基結區(qū)域7b，所述PN結區(qū)域7a是P型層2與半導體基板 1進行PN接合而成的，所述肖特基結區(qū)域7b是肖特基電極4與半導體基板1肖特基接觸而成的，在PN結區(qū)域7a具備設置在半導體基板1上的包含P型層2的剖視為梯形的凸狀部 2a和在凸狀部加的P型層2上形成歐姆接觸的接觸層3，肖特基電極4覆蓋凸狀部加的側面和接觸層3，連續(xù)地設置在PN結區(qū)域7a和肖特基結區(qū)域7b，由此，在半導體基板1與 P型層2的PN接合面的形狀成為平面狀的同時，半導體基板1與肖特基電極4的肖特基接合面和PN接合面被配置成大致直線狀。因此，在本實施方式的半導體裝置中，如圖IA中用虛線所示，施加反向電壓時的耗盡層的擴大，在PN結區(qū)域7a和肖特基結區(qū)域7b中基本上沒有在半導體基板1的深度方向的差異。因而，本實施方式的半導體裝置，成為難以發(fā)生電場集中，可以抑制漏電流的產(chǎn)生，可靠性高的半導體裝置。另外，圖IA所示的半導體裝置，是在PN結區(qū)域7a具備設置在半導體基板1上的包含P型層2的凸狀部加和在凸狀部加的P型層2上形成歐姆接觸的接觸層3的半導體裝置，所以利用在半導體基板1上順序地形成第2導電類型的PN結層、和與PN結層歐姆接觸的歐姆接觸層3a，并在歐姆接觸層3a上形成在使肖特基結區(qū)域7b露出的同時覆蓋PN結區(qū)域7a的掩模6，至少蝕刻歐姆接觸層3a和PN結層的方法，可以在PN結區(qū)域7a形成凸狀部加和接觸層3。因而，圖IA所示的半導體裝置，不需要使接觸層3的平面面積比P型層2小考慮了用于形成接觸層3的掩模的對位余量的尺寸的面積部分，可以減小不與P型層2上的接觸層3重合的區(qū)域。因此，可以減小PN結區(qū)域7a中的無效區(qū)域，可以形成為低損耗且高性能的半導體裝置。進一步地，在圖IA所示的半導體裝置中，接觸層3設置在P型層2的接觸層3側的面的整個面上，所以PN結區(qū)域7a中的無效區(qū)域非常小，可以形成為更低損耗且高性能的半導體裝置。另外，在圖IA所示的半導體裝置中，不需要使接觸層3的平面面積比P型層2小考慮了用于形成接觸層3的掩模的對位余量的尺寸的面積部分，所以接觸層3和P型層2 的微細加工變得容易，可充分地確保肖特基結區(qū)域7b的面積，可以充分地減小半導體裝置的正向電壓降。另外，根據(jù)本實施方式的半導體裝置的制造方法，在蝕刻歐姆接觸層3a、PN結層和半導體基板1的Ν—SiC層Ib的一部分時形成的掩模為1個，所以與在蝕刻歐姆接觸層3a、 PN結層和N_SiC層Ib時分別形成掩模的情況相比，可以將制造工序簡化，可以效率良好地制造?！钙渌贡景l(fā)明的半導體裝置，并并不限定于上述的實施方式，例如，可以形成為圖2所示的半導體裝置。圖2是表示作為本發(fā)明的半導體裝置的另一例的肖特基勢壘二極管(SBD) 的剖面圖。圖2所示的半導體裝置，與圖IA所示的半導體裝置的不同之處僅在于肖特基結區(qū)域7b的半導體基板1與凸狀部加的側面的相連接的區(qū)域ld，在圖IA所示的半導體裝置中是由大致平面構成的，與此相對，在圖2所示的半導體裝置中是由曲面構成。因此，在圖2所示的半導體裝置中，關于與圖IA所示的半導體裝置相同的構件，附帶相同的標記，省略說明。圖2所示的半導體裝置，是在蝕刻工序中，采用調(diào)整蝕刻速度等的蝕刻條件的方法等來使肖特基結區(qū)域7b的半導體基板1與凸狀部加的側面相連接的區(qū)域Id成為曲面， 除此以外，可以與圖IA所示的半導體裝置同樣地制造。在圖2所示的半導體裝置中，肖特基結區(qū)域7b的半導體基板1與凸狀部加的側面相連接的區(qū)域Id成為由曲面構成的區(qū)域，所以肖特基結區(qū)域7b的半導體基板1與凸狀部加的側面相連接的區(qū)域Id形成電弧，在肖特基結區(qū)域7b的半導體基板1與凸狀部加的側面相連接的區(qū)域Id中的電場集中被進一步緩和，如圖2中用虛線所示，施加反向電壓時的耗盡層的擴大，在PN結區(qū)域7a和肖特基結區(qū)域7b中在半導體基板1的深度方向的差異更加少，耗盡層的厚度變得更均勻。因此，根據(jù)本實施方式的半導體裝置，可以更有效地抑制肖特基結區(qū)域7b的邊緣部的漏電流的產(chǎn)生，可以更進一步地使可靠性提高。另外，在圖2所示的半導體裝置中，與圖IA所示的半導體裝置同樣地，不需要使接觸層3的平面面積比P型層2小考慮了用于形成接觸層3的掩模的對位余量的尺寸的面積部分，所以可以減小不與P型層2上的接觸層3重合的區(qū)域，可以減小PN結區(qū)域7a中的無效區(qū)域，可以形成低損耗且高性能的半導體裝置，并且，接觸層3和P型層2的微細加工變得容易，可充分地確保肖特基結區(qū)域7b的面積，可以充分地減小半導體裝置的正向電壓降。另外，在圖2所示的半導體裝置的制造方法中，與圖IA所示的半導體裝置的制造方法同樣地，在蝕刻歐姆接觸層3a和PN結層、以及半導體基板1的N_SiC層Ib的一部分時形成的掩模為1個，所以可以容易地效率良好地制造。進而，在上述的實施方式中，列舉使用離子注入法形成成為P型層2的PN結層的方法作為例子進行了說明，但成為P型層2的PN結層也可以使用外延生長法形成?！笇嵤├挂韵?，基于實施例具體地說明本發(fā)明。但是，本發(fā)明并不僅限定于這些實施例。(實施例1)如下所述地制造了圖IA所示的實施例1的肖特基勢壘二極管。首先，在由雜質(zhì)濃度為2E18cnT3的N+SiC層Ia形成的半導體基板1上使N—型外延層生長，形成雜質(zhì)濃度為 lE16cnT3的Ν—SiC層Ib，得到具備N+SiC層Ia和Ν—SiC層Ib的N型的半導體基板1。接著， 在半導體基板1的N_SiC層Ib上，使用離子注入法形成了 PN結層(省略圖示)。具體而言，以利用CVD(Chemical Vapor Deposition)法形成的氧化膜為掩模，在半導體基板1的 N_SiC層Ib上，在600°C的溫度離子注入由鋁構成的P型雜質(zhì)使得達到雜質(zhì)濃度2E19cm_3。 其后，除去由氧化膜構成的掩模。接著，為了使離子注入到半導體基板1的P型雜質(zhì)擴散并活化而進行熱處理。在此的熱處理，是在Ar氣體氣氛中在1700°C的溫度進行。由此，在半導體基板1上的所希望的區(qū)域形成了與Ν—SiC層Ib進行了 PN接合的P型的PN結層。其后，在半導體基板1的N+SiC層Ia側的面，利用濺射法形成由Ni構成的金屬膜， 為了獲得良好的歐姆接觸，在Ar氣體氣氛中在1000°C的溫度進行熱處理，由此形成了與半導體基板1的N+SiC層Ia歐姆接觸的歐姆電極5。
其后，在半導體基板1的Ν—SiC層Ib側的面，利用濺射法形成由含有Ti和Al的合金構成的金屬膜，為了獲得良好的歐姆接觸，在Ar氣體氣氛中在900°C的溫度下進行熱處理，由此形成了與PN結層歐姆接觸的歐姆接觸層3a。(蝕刻工序)接著，在歐姆接觸層3a上，形成在使肖特基結區(qū)域7b露出的同時覆蓋PN結區(qū)域 7a的抗蝕劑圖案構成的掩模6，利用使用氯氣的RIE來蝕刻歐姆接觸層3a，使肖特基結區(qū)域 7b的PN結層露出。接著，使用CF4與&的混合氣體干蝕刻PN結層和半導體基板1的N_SiC層Ib的一部分，在PN結區(qū)域7a形成了包含由N_SiC層Ib構成的凸部Ic和由PN結層構成的P型層2，且肖特基結區(qū)域7a的半導體基板1的表面的延伸方向與凸狀部加的側面的延伸方向構成的角度為100°的剖視為梯形的凸狀部加。再者，肖特基結區(qū)域7b的半導體基板1 與凸狀部加的側面相連接的區(qū)域是由大致平面構成的區(qū)域。另外，在這樣得到的P型層2 中，相鄰的P型層2之間的間隔為5 μ m。這樣地形成了凸狀部加后，通過濕蝕刻來除去殘存于在俯視中不與凸狀部加的頂部重合的區(qū)域的歐姆接觸層3a，在PN結區(qū)域7a中，在P型層2的接觸層3側的面的整個面上，形成了由歐姆接觸層3a構成的接觸層3。其后，除去了掩模6。繼而，在半導體基板1的N_SiC層Ib側的面，利用蒸鍍法形成由Mo構成的金屬膜， 使用由抗蝕劑圖案構成的掩模進行濕蝕刻，圖案化成連續(xù)地設置在PN結區(qū)域7a和肖特基結區(qū)域7b，并覆蓋凸狀部加的側面和接觸層3的側面以及上面的形狀。其后，為了控制肖特基勢壘高度(Φ B)，在Ar氣體氣氛中在600°C的溫度進行熱處理，形成了在肖特基結區(qū)域 7b中與N_SiC層Ib肖特基接觸的肖特基電極4。接著，在肖特基電極4上，利用濺射法形成Al膜，使用由抗蝕劑圖案構成的掩模進行蝕刻，形成了規(guī)定的形狀的表面焊盤電極。其后，通過在表面焊盤電極上涂布感光性聚酰亞胺膜，利用所希望的圖案進行曝光、顯像，來形成了規(guī)定的形狀的鈍化膜。繼而，在歐姆電極5的與半導體基板1相反側的面，利用濺射法形成包含Ni層和 Ag層的金屬膜，形成了背面焊盤電極。如以上那樣地操作，得到了實施例1的半導體裝置。(比較例)如下所述地制造了圖4A所示的比較例的肖特基勢壘二極管。首先，與實施例1同樣地，得到了具備N+SiC層Ila和Ν—SiC層lib的N型的半導體基板11。然后，在N型半導體基板11上形成掩模后，與實施例1同樣地，離子注入P型雜質(zhì)，進行熱處理，由此形成了被埋入到N型半導體基板11的PN結區(qū)域17a的剖視為矩形的 P型區(qū)域12。再者，在這樣得到的P型區(qū)域12中，相鄰的P型區(qū)域12之間的間隔為5 μ m。其后，與實施例1同樣地，形成了歐姆電極15。繼而，在P型區(qū)域12上，形成與實施例1的接觸層3同樣的金屬膜，與實施例1同樣地進行了熱處理。接著，在金屬膜上，形成覆蓋在俯視中與P型區(qū)域12重合的區(qū)域的掩模，蝕刻金屬膜來進行圖案化，形成了接觸金屬膜13。再者，用于形成金屬膜的掩模的對位余量的尺寸4*311111。其后，與實施例1的肖特基電極4同樣地，形成了連續(xù)地設置在PN結區(qū)域17a和肖特基結區(qū)域17b，覆蓋接觸金屬膜13上，在肖特基結區(qū)域17b與N型半導體基板11肖特基接觸的肖特基電極14。其后，與實施例1同樣地，形成了表面焊盤電極、鈍化膜、背面焊盤電極。如以上那樣，得到了比較例的半導體裝置。調(diào)查了這樣得到的實施例1和比較例的相鄰的接觸層3(接觸金屬膜13)之間的尺寸。其結果，實施例為6 μ m，比較例為11 μ m。另外，調(diào)查了實施例1和比較例的半導體裝置的正向電流與正向電壓降的關系。 將其結果示于圖3A。圖3A是表示實施例1和比較例的半導體裝置的正向電流與正向電壓降的關系的曲線圖。如圖3A所示，在實施例1中與比較例相比，正向電壓降變小。這是因為在實施例中與比較例相比，可以將接觸層3和P型層2微細化，可以將接觸層3 (接觸金屬膜13)之間的尺寸增大，可以充分地確保肖特基結區(qū)域7b的面積。(實施例2)如下所述地制造了圖2所示的實施例2的肖特基勢壘二極管。S卩，在蝕刻工序中，采用調(diào)整蝕刻速度等的蝕刻條件的方法等，使肖特基結區(qū)域7b 的半導體基板1與凸狀部加的側面相連接的區(qū)域Id成為曲面，除此以外，與實施例1同樣地操作，得到了實施例2的半導體裝置。調(diào)查了這樣得到的實施例2和實施例1、比較例的半導體裝置的反向電流與反向電壓的關系。將其結果示于圖3B。圖:3B是表示實施例2和實施例1、比較例的半導體裝置的反向電流與反向電壓的關系的曲線圖。如圖:3B所示，在實施例2和實施例1中與比較例相比，反向電壓降變大，顯示出難以發(fā)生電場集中，且漏電流較小。進一步地可知，肖特基結區(qū)域7b的半導體基板1與凸狀部加的側面相連接的區(qū)域Id為曲面的實施例2，其反向電壓降比實施例1大，漏電流更小。產(chǎn)業(yè)上的利用可能性本發(fā)明可適用于半導體裝置和半導體裝置的制造方法，特別是可適用于很好地用于電力用半導體裝置的半導體裝置和半導體裝置的制造方法。附圖標記說明1...半導體基板；11... N型半導體基板；la、1 la. ·· N+SiC 層；lb、llb...SiC 層;lc...凸部；2···Ρ型層(第2導電類型層)；2a···凸狀部；3...接觸層;3a...歐姆接觸層；4、14···肖特基電極；
5、15...歐姆電極;6...掩模;7a、17a. · .PN 結區(qū)域;7b、17b···肖特基結區(qū)域；12. ..P 型區(qū)域；13...接觸金屬膜。
權利要求
1.一種半導體裝置，其特征在于，在由SiC形成的第1導電類型的半導體基板的一個面上，設置有PN結區(qū)域和肖特基結區(qū)域，所述PN結區(qū)域是第2導電類型層與所述半導體基板進行PN接合而成的，所述肖特基結區(qū)域是肖特基電極與所述半導體基板進行肖特基接觸而成的，在所述PN結區(qū)域具備設置于所述半導體基板上的包含所述第2導電類型層的剖視為梯形的凸狀部；和在所述凸狀部的所述第2導電類型層上形成歐姆接觸的接觸層，所述肖特基電極覆蓋所述凸狀部的側面和所述接觸層，并連續(xù)地設置于所述PN結區(qū)域和所述肖特基結區(qū)域。
2.根據(jù)權利要求1所述的半導體裝置，其特征在于，所述肖特基結區(qū)域的所述半導體基板的表面的延伸方向和所述凸狀部的側面的延伸方向構成的角度為100° 135°的范圍。
3.根據(jù)權利要求1或2所述的半導體裝置，其特征在于，所述肖特基結區(qū)域的所述半導體基板和所述凸狀部的側面連接的區(qū)域由曲面構成。
4.根據(jù)權利要求1 3的任一項所述的半導體裝置，其特征在于，所述接觸層設置于所述第2導電類型層的上面整個面上。
5.根據(jù)權利要求1 4的任一項所述的半導體裝置，其特征在于，在所述半導體基板的另一面上，設置有與所述半導體基板歐姆接觸的歐姆電極。
6.根據(jù)權利要求1 5的任一項所述的半導體裝置，其特征在于，所述半導體基板包括第1導電類型的第一 SiC層；和形成于所述第一 SiC層上，并含有濃度比所述第一 SiC 層低的第1導電類型的雜質(zhì)的第二 SiC層。
7.一種半導體裝置的制造方法，是制造在由SiC形成的第1導電類型的半導體基板的一個面上設置有第2導電類型層與所述半導體基板進行PN接合而成的PN結區(qū)域和肖特基電極與所述半導體基板肖特基接觸而成的肖特基結區(qū)域的半導體裝置的方法，其特征在于，具備在所述半導體基板上，順序地形成第2導電類型的PN結層、和在所述PN結層上形成歐姆接觸的歐姆接觸層的工序；蝕刻工序，該工序通過在所述歐姆接觸層上形成在使所述肖特基結區(qū)域露出的同時覆蓋所述PN結區(qū)域的掩模，并至少蝕刻所述歐姆接觸層和所述PN結層，從而在所述PN結區(qū)域形成包含由所述PN結層構成的第2導電類型層的剖視為梯形的凸狀部和由所述凸狀部上的所述歐姆接觸層構成的接觸層，并除去所述掩模；和形成所述肖特基電極的工序，所述肖特基電極被連續(xù)地設置于所述PN結區(qū)域以及所述肖特基結區(qū)域，覆蓋所述凸狀部的側面和所述接觸層，在所述肖特基結區(qū)域與所述半導體基板肖特基接觸。
8.根據(jù)權利要求7所述的半導體裝置的制造方法，其特征在于，通過進行所述蝕刻工序，形成所述肖特基結區(qū)域的所述半導體基板的表面的延伸方向與所述凸狀部的側面的延伸方向構成的角度為100° 135°的范圍的所述凸狀部。
9.根據(jù)權利要求6或8所述的半導體裝置的制造方法，其特征在于，通過進行所述蝕刻工序，使所述肖特基結區(qū)域的所述半導體基板與所述凸狀部的側面連接的區(qū)域成為曲面。
10.根據(jù)權利要求7 9的任一項所述的半導體裝置的制造方法，其特征在于，所述蝕刻工序包括通過蝕刻所述歐姆接觸層而使所述PN結層露出后，使用CF4與&的混合氣體干蝕刻所述PN結層直到達到所述半導體基板，來形成所述凸狀部的工序。
11.根據(jù)權利要求7 10的任一項所述的半導體裝置的制造方法，其特征在于，所述蝕刻工序包括蝕刻所述PN結層直到達到所述半導體基板后，通過濕蝕刻來除去殘存于在俯視中不與所述凸狀部的頂部重合的區(qū)域的所述歐姆接觸層的工序。
12.根據(jù)權利要求7 11的任一項所述的半導體裝置的制造方法，其特征在于，在所述蝕刻工序中，在所述第2導電類型層的上面整個面上殘留所述接觸層。
13.根據(jù)權利要求7 12的任一項所述的半導體裝置的制造方法，其特征在于，使用離子注入法形成所述PN結層。
14.根據(jù)權利要求7 12的任一項所述的半導體裝置的制造方法，其特征在于，使用外延生長法形成所述PN結層。
15.根據(jù)權利要求7 14的任一項所述的半導體裝置的制造方法，其特征在于，具備 在所述半導體基板的另一面上設置與所述半導體基板歐姆接觸的歐姆電極的工序。
全文摘要
本發(fā)明提供一種高性能的半導體裝置，其難以發(fā)生電場集中且可以抑制漏電流，可以減小PN結區(qū)域中的無效區(qū)域，可以充分地確保肖特基結區(qū)域的面積，可以效率良好且容易地制造。這樣的半導體裝置是下述的半導體裝置在由SiC形成的第1導電類型的半導體基板(1)的一個面上設置有PN結區(qū)域(7a)和肖特基結區(qū)域(7b)，在PN結區(qū)域(7a)具備設置于半導體基板(1)上的包含第2導電類型層(2)的剖視為梯形的凸狀部(2a)和在凸狀部(2a)的第2導電類型層(2)上形成歐姆接觸的接觸層(3)，肖特基電極(4)覆蓋凸狀部(2a)的側面和接觸層(3)，連續(xù)地設置于PN結區(qū)域(7a)和肖特基結區(qū)域(7b)。
文檔編號H01L29/47GK102217071SQ20098014583
公開日2011年10月12日 申請日期2009年10月23日 優(yōu)先權日2008年11月19日
發(fā)明者菅井昭彥 申請人:昭和電工株式會社