專利名稱：集成電路裝置及其形成方法
技術領域：
本發(fā)明涉及半導體裝置，特別是涉及金屬氧化物半導體裝置，且更特別涉及具有非常淺的結的金屬氧化物半導體裝置及其制造方法。
背景技術：
隨著集成電路的微縮化，對降低金屬氧化物半導體 (metal-oxide-semiconductor ；M0S)裝置的源極與漏極區(qū)域的片電阻 (sheetresistance)，特別是源極與漏極延伸區(qū)域的片電阻的迫切需求程度也越大。降低源 極與漏極延伸區(qū)域的片電阻能幫助提升載流子的移動率，借此提升驅動電流。為了降低源極與漏極延伸區(qū)域的片電阻，有需要縮小源極與漏極延伸區(qū)域的結深 度。此外，也需要提高源極與漏極延伸區(qū)域的活化率。這些要求可通過進行預先非結晶化 注入(pre-amorphized implantation ；PAI)達成，其中是在形成源極與漏極區(qū)域之前將部 分的硅基底非結晶化。預先非結晶化注入有兩個功效。第一，由于半導體基底中會形成空 缺(vacancy)，因此之后注入的ρ型或η型摻雜物能更輕易地占據(jù)空缺，而能夠提升活化率。 第二，由于非結晶化的基底中的原子是不規(guī)則地分布，因此之后注入的P型或η型摻雜物無 法通穿過周期性排列原子之間的空隙而到達更深的深度。然而，預先非結晶化注入也會帶 來問題。舉例來說，在活化之后，殘余的缺陷仍會存在，且其會造成漏電流的增加。此漏電 流會阻礙裝置性能的提升。

發(fā)明內容
為克服現(xiàn)有技術的缺陷，本發(fā)明提供一種形成集成電路裝置的方法，包括提供一 半導體基底；在該半導體基底上形成一柵極結構；通過注入一擇自實質上由銦與銻所構成 的群組的第一元素至鄰接該柵極結構的半導體基底的頂部分進行預先非結晶化注入；以及 在進行該預先非結晶化注入的步驟之后，注入一不同于該第一元素的第二元素至該半導體 基底的頂部分中，其中當該第一元素包括銦時，該第二元素包括一 P型元素，且其中當該第 一元素包括銻時，該第二元素包括一 η型元素。本發(fā)明也提供一種形成集成電路裝置的方法，包括提供一半導體基底；在該半 導體基底上形成一柵極結構；通過注入一擇自實質上由銦與銻所構成的群組的第一元素至 鄰接該柵極結構的半導體基底的頂部分進行預先非結晶化注入；以及在進行該預先非結晶 化注入的步驟之后，注入一不同于該第一元素的第二元素至該半導體基底的頂部分中，其 中該第二元素的一第二深度實質上不大于該第一元素的一第一深度。本發(fā)明還提供一種形成集成電路裝置的方法，包括提供一包括NMOS區(qū)域與PMOS 區(qū)域的半導體基底；在該半導體基底的NMOS區(qū)域上形成一第一柵極結構；在該半導體基底 的PMOS區(qū)域上形成一第二柵極結構；通過注入一第一元素至該半導體基底的NMOS區(qū)域中 進行第一預先非結晶化注入；以及通過注入一不同于該第一元素的第二元素至該半導體基 底的PMOS區(qū)域中進行第二預先非結晶化注入。
本發(fā)明可使集成電路裝置具有較高的驅動電流及較低的漏電流。


圖1至圖6為金屬氧化物半導體裝置的制造工藝剖面圖。圖7顯示片電阻對于結深度的關系，其中是比較鍺預先非結晶化注入的結果與銦 預先非結晶化注入的結果。圖8顯示結的漏電流，其中是比較鍺預先非結晶化注入的結果與銦預先非結晶化 注入的結果。圖9顯示片電阻對于結深度的關系，其中是比較鍺預先非結晶化注入的結果與銻 預先非結晶化注入的結果。圖10顯示結的漏電流，其中是比較鍺預先非結晶化注入的結果與銦預先非結晶 化注入的結果。20 基底；62 金屬硅化物；64 接觸蝕刻停止層；68 層 間介電質；70 接 觸插塞；100 NMOS區(qū)域；122 柵極堆疊；124 柵極介電質；126 柵電極；128 光致 抗蝕劑；130 預先非結晶化注入；131 預先非結晶化注入?yún)^(qū)域；132 口袋/暈圈區(qū)域； 136 源極與漏極延伸區(qū)域；138 注入；139 光致抗蝕劑；140 間隙壁；142 重摻雜 的η型源極與漏極區(qū)域；160 NMOS裝置；200 PMOS區(qū)域；222 柵極堆疊；224 柵極 介電質；226 柵電極；228 光致抗蝕劑；230 預先非結晶化注入；231 預先非結晶化 注入?yún)^(qū)域；232 口袋/暈圈區(qū)域；236 源極與漏極延伸區(qū)域；238 注入；239 光致抗 蝕劑；240 間隙壁；242 重摻雜的ρ型源極與漏極區(qū)域；260 PMOS裝置。
具體實施例方式有關各實施例的制造和使用方式如以下所詳述。然而，值得注意的是，本發(fā)明所提 供的各種可應用的發(fā)明概念是依具體內容的各種變化據(jù)以實施，且在此所討論的具體實施 例僅是用來顯示具體使用和制造本發(fā)明的方法，而不用以限制本發(fā)明的范圍。一般來說，預先非結晶化注入(pre-amorphized implantation ；PAI)是通過注入 鍺離子至硅基底中進行。然而，已發(fā)現(xiàn)使用鍺預先非結晶化注入(germanium PAI)形成的 金屬氧化物半導體(MOS)裝置不再能提供滿足32納米與22納米技術需求的低的片電阻、 小的結深度與低的漏電流。因此本發(fā)明實施例提供形成MOS裝置與進行預先非結晶化注入 的新穎方法。在此說明本發(fā)明實施例的制造工藝。然后討論實施例的變化。在本發(fā)明所有 的各種附圖與示例實施例中，是使用相同的號碼表示相同的元件。圖1顯示基底20，與在基底20上形成柵極堆疊122與222?；?0可包括NMOS區(qū) 域100中的一部分，與PMOS區(qū)域200中的一部分，且基底20可以一般知道的半導體材料形 成，例如硅、SiGe、SiGe上覆應變的硅(strained silicon on SiGe)、絕緣層上覆硅(SOI)、 絕緣層上覆娃鍺(silicongermanium on insulator ;SG0I)、絕緣層上覆鍺(germanium on insulator ；G0I)與相似的材料。柵極堆疊122是形成在NMOS區(qū)域100中，并包括柵極介 電質124與柵電極126。柵極堆疊222是形成在PMOS區(qū)域200中，并包括柵極介電質224 與柵電極226。柵極介電質124與224可以氧化硅、氮化硅或高介電常數(shù)介電材料形成。柵 電極126與226可以多晶硅、金屬、金屬硅化物、金屬氮化物或類似的材料形成。
請參考圖2A，例如光致抗蝕劑228的掩模覆蓋PMOS區(qū)域200，而露出匪OS區(qū)域 100。進行預先非結晶化注入，如箭頭130所示。預先非結晶化注入有降低摻雜物通道效 應與提升摻雜物活化的作用。在一實施例中，NMOS區(qū)域100的預先非結晶化注入是注入銻 (antimony)離子。在進行完預先非結晶化注入之后，至少(多晶硅)柵電極126的頂部分 與結晶基底20露出的部分會轉變成非結晶態(tài)而形成非結晶區(qū)域131 (此后稱為預先非結晶 化注入?yún)^(qū)域(PAI region) 131)。要注意銻的劑量必須大到足以將基底20非結晶化。另一 方面，銻的劑量應不影響之后注入的例如磷的η型雜質的結深度。于一示例實施例中，銻預 先非結晶化注入的劑量可小于約3 X IO13原子/cm2 (atom/cm2)，也可介于約3 X IO13原子/ cm2與約3X IO12原子/cm2之間。在銻預先非結晶化注入之后，移除光致抗蝕劑228。請參考圖2B，例如光致抗蝕劑128的掩模覆蓋NMOS區(qū)域100，而露出PMOS區(qū)域 200。進行另一預先非結晶化注入，如箭頭230所示。在實施例中，PMOS區(qū)域200的預先非結 晶化注入是注入銦(indium)離子。在進行完預先非結晶化注入之后，至少(多晶硅)柵電 極226的頂部分與結晶基底20露出的部分會轉變成非結晶態(tài)而形成非結晶區(qū)域231 (此后 稱為預先非結晶化注入?yún)^(qū)域231)。類似地，銦的劑量應大到足以將基底20非結晶化，并小 到足以不影響之后注入的例如硼的P型雜質的結深度。最佳的劑量可使用實驗找得。在一 示例實施例中，銦預先非結晶化注入的劑量可小于約3 X IO13原子/cm2，也可介于約3 X IO13 原子/cm2與約3X IO12原子/cm2之間。在銦預先非結晶化注入之后，移除光致抗蝕劑128。 圖2A與圖2B中所示的步驟的順序可顛倒。圖3顯示口袋/暈圈(pocket/halo)區(qū)域132與232的形成，其中口袋/暈圈區(qū) 域132包括ρ型摻雜物，且口袋/暈圈區(qū)域232包括η型摻雜物?？诖?暈圈區(qū)域132與 232的注入可包括傾斜注入。此外，可提供并圖案化光致抗蝕劑(未顯示)以促進口袋/暈 圈區(qū)域132與232的形成。圖4Α顯示源極與漏極延伸(source and drain extension ;SDE)區(qū)域136的形 成。源極與漏極延伸區(qū)域136是通過注入例如磷或砷的η型雜質形成。箭頭138表示上述 注入，其實質上可為垂直的注入。在進行注入138的時候，光致抗蝕劑239覆蓋PMOS區(qū)域 200。注入138的劑量可為約1Ε14原子/cm3 (atom/cm3)至約1E15原子/cm3，其可大于銻 預先非結晶化注入的劑量約一個等級(十倍)或更多。在一實施例中，源極與漏極延伸區(qū) 域136的深度可實質上等于或稍微小于(舉例來說，深度差異小于百分之十)預先非結晶 化注入?yún)^(qū)域131的深度。源極與漏極延伸區(qū)域136與口袋/暈圈區(qū)域132也可以相反的順 序形成。圖4B顯示源極與漏極延伸區(qū)域236的形成。源極與漏極延伸區(qū)域236是通過注入例如硼的P型雜質形成。箭頭238表示上述注入，其實質上可為垂直的注入。在進行注 入238的時候，光致抗蝕劑139覆蓋NMOS區(qū)域100。在一實施例中，源極與漏極延伸區(qū)域 236的深度可實質上等于或稍微小于預先非結晶化注入?yún)^(qū)域231的深度。注入238的劑量 可為約1E14原子/cm3至約1E15原子/cm3，其可大于銦預先非結晶化注入的劑量約一個等 級或更多。已觀察到源極與漏極延伸區(qū)域136與預先非結晶化注入?yún)^(qū)域131之間的劑量差 異，與源極與漏極延伸區(qū)域236與預先非結晶化注入?yún)^(qū)域231之間的劑量差異有益于最后 形成的裝置。上述的劑量差異，不但能達成預先非結晶化注入劑量的最佳化，以確保恰當?shù)?非結晶化而不引入過剩的缺陷的目的，且也能達成源極與漏極延伸區(qū)域236中具有高的雜質濃度的目的。源極與漏極延伸區(qū)域236與口袋/暈圈區(qū)域232也能以相反的順序形成。 也可進行任選的源極與漏極延伸摻雜物的活化。圖5顯示間隙壁140與240、重摻雜的η型源極與漏極(heavily dopedn-type source and drain ；N+S/D)區(qū)域 142 與重摻雜的 ρ 型源極與漏極(heavilydoped p-type source and drain ；P+S/D)區(qū)域242的形成。間隙壁140是沿著柵極介電質124與柵電極 126的側壁形成，間隙壁240則是沿著柵極介電質224與柵電極226的側壁形成。如本領域 普通技術人員所了解的，間隙壁140與240可通過在整個區(qū)域上毯覆沉積介電層，并然后進 行非等向性蝕刻以從水平的表面上移除介電層形成。間隙壁140與240分別用來作為形成重摻雜的η型源極與漏極區(qū)域142與重摻雜 的P型源極與漏極區(qū)域242的掩模。由于注入制造工藝為現(xiàn)有的，因此在此不重復說明。 重摻雜的η型源極與漏極區(qū)域142與重摻雜的ρ型源極與漏極區(qū)域242的劑量可介于約 5 X IO14原子/cm2與約5 X IO15原子/cm2之間。重摻雜的ρ型源極與漏極區(qū)域242的形成 也可包括形成硅鍺應力層(stressor)。然后活化在先前制造工藝中引入的摻雜物?；罨嘶鹂赏ㄟ^一般使用的方法進 行，例如力口熱爐退火法(furnace annealing)、快熱退火法(rapid thermalannealing ； RTA)、激光退火法、快速退火法(flash annealing)與類似的方法。在活化退火的過程中，例 如硼的P型摻雜物與例如磷的η型摻雜物會往縱向與橫向兩個方向擴散。然而，由于NMOS 區(qū)域100注入有銻離子，且PMOS區(qū)域200注入有銦離子，因此會降低硼與磷的擴散。較少 的硼與磷的擴散會使源極與漏極延伸區(qū)域136與236及源極與漏極區(qū)域142與242具有較 高的濃度，因此能使最終的NMOS裝置160與PMOS裝置260具有較高的電流驅動性。圖6顯示在形成金屬硅化物62、接觸蝕刻停止層(contact etch stop layer ； CESL)64、層間介電質(inter-layer dielectric ;ILD)68與接觸插塞70之后的結構。為 了形成金屬硅化物62，是先在MOS裝置160與260上形成金屬薄層(未顯示)，例如鈷 (cobalt)、鎳(nickel)、鉺(erbium)、· (molybdenum)、鉬(platinum)或類似的材料。然后 對裝置進行退火，以在沉積的金屬與其下方露出的硅區(qū)域之間形成金屬硅化物62。然后移 除剩下的金屬層。接觸蝕刻停止層64以毯覆性地沉積為較佳。此薄膜具有兩個目的。首 先，其能提供裝置應力并提升載流子的遷移率。第二，其能避免下方的區(qū)域被過蝕刻。接著， 在接觸蝕刻停止層64的表面上沉積層間介電質68。然后形成接觸插塞70。此形成的制造 工藝為現(xiàn)有的，因此在此不重復說明。圖7與圖8顯示銦預先非結晶化注入對PMOS裝置260性能產(chǎn)生的效果。圖7與 圖8中所示的數(shù)據(jù)是通過對空白試片晶片進行預先非結晶化注入與η型注入獲得。圖7顯 示試片晶片其片電阻對于結深度&的關系。要注意使用銦預先非結晶化注入非結晶化的 試片晶片其片電阻與結深的結果，小于使用鍺預先非結晶化注入非結晶化的試片晶片其片 電阻與結深的結果約百分之十。因此，使用銦預先非結晶化注入形成的PMOS裝置具有較高 的空穴遷移率與較高的驅動電流。圖8顯示使用銦預先非結晶化注入預先非結晶化的試片 晶片的結漏電流，只為使用鍺預先非結晶化注入預先非結晶化的試片晶片的結漏電流的十 分之一。因此，使用銦預先非結晶化注入形成的最終PMOS裝置也具有低的漏電流。圖9與圖10顯示銻預先非結晶化注入對NMOS裝置160性能產(chǎn)生的效果。圖9與 圖10中所示的數(shù)據(jù)是通過對空白試片晶片進行預先非結晶化注入與ρ型注入獲得。圖9顯示片電阻對于結深度&的關系。要注意使用銻預先非結晶化注入非結晶化的試片晶片 其片電阻與結深的結果，小于使用鍺預先非結晶化注入非結晶化的試片晶片其片電阻與結 深的結果約百分之三十。因此，使用銻預先非結晶化注入形成的NMOS裝置具有相當高的活 化載流子濃度，及/或較高的電子遷移率與較高的驅動電流。圖10顯示使用銻預先非結晶 化注入預先非結晶化的試片晶片的結漏電流，其稍微糟于使用鍺預先非結晶化注入預先非 結晶化的試片晶片的漏電流，但都是在相同的等級。由銦預先非結晶化注入造成的期望效果可能是因為銦具有大的四鍵原子半徑(tetrahedral radius)所造成，其大于鍺的四鍵原子半徑及硼的四鍵原子半徑。已證實四 鍵原子半徑大于硅的銦會造成硅晶格的扭曲，并在硅基底中造成應力。而四鍵原子半徑小 于硅的硼可緩和由銦造成的晶格扭曲。因此，硼有維持靠近銦的傾向，以抵銷由銦產(chǎn)生的應 力。最后，銦會阻礙硼的擴散，造成更陡峭的源極與漏極延伸區(qū)域與更好的P型結輪廓，而 借此提升驅動電流。銦在活化退火之后會有從基底分離并擴散至基底頂表面的傾向，因此 留在基底中的銦會更加地減少，造成在活化退火之后會有較少的缺陷。基于相似的理由，銻 也能降低磷的擴散，且因此造成NMOS裝置具有更好的驅動電流。雖然本發(fā)明已以較佳實施例公開如上，但其并非用以限定本發(fā)明，任何本領域普 通技術人員，在不脫離本發(fā)明的精神和范圍內，當可做些許更動與潤飾，因此本發(fā)明的保護 范圍當視所附的權利要求的范圍為準。
權利要求
一種形成集成電路裝置的方法，包括提供一半導體基底；在該半導體基底上形成一柵極結構；通過注入一擇自實質上由銦與銻所構成的群組的第一元素至鄰接該柵極結構的半導體基底的頂部分進行預先非結晶化注入；以及在進行該預先非結晶化注入的步驟之后，注入一不同于該第一元素的第二元素至該半導體基底的頂部分中，其中當該第一元素包括銦時，該第二元素包括一p型元素，且其中當該第一元素包括銻時，該第二元素包括一n型元素。
2.根據(jù)權利要求1所述的形成集成電路裝置的方法，其中當該第一元素包括銦時，該 第二元素包括硼，而當該第一元素包括銻時，該第二元素包括磷。
3.根據(jù)權利要求1所述的形成集成電路裝置的方法，其中該第一元素的一第一劑量小 于該第二元素的一第二劑量超過約一個等級。
4.根據(jù)權利要求1所述的形成集成電路裝置的方法，其中該第二元素的四鍵原子半徑 小于該第一元素的四鍵原子半徑。
5.一種形成集成電路裝置的方法，包括 提供一半導體基底；在該半導體基底上形成一柵極結構；通過注入一擇自實質上由銦與銻所構成的群組的第一元素至鄰接該柵極結構的半導 體基底的頂部分進行預先非結晶化注入；以及在進行該預先非結晶化注入的步驟之后，注入一不同于該第一元素的第二元素至該半 導體基底的頂部分中，其中該第二元素的一第二深度不大于該第一元素的一第一深度。
6.根據(jù)權利要求5所述的形成集成電路裝置的方法，在進行該預先非結晶化注入的步 驟期間，該半導體基底的頂部分從結晶態(tài)轉變成非結晶態(tài)。
7.根據(jù)權利要求6所述的形成集成電路裝置的方法，其中該第一元素包括銦，且該第 二元素包括硼。
8.根據(jù)權利要求6所述的形成集成電路裝置的方法，其中該第一元素包括銻，且該第二元素包括磷。
9.根據(jù)權利要求5所述的形成集成電路裝置的方法，其中該第一元素的一第一劑量小 于該第二元素的一第二劑量超過約一個等級。
10.根據(jù)權利要求5所述的形成集成電路裝置的方法，其中該第二元素的四鍵原子半 徑小于該第一元素的四鍵原子半徑，并小于該半導體基底的四鍵原子半徑。
11.一種形成集成電路裝置的方法，包括提供一包括NMOS區(qū)域與PMOS區(qū)域的半導體基底； 在該半導體基底的NMOS區(qū)域上形成一第一柵極結構； 在該半導體基底的PMOS區(qū)域上形成一第二柵極結構；通過注入一第一元素至該半導體基底的NMOS區(qū)域中進行第一預先非結晶化注入；以及通過注入一不同于該第一元素的第二元素至該半導體基底的PMOS區(qū)域中進行第二預 先非結晶化注入。
12.根據(jù)權利要求11所述的形成集成電路裝置的方法，其中該第一元素包括銻，且該 第二元素包括銦。
13.根據(jù)權利要求12所述的形成集成電路裝置的方法，更包括在進行該第一預先非結晶化注入的步驟之后，注入磷至該半導體基底的NMOS區(qū)域中 以形成一第一源極/漏極延伸區(qū)域；以及在進行該第二預先非結晶化注入的步驟之后，注入硼至該半導體基底的PMOS區(qū)域中 以形成一第二源極/漏極延伸區(qū)域。
14.根據(jù)權利要求13所述的形成集成電路裝置的方法，其中硼的注入劑量大于銦的注 入劑量，且其中磷的注入劑量大于銻的注入劑量。
15.根據(jù)權利要求11所述的形成集成電路裝置的方法，其中硼注入的深度小于銦的深 度，且其中磷注入的深度小于銻的深度。
全文摘要
本發(fā)明提供一種集成電路裝置及其形成方法，所述方法包括提供一半導體基底；在該半導體基底上形成一柵極結構；通過注入一擇自實質上由銦與銻所構成的群組的第一元素至鄰接該柵極結構的半導體基底的頂部分進行預先非結晶化注入；以及在進行該預先非結晶化注入的步驟之后，注入一不同于該第一元素的第二元素至該半導體基底的頂部分中，其中當該第一元素包括銦時，該第二元素包括一p型元素，且其中當該第一元素包括銻時，該第二元素包括一n型元素。本發(fā)明可使集成電路裝置具有較高的驅動電流及較低的漏電流。
文檔編號H01L21/8234GK101814456SQ20101011723
公開日2010年8月25日 申請日期2010年2月12日 優(yōu)先權日2009年2月23日
發(fā)明者傅竹韻, 邱奕杭 申請人:臺灣積體電路制造股份有限公司