專(zhuān)利名稱(chēng)：集成電路3d存儲(chǔ)器陣列及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于高密度存儲(chǔ)器元件，且特別是有關(guān)于其中多個(gè)存儲(chǔ)器單元平面經(jīng) 配置以提供三維(three-dimensional，3D)陣列的存儲(chǔ)器元件。
背景技術(shù)：
隨著集成電路中的元件的關(guān)鍵尺寸縮減至一般存儲(chǔ)器單元技術(shù)的限值，設(shè)計(jì)者 一直在尋找用于疊層多個(gè)存儲(chǔ)器單元平面以達(dá)成較大儲(chǔ)存容量且達(dá)成每位的較低成本的 技術(shù)。舉例而言，在 Lai 等人的「A Multi-LayerStackable Thin-Film Transistor (TFT) NAND-Type Flash Memory」(IEEE國(guó)際電子元件會(huì)議，2006年12月11日至13日)中； 以及在 Jung 等人的「ThreeDimensionally Stacked NAND Flash Memory Technology Using StackingSingle Crystal Si Layers on ILD and TANOS Structure for Beyond 30nmNodeJ(IEEE國(guó)際電子元件會(huì)議，2006年12月11日至13日)中，將薄膜晶體管技術(shù)應(yīng) 用于電荷捕集存儲(chǔ)器技術(shù)。而且，在 Johnson 等人的「512-Mb PROM With a Three-DimensionalArray of Diode/Anti-fuse Memory Cells」(2003 年 11 月的 IEEE 固態(tài)電路期刊第 38 卷 11 期(IEEE J. of Solid-State Circuits, vol. 38, no. 11))中，己交叉,點(diǎn)陣歹[J (cross-point array) 技術(shù)應(yīng)用于反熔絲(anti-fuse)存儲(chǔ)器。在Johnson等人描述的設(shè)計(jì)中，提供多個(gè)字線層及 位線層，其中在交叉點(diǎn)處具有存儲(chǔ)器構(gòu)件。存儲(chǔ)器構(gòu)件包括連接至字線的P+多晶硅陽(yáng)極， 以及連接至位線的η-多晶硅陰極，其中陽(yáng)極與陰極通過(guò)反熔絲材料而分離。在Lai等人、Jung等人以及Johnson等人描述的工藝中，針對(duì)每一存儲(chǔ)器層存在 若干關(guān)鍵光刻步驟。因此，制造元件所需的關(guān)鍵光刻步驟的數(shù)目由所構(gòu)建的層的數(shù)目倍增。 關(guān)鍵光刻步驟是昂貴的，且因此需在制造集成電路的過(guò)程中使關(guān)鍵光刻步驟減至最少。因 此，盡管使用3D陣列達(dá)成較高密度的益處，但較高制造成本限制所述技術(shù)的使用。^ETanaka·入白勺「Bit Cost Scalable Technology with Punch and PlugProcess for Ultra High Density Flash Memory」(2007VLSI 技術(shù)討論會(huì)技術(shù)論文匯編 (2007Symposium on VLSI Technology Digest of TechnicalPapers) ；2007年6 月 12 日至 14日，第14至15頁(yè))中描述另一結(jié)構(gòu)，其在電荷捕集存儲(chǔ)器技術(shù)中提供垂直「反及」(NAND) 單元。Tanaka等人描述的結(jié)構(gòu)包含具有類(lèi)似于NAND柵而操作的垂直通道的多柵極場(chǎng)效晶 體管結(jié)構(gòu)，其使用硅-氧化物-氮化物-氧化物-硅(silicon-oxide-nitride-oxide-si 1 icon,S0N0S)電荷捕集技術(shù)來(lái)在每一柵極/垂直通道界面處產(chǎn)生儲(chǔ)存位點(diǎn)。所述存儲(chǔ)器結(jié) 構(gòu)是基于配置為用于多柵極單元的垂直信道的半導(dǎo)體材料柱，其具有鄰近于基板的下部選 擇柵極、位于頂部的上部選擇柵極。使用與所述柱相交的平面電極層來(lái)形成多個(gè)水平控制 柵極。用于控制柵極的平面電極層不需要關(guān)鍵光刻，且因此節(jié)省成本。然而，在上述垂直單 元的每一者的頂部及底部需要關(guān)鍵光刻步驟。而且，在可以此方式成層的控制柵極的數(shù)目 上存在限制，所述數(shù)目由諸如垂直通道的傳導(dǎo)性、所使用的編程及擦除過(guò)程等因素決定。需要提供一種具有較低制造成本的用于三維集成電路存儲(chǔ)器的結(jié)構(gòu)，其包含可靠的、非常小的存儲(chǔ)器構(gòu)件。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明的主要目的在于提供一種3D集成電路3D存儲(chǔ)器陣列及其制造 方法。該存儲(chǔ)器元件是基于電極柱陣列及多個(gè)電極平面的，所述多個(gè)電極平面在界面區(qū)與 所述電極柱相交，所述界面區(qū)包含存儲(chǔ)器構(gòu)件?？墒褂枚S譯碼來(lái)選擇所述電極柱，且可使 用第三維上的譯碼來(lái)選擇所述多個(gè)電極平面。描述一實(shí)施例，所述實(shí)施例包括集成電路基板，其具有存儲(chǔ)器單元存取層，所述存 儲(chǔ)器單元存取層具有存取元件陣列及對(duì)應(yīng)的位于頂面上的觸點(diǎn)陣列。多個(gè)導(dǎo)電層位于 存取 元件陣列上方或下方，通過(guò)絕緣層彼此分離且與所述存取元件陣列分離。電極柱陣列延伸 穿過(guò)所述多個(gè)導(dǎo)電層及絕緣層。電極柱(諸如)通過(guò)接觸觸點(diǎn)陣列中的觸點(diǎn)而耦接至對(duì)應(yīng) 的存取元件。存儲(chǔ)器構(gòu)件位于所述柱與所述導(dǎo)電層之間的界面區(qū)中，其中所述存儲(chǔ)器構(gòu)件 中的每一者包括與整流器(諸如二極管)串聯(lián)的可編程構(gòu)件(諸如反熔絲)。在替代例中，可使用薄膜晶體管或相關(guān)技術(shù)在導(dǎo)電層上或之間形成存取元件陣 列。在一個(gè)實(shí)施例中，電極柱包括具有第一導(dǎo)電型的摻雜多晶硅，且所述多個(gè)導(dǎo)電層 包括具有相反導(dǎo)電型的摻雜多晶硅，以此在界面區(qū)中形成包含p-n結(jié)的二極管。反熔絲材 料(諸如氧化硅)或其它可編程電阻材料的層形成于所述二極管的陽(yáng)極與陰極之間。亦可 利用其它整流器技術(shù)。列譯碼電路及行譯碼電路耦接至存取元件陣列，且用以響應(yīng)于地址而選擇電極 柱。平面譯碼電路耦接至多個(gè)導(dǎo)電層，且用以響應(yīng)于地址而選擇導(dǎo)電層。而且，平面譯碼電 路用以使選定導(dǎo)電層的界面區(qū)中的整流器正向偏置，且使未選定導(dǎo)電層的界面區(qū)中的整流 器反向偏置。描述電極柱，其包含呈導(dǎo)電材料芯的形式的接觸觸點(diǎn)陣列中的對(duì)應(yīng)觸點(diǎn)的導(dǎo)體， 以及位于所述芯與所述多個(gè)導(dǎo)電層之間的存儲(chǔ)器材料層。存儲(chǔ)器構(gòu)件中的可編程構(gòu)件包括 界面區(qū)的存儲(chǔ)器材料層中的主動(dòng)區(qū)。所描述的另一類(lèi)型的電極柱包含呈導(dǎo)電材料芯的形式 的接觸觸點(diǎn)陣列中的對(duì)應(yīng)觸點(diǎn)的導(dǎo)體，以及所述芯上的存儲(chǔ)器材料層，以及位于所述存儲(chǔ) 器材料層上且接觸所述多個(gè)導(dǎo)電層的半導(dǎo)體外鞘。存儲(chǔ)器構(gòu)件中的可編程構(gòu)件包括芯與半 導(dǎo)體外鞘之間的界面區(qū)的存儲(chǔ)器材料層中的主動(dòng)區(qū)。存儲(chǔ)器單元存取層中的存取元件在本文所述的各種實(shí)施例中包括垂直晶體管或 水平晶體管，其中位線及字線耦接至所述晶體管的漏極與柵極。使用毯覆式沉積工藝序列來(lái)形成所述多個(gè)導(dǎo)電層，其中進(jìn)行圖案化以組態(tài)所述層 的周邊以便與平面譯碼電路接觸?？墒褂脻u縮刻蝕(taperedetching)工藝來(lái)圖案化導(dǎo)電 層，使得連續(xù)層在錐體(taper)上后退以形成突出部分(ledges)，且沿所述錐體形成接觸 所述層的突出部分的觸點(diǎn)。在另一實(shí)施例中，導(dǎo)電層具有沿周邊的翼片，所述翼片經(jīng)組態(tài)以與譯碼電路接觸。 集成電路包含上覆于所述多個(gè)導(dǎo)電層上的布線層，其包含將所述多個(gè)導(dǎo)電層耦接至譯碼電路 的導(dǎo)體。導(dǎo)電插塞接觸所述多個(gè)導(dǎo)電層上的翼片，且向上延伸至布線層。在一實(shí)施例中，翼片 以交錯(cuò)方式配置，其減少平面譯碼電路的占據(jù)面積。交錯(cuò)翼片用以使得耦接至兩個(gè)或兩個(gè)以上導(dǎo)電層上的交錯(cuò)翼片的導(dǎo)電插塞以列配置，所述列在由所述交錯(cuò)翼片界定的方向上延伸。描述一種存儲(chǔ)器元件的制造方法，其包含形成存儲(chǔ)器單元存取層或另外形成存 取元件陣列；形成上覆于所述存儲(chǔ)器單元存取層中的存取元件陣列上的多個(gè)導(dǎo)電層；形成 延伸穿過(guò)所述多個(gè)導(dǎo)電層的電極柱陣列，其具有在所述多個(gè)導(dǎo)電層中的電極柱之間的界面 區(qū)中的存儲(chǔ)器構(gòu)件。用于形成所述多個(gè)導(dǎo)電層的技術(shù)包含在存取層的頂面上沉積層間介 電質(zhì)之后，針對(duì)每一導(dǎo)電層，執(zhí)行形成毯覆式導(dǎo)電材料(諸如摻雜多晶硅)層的步驟以及在 所述毯覆式導(dǎo)電材料層上形成毯覆式絕緣材料層的步驟。用于形成電極柱陣列中的電極柱 的技術(shù)包含在提供所述多個(gè)導(dǎo)電層之后，界定在觸點(diǎn)陣列中的觸點(diǎn)中的一個(gè)觸點(diǎn)上方穿 過(guò)所述多個(gè)導(dǎo)電層的電極通路。接下來(lái)，在電極通路的側(cè)壁上形成諸如反熔絲材料的存儲(chǔ) 器材料層。接著，用電極材料(諸如摻雜多晶硅)或摻雜多晶硅層接以導(dǎo)電填充物來(lái)填充 存儲(chǔ)器材料層上的電極通路，從而使用較高導(dǎo)電性材料(諸如類(lèi)似于鎢的金屬，或類(lèi)似于 氮化鈦的金屬氮化物)來(lái)建立導(dǎo)電芯。在本文所述的一工藝中，用于在毯覆式導(dǎo)電材料層上界定周邊的技術(shù)包含圖案化所述周邊的多個(gè)部分，使得所述部分包含經(jīng)組態(tài)以與譯碼電路接觸的翼片。在形成多個(gè)導(dǎo) 電層之后形成多個(gè)導(dǎo)電插塞，其接觸所述多個(gè)導(dǎo)電層上的相應(yīng)翼片，且向上延伸至上覆于 所述多個(gè)導(dǎo)電層上的布線平面。所述翼片可以交錯(cuò)方式配置，使得耦接至不同導(dǎo)電層上的 交錯(cuò)翼片的導(dǎo)電插塞以列配置，所述列在由所述交錯(cuò)翼片界定的方向上延伸。描述一種多個(gè)導(dǎo)電層的制造方法，包括形成導(dǎo)電材料與絕緣材料的多個(gè)交錯(cuò)層； 在所述多個(gè)交錯(cuò)層上形成漸縮刻蝕掩模；使用所述漸縮刻蝕掩模來(lái)刻蝕所述多個(gè)交錯(cuò)層， 以界定使所述多個(gè)交錯(cuò)層中的導(dǎo)電層的周邊暴露的錐體，使得所述多個(gè)交錯(cuò)層中的導(dǎo)電層 的周邊在超過(guò)上方導(dǎo)電層的周邊的架中延伸；以及形成多個(gè)導(dǎo)電插塞，所述導(dǎo)電插塞接觸 相應(yīng)的架，且向上延伸至上覆于所述多個(gè)交錯(cuò)層上的布線平面。使用單個(gè)漸縮刻蝕掩模以 及諸如反應(yīng)性離子刻蝕的刻蝕技術(shù)，來(lái)將掩模的錐體轉(zhuǎn)移至所述多個(gè)交錯(cuò)層的側(cè)面，從而 在無(wú)需額外掩模步驟的情況下形成所述架。描述一種新穎的三維一次編程存儲(chǔ)器單元結(jié)構(gòu)。在一個(gè)實(shí)例中，使用字線及位線 來(lái)驅(qū)動(dòng)存取晶體管。存取晶體管連接至電極柱。電極柱包含至少在外表面上的摻雜多晶硅 層，以及位于所述多晶硅層上的介電反熔絲層。電極柱的側(cè)壁由多個(gè)摻雜多晶硅層接觸，所 述摻雜多晶硅層具有與所述柱上的多晶硅的導(dǎo)電型相反的導(dǎo)電型。每一多晶硅層與電極柱 的周邊之間的界面區(qū)提供一存儲(chǔ)器單元。在界面區(qū)中提供反熔絲材料或其它可編程電阻性 材料。通過(guò)啟用耦接至用于選定柱的存取晶體管的一個(gè)字線及一個(gè)位線而對(duì)存儲(chǔ)器單 元進(jìn)行編程。柱多晶硅與選定多晶硅層之間的偏壓將擊穿(breakdown)反熔絲材料，或以 其它方式對(duì)界面區(qū)中的可編程電阻存儲(chǔ)器構(gòu)件進(jìn)行編程。由界面區(qū)中的p-n結(jié)建立的整流 器提供柱內(nèi)不同層上的存儲(chǔ)器單元之間的隔離。通過(guò)感測(cè)選定位在線或所述導(dǎo)電層中與選 定存儲(chǔ)器單元耦接的一個(gè)導(dǎo)電層上的電流來(lái)讀出信息。在審閱所附的圖式、詳細(xì)描述及權(quán)利要求范圍后可見(jiàn)本發(fā)明的其它態(tài)樣及優(yōu)點(diǎn)。


圖1為垂直FET存取元件以及包含用于如本文所述的元件的多個(gè)存儲(chǔ)器構(gòu)件的多層級(jí)電極柱的剖面。
圖2為已移除導(dǎo)電層的多層級(jí)電極柱的俯視圖。圖3A說(shuō)明包含處于高電阻狀態(tài)的存儲(chǔ)器構(gòu)件的多層級(jí)電極柱上的界面區(qū)。圖3B說(shuō)明包含處于低電阻狀態(tài)的存儲(chǔ)器構(gòu)件的多層級(jí)電極柱上的界面區(qū)。圖4為包含固體多晶硅芯的多層級(jí)電極柱的替代實(shí)施例的剖面。圖5為諸如圖1所示的存取元件及多層級(jí)電極柱的示意圖。圖6為由多層級(jí)電極柱組成的存儲(chǔ)器陣列的2X2Xn部分的示意圖。圖7為包含用于如本文所述的元件的多個(gè)存儲(chǔ)器構(gòu)件的多層級(jí)電極柱中的水平 FET存取元件的剖面。圖8為繪示用于如圖7所示而構(gòu)建的存儲(chǔ)器陣列的字線及位線的布局圖。圖9A至9C說(shuō)明用于基于漸縮刻蝕而圖案化導(dǎo)電層的周邊的工藝中的階段。圖10為導(dǎo)電層及用于將導(dǎo)電層連接至平面譯碼電路的內(nèi)連布線的布局圖。圖11為包含水平FET存取元件的存儲(chǔ)器陣列的一部分的剖面。圖12為存儲(chǔ)器陣列的另一部分的剖面，所述部分包含水平FET存取元件以及導(dǎo)電 層的周邊上的內(nèi)連插塞及通路。圖13A至13B為用于制造如本文所述的存儲(chǔ)器陣列的方法的流程圖。圖14A至14B說(shuō)明包含經(jīng)配置以用于與內(nèi)連通路及插塞形成接觸的交錯(cuò)翼片的導(dǎo) 電層的布局。圖15繪示包含交錯(cuò)翼片以及用于與譯碼電路內(nèi)連的上覆布線的導(dǎo)電層的俯視 圖。圖16為說(shuō)明可用于極大數(shù)目的存儲(chǔ)器平面的電極柱疊層的剖面圖。圖17為包含耦接至譯碼電路的頂部觸點(diǎn)的多層級(jí)電極柱的替代實(shí)施例的剖面。圖18為包含ρ+/反熔絲/p-/n+結(jié)構(gòu)作為存儲(chǔ)器構(gòu)件的多層級(jí)電極柱的替代實(shí)施 例的剖面。圖19為包含具有列譯碼電路、行譯碼電路及平面譯碼電路的3D存儲(chǔ)器陣列的集 成電路的示意圖。主要構(gòu)件符號(hào)說(shuō)明10、80 半導(dǎo)體主體11、42、63、85-1、85-2、85-3、85-4、274、275、464 位線12、161、162、201 溝道隔離結(jié)構(gòu)13、82、164、203、266 漏極 / 漏極區(qū)14 通道15、81、163、204、265 源極 / 源極區(qū)16、18、21、22、24-l、24-2、24-3、24-(n-2)、24-(n_l)、24-n、92、94-l、94-2、94_3、 94-4、95、176、186-1、188、269、278、279、284、422、423-1、423-2、423-3、423-4、520、524-1、 524-2、524-3、524-n-2、524-n-l、524-n、620、624-l、624-2、624-3、624-n-2、624-n-l、 624-n 層/絕緣層/層間介電質(zhì)/介電層/絕緣體層/絕緣填充物/填充層/介電填充物17、43、60、61、83、83-1、83-2、267、268、462 字線19:硅化物層
20,276 277、282 283、420、431 432 接觸焊墊23-l、23-2、23-3、23-(n-l)、23-n、93-l、93-2、93-3、93-4、147 150、187_1、 187-2、187-3、187-4、424-l、424-2、424-3、424-4、523-l、523-2、523-3、523-n-l、523-n、 623-l、623-2、623-3、623-n-l、623-n 導(dǎo)電層25、87、189、192、625 中央導(dǎo)電芯/導(dǎo)電芯/中央芯26、88、190、193 多晶硅外鞘27、37、89、191、194、522、622 反熔絲層/反熔絲材料層/可編程存儲(chǔ)器材料層/存儲(chǔ)器材料層/環(huán)形存儲(chǔ)器材料層/可編程電阻材料層29:柵極介電層30、529、629 界面區(qū)/區(qū)/存儲(chǔ)器構(gòu)件31,96 主動(dòng)區(qū)域/主動(dòng)區(qū)35:固體多晶硅芯40、68、69 71、151 電極柱 / 柱41 存取晶體管45-l、45-2、45-3、45_n 電極平面46、458 平面譯碼器47 接地48 可編程構(gòu)件49 整流器64,65 67、419 存取元件44-1、44-2、44-3、44-n、72-1、72-2、72-3、72-n、73-1、73-2、73-3、73-n、74-1、 74-2、74-3、74-n、75-l、75-2、75-3、75-n、90 存儲(chǔ)器構(gòu)件 / 構(gòu)件84、86、152、177 184、210、218、220 223,255,270 273、280、281、530、630 插
塞/接觸插塞/觸點(diǎn)100、101、185 存儲(chǔ)器單元存取層153、154 156、224 227 內(nèi)聯(lián)機(jī)/內(nèi)連布線160 掩模/硬掩模170 漸縮側(cè)邊/錐體175 錐體200 基板207 柵極217,219 導(dǎo)線250A、251A、252A、253A、251B、252B、253B 翼片400 402:導(dǎo)電層組459 線460 :3D存儲(chǔ)器陣列/存儲(chǔ)器陣列461 列譯碼器463 行譯碼器465、467 總線
466、468:區(qū)塊469 偏壓配置狀態(tài)機(jī)471 數(shù)據(jù)輸入線472 數(shù)據(jù)輸出線474:其它電路475:集成電路521 半導(dǎo)體芯621 半導(dǎo)體外鞘BL 位線WL 字線
具體實(shí)施例方式參看圖1至圖19而提供本發(fā)明的實(shí)施例的詳細(xì)描述。圖1為多層級(jí)存儲(chǔ)器單元的剖面。所述存儲(chǔ)器單元形成于集成電路基板上，所述 集成電路基板在此實(shí)例中包含半導(dǎo)體主體10，其具有以列形式圖案化于表面上的溝道隔離 結(jié)構(gòu)12。在溝道隔離結(jié)構(gòu)12之間，沉積填充物以形成埋入式擴(kuò)散位線11。繪示用于單個(gè) 存儲(chǔ)器單元柱的存取元件，其由具有由柵極介電層29圍繞的漏極13、通道14以及源極15 的垂直FET晶體管組成。絕緣層16上覆于半導(dǎo)體主體10上。字線17橫穿陣列，且圍繞垂 直FET的通道14。在此實(shí)例中，絕緣層18上覆于字線上。硅化物層19形成于源極15的頂 部。在此實(shí)例中，在硅化物層19上界定并圖案化鎢接觸焊墊20。在此實(shí)例中包含層21及 層22的絕緣層上覆于接觸焊墊20上。圖中所示結(jié)構(gòu)的自接觸焊墊20至半導(dǎo)體主體10 (例 如，塊體硅)的部分為包含存儲(chǔ)器單元存取層100的集成電路基板的部分。多個(gè)導(dǎo)電層23-1至23-n上覆于接觸焊墊20以及絕緣層22上。絕緣層24_1至 24-(n-l)使導(dǎo)電層23-1至23-n彼此分離。絕緣層24_n覆蓋頂部導(dǎo)電層23_n。在替代實(shí) 施例中，可使用(例如)薄膜晶體管技術(shù)來(lái)在所述多個(gè)導(dǎo)電層上或在導(dǎo)電層之間形成存取 元件陣列。用于多層級(jí)存儲(chǔ)器的電極柱由包含中央導(dǎo)電芯25的導(dǎo)體組成，所述中央導(dǎo)電芯 25(例如)由鎢或其它合適電極材料制成，且由多晶硅外鞘26圍繞。反熔絲材料或其它可 編程存儲(chǔ)器材料的層27形成于多晶硅外鞘26與所述多個(gè)導(dǎo)電層23-1至23-n之間。導(dǎo)電 層23-1至23-n在此實(shí)例中包括相對(duì)高度摻雜的η型多晶硅，而多晶硅外鞘26包括相對(duì)輕 度摻雜的P型多晶硅。較佳的是，多晶硅外鞘26的厚度大于由ρ-η結(jié)形成的空乏區(qū)的深度。 空乏區(qū)的深度部分由用于形成其的η型及ρ型多晶硅的相對(duì)摻雜濃度決定。亦可使用非晶 硅來(lái)構(gòu)建導(dǎo)電層23-1至23-n以及外鞘26。而且，可利用其它半導(dǎo)體材料。所述多個(gè)導(dǎo)電層23-1至23-n與柱之間的界面區(qū)(諸如區(qū)30)包含存儲(chǔ)器構(gòu)件，所 述存儲(chǔ)器構(gòu)件包括與如下文參看圖3A及圖3B更詳細(xì)地闡釋的整流器串聯(lián)的可編程構(gòu)件。圖2繪示包含導(dǎo)電芯25、多晶硅外鞘26以及存儲(chǔ)器材料層27的電極柱的俯視圖布局。位線11布設(shè)于第一方向上，且字線17布設(shè)于正交的方向上。電極柱由環(huán)形存儲(chǔ)器 材料層27圍繞。柱中的存儲(chǔ)器材料層與所述導(dǎo)電材料層中的每一者之間的環(huán)形界面界定 包含存儲(chǔ)器構(gòu)件的界面區(qū)。
圖3A繪示包含導(dǎo)電層23-2、多晶硅外鞘26、導(dǎo)電芯25以及反熔絲材料層27的存 儲(chǔ)器構(gòu)件(諸如在界面區(qū)30中)的一部分。在原生狀態(tài)下，例如具有大約5至10納米的 厚度的反熔絲材料層27 (其可為二氧化硅、氮氧化硅或其它氧化硅)具有高電阻。可使用 其它反熔絲材料，諸如氮化硅。在編程之后，反熔絲材料如圖3B所示而斷裂，且反熔絲材料內(nèi)的主動(dòng)區(qū)域31呈現(xiàn) 低電阻狀態(tài)。在典型實(shí)施例中，使用氧化硅反熔絲，編程脈沖可包括在如下文參看圖19而 描述的芯片上控制電路(on chip controlcircuit)的控制下施加的具有約1微秒的脈沖 寬度的5至7伏脈沖。讀取脈沖可包括在如下文參看圖19而描述的芯片上控制電路的控 制下施加的具有取決于組態(tài)的脈沖寬度的1至2伏脈沖。讀取脈沖可比編程脈沖短得多。 存儲(chǔ)器構(gòu)件30包括串聯(lián)連接的可編程構(gòu)件、反熔絲層以及由p-n結(jié)形成的整流器。
圖4繪示電極柱的替代組態(tài)，其中省略圖1的中央導(dǎo)電芯25。作為替代，電極柱包 括由反熔絲材料層37圍繞的固體多晶硅芯35。給予圖4的其它構(gòu)件與如圖1中所使用的 相同參考標(biāo)號(hào)，且不再描述。圖5為圖1的結(jié)構(gòu)的示意性說(shuō)明。電極柱40耦接至存取晶體管41，使用位線42 及字線43來(lái)選擇存取晶體管41。多個(gè)存儲(chǔ)器構(gòu)件44-1至44-n連接至柱40。所述存儲(chǔ)器 構(gòu)件中的每一者包含與整流器49串聯(lián)的可編程構(gòu)件48。此串聯(lián)電路示意圖表示圖3A及 圖3B所示的結(jié)構(gòu)，盡管反熔絲材料層被置于p-n結(jié)處。可編程構(gòu)件48由常用于指示反熔 絲的符號(hào)表示。然而將理解，可利用其它類(lèi)型的可編程電阻材料及結(jié)構(gòu)。而且，由電極柱中的導(dǎo)電層與多晶硅之間的p-n結(jié)構(gòu)建的整流器49可由其它整 流器代替。舉例而言，可使用基于例如硅化鍺的固態(tài)電解質(zhì)或其它合適材料的整流器來(lái) 提供整流器。對(duì)于其它代表性固態(tài)電解質(zhì)材料，請(qǐng)參見(jiàn)Gopalakrishnan的美國(guó)專(zhuān)利第 7，382，647 號(hào)。存儲(chǔ)器構(gòu)件44-1至44-n中的每一者耦接至對(duì)應(yīng)的電極平面45_1至45_n，其中電 極平面由本文所述的導(dǎo)電材料層提供。電極平面45-1至45-n耦接至平面譯碼器46，其響 應(yīng)于地址而將諸如接地47的電壓施加至選定電極平面，使得存儲(chǔ)器構(gòu)件中的整流器正向 偏置或?qū)щ姡覍⒁浑妷菏┘又廖催x定電極平面或使未選定電極平面浮置，使得存儲(chǔ)器構(gòu) 件中的整流器反向偏置或不導(dǎo)電。圖6提供2個(gè)字線X2個(gè)位線Xn個(gè)平面的三維3D存儲(chǔ)器陣列的示意性表示。所 述陣列包含字線60及61，其與位線62及63相交。存取元件64、65、66及67位于位線與字 線之間的交叉點(diǎn)處。每一存取元件耦接至對(duì)應(yīng)的電極柱68、69、70、71。每一電極柱包含深 度為數(shù)目「η」個(gè)平面的存儲(chǔ)器構(gòu)件疊層。因此，柱68耦接至存儲(chǔ)器構(gòu)件72-1至72-η。柱 69耦接至存儲(chǔ)器構(gòu)件73-1至73-η。柱70耦接至存儲(chǔ)器構(gòu)件74_1至74_η。柱71耦接至 存儲(chǔ)器構(gòu)件75-1至75-η。圖6中未說(shuō)明導(dǎo)電層以避免使圖變得擁擠。圖6所示的2Χ2Χη 陣列可擴(kuò)展至具有任一數(shù)目的平面的數(shù)千字線乘以數(shù)千位線的陣列。在代表性實(shí)施例中， 平面的數(shù)目η可為2的冪以促進(jìn)二進(jìn)制解碼，諸如4、8、16、32、64、128等。圖7為具有水平FET存取元件的多層級(jí)存儲(chǔ)器單元的剖面。所述存儲(chǔ)器單元形成 于集成電路基板上，所述基板在此實(shí)例中包含半導(dǎo)體主體80。選擇性的溝道隔離結(jié)構(gòu)(未 圖標(biāo))可形成于表面上以隔離元件的區(qū)。沉積填充物以形成用于所述存取元件的源極81 及漏極82。字線83形成于柵極介電質(zhì)上位于源極81與漏極82之間。層間介電質(zhì)95上覆于半導(dǎo)體主體80中的字線上。插塞84及插塞86形成于層間介電質(zhì)95中。插塞84延伸至包含位線BL的經(jīng)圖案化的金屬層。插塞86延伸至層間介電質(zhì)95的表面，且提供上面形 成有電極柱的觸點(diǎn)(contact)。因此，如圖7的實(shí)施例中的括號(hào)所識(shí)別的存儲(chǔ)器單元存取層 101包含自層間介電質(zhì)95的表面至半導(dǎo)體主體80的構(gòu)件。在此實(shí)例中，多個(gè)導(dǎo)電層93-1至93-4上覆于絕緣層92上，絕緣層92形成于存儲(chǔ) 器單元存取層101的頂面上。絕緣層94-1至94-3分離所述多個(gè)導(dǎo)電層。絕緣層94_4上 覆于導(dǎo)電層93-4上。多層級(jí)電極柱由導(dǎo)電芯組成，所述導(dǎo)電芯包含由多晶硅外鞘88圍繞的中央導(dǎo)電 芯87。反熔絲材料或其它可編程電阻材料的層89形成于多晶硅外鞘88與多個(gè)導(dǎo)電層93-1 至93-4之間，從而在界面區(qū)中提供存儲(chǔ)器構(gòu)件(例如，構(gòu)件90)。用于此實(shí)例的導(dǎo)電層93-1 至93-4包括相對(duì)高度摻雜的η+多晶硅，而半導(dǎo)體外鞘88包括相對(duì)較輕度摻雜的ρ型多晶娃。圖8繪示使用類(lèi)似于圖7所示的水平FET的存取元件而制成的陣列的布局圖。所 述陣列包含用于電極柱的接觸插塞86以及用于位線的接觸插塞84。位線85-1至85-4以 對(duì)角線方式配置。字線83-1至83-2在此布局中以垂直方式配置。用于存取元件的主動(dòng)區(qū) 96經(jīng)如圖所示圖案化，使得其本質(zhì)上與字線83-1、83-2正交。溝道隔離結(jié)構(gòu)(未圖標(biāo))可 選擇性地在鄰近存取晶體管中的接觸插塞86的行與接觸插塞84的行之間，與字線83-1、 83-2平行形成。圖9Α、圖9Β以及圖9C說(shuō)明用于界定多個(gè)交錯(cuò)導(dǎo)電層與絕緣層內(nèi)的導(dǎo)電材料層的 周邊以便與個(gè)別導(dǎo)電層形成接觸以用于解碼的工藝中的階段。在圖9Α中，說(shuō)明一疊層，其 包含交替的導(dǎo)電層147、148、149及150以及絕緣層165、166、167、168及169。導(dǎo)電層及絕緣 層是以交替毯覆式沉積而沉積，其可覆蓋集成電路上的整個(gè)存儲(chǔ)器區(qū)域，如圖中的虛線所 指示。為圖案化導(dǎo)電層的周邊，形成掩模160。掩模160具有漸縮側(cè)邊(taperedsides)170。 為制作掩模，可在結(jié)構(gòu)上沉積諸如氮化硅的硬掩模材料層。接著可圖案化一光刻膠層，且 對(duì)其進(jìn)行刻蝕以在光刻膠上界定漸縮側(cè)邊。接著刻蝕所得結(jié)構(gòu)，其中光刻膠層中的錐體 (taper)被轉(zhuǎn)移至硬掩模160上的對(duì)應(yīng)錐體170。如圖9B所說(shuō)明，接著以類(lèi)似方式使用漸縮硬掩模160。應(yīng)用諸如反應(yīng)性離子刻蝕 (reactive ion etch，RIE)的刻蝕工藝，使得硬掩模上的錐體170被轉(zhuǎn)移至導(dǎo)電層疊層中的 對(duì)應(yīng)錐體175。在一些實(shí)施例中，可能省略硬掩模，且在疊層的錐體刻蝕期間使用漸縮光刻 膠構(gòu)件。導(dǎo)電層150至147的邊緣是參差的(staggered)，以形成圍繞其周邊的架。由每一 層之間的參差產(chǎn)生的架的寬度可由導(dǎo)電層之間的絕緣層的厚度以及錐體175的斜率決定。用于在硬掩模上界定錐體170以及在導(dǎo)電層疊層上界定錐體175的刻蝕工藝可為 一連續(xù)刻蝕工藝。或者，可使用第一工藝在硬掩模160上界定錐體170，且使用第二刻蝕工 藝在導(dǎo)電層疊層上界定錐體175。圖9C說(shuō)明所述工藝中的下一階段。在形成錐體175之后，沉積絕緣填充物176，且 在導(dǎo)電層150至147的疊層上進(jìn)行平坦化。接著，使用光刻步驟來(lái)界定通路(vias)，所述光 刻步驟同時(shí)圖案化用于所有層的所有通路。應(yīng)用一刻蝕工藝，其相對(duì)于填充層176，對(duì)導(dǎo)電 層150至147中的導(dǎo)電材料具有高度選擇性。以此方式，所述通路中的每一者內(nèi)的刻蝕工藝 在對(duì)應(yīng)的導(dǎo)電層上停止。接著在存儲(chǔ)器陣列區(qū)域的周邊的一側(cè)上用插塞177、178、179、180且在存儲(chǔ)器陣列區(qū)域的周邊的另一側(cè)上用插塞181、182、183、184來(lái)填充所述通路。因此，導(dǎo)電層的周邊被圖案化，且僅使用用以界定硬掩模160的一個(gè)光刻步驟以及用以界定用于 觸點(diǎn)177至184的通路的位置的一個(gè)光刻步驟來(lái)形成觸點(diǎn)通路。而且，僅應(yīng)用兩個(gè)(或可 能三個(gè))刻蝕工藝來(lái)形成圖9C所示的結(jié)構(gòu)。圖10為陣列的一部分的簡(jiǎn)化布局圖，其繪示用于將導(dǎo)電層疊層連接至平面譯碼 電路的上覆內(nèi)連件。在圖10中，說(shuō)明頂部介電層150。電極柱(例如，柱151)陣列穿透介 電層150。與圖9C中的插塞177至184對(duì)應(yīng)的接觸插塞(諸如插塞152)沿導(dǎo)電層的周邊配 置。位于沿層150的邊緣的一列中的接觸插塞耦接至上覆于導(dǎo)電層疊層上的內(nèi)聯(lián)機(jī)153。導(dǎo)電層149延伸至內(nèi)聯(lián)機(jī)153的右方，且位于沿層149的邊緣的一列中的接觸插 塞耦接至內(nèi)聯(lián)機(jī)154。導(dǎo)電層148延伸至內(nèi)聯(lián)機(jī)154的右方，且位于沿層148的邊緣的一 列中的接觸插塞耦接至內(nèi)聯(lián)機(jī)155。導(dǎo)電層147延伸至內(nèi)聯(lián)機(jī)155的右方，且位于沿層147 的邊緣的一列中的接觸插塞耦接至內(nèi)聯(lián)機(jī)156。上覆于陣列上的內(nèi)連布線153至156的簡(jiǎn)化視圖意欲說(shuō)明將存儲(chǔ)器陣列中的多個(gè) 導(dǎo)電層耦接至內(nèi)連布線的方式。所述內(nèi)連布線接著可在必要時(shí)路由至(route)平面譯碼電 路。而且，內(nèi)連布線可用以在陣列區(qū)域上更均勻地分布施加至導(dǎo)電材料層的偏壓。圖11及圖12共同繪示包含3D存儲(chǔ)器陣列的集成電路的一部分以及包含多個(gè)金 屬化層及周邊電路的存儲(chǔ)器單元存取結(jié)構(gòu)的剖面。而且，可在下文參看圖13A至圖13B陳 述的制造方法的描述期間參考圖11及圖12。圖11繪示形成于基板200上的存儲(chǔ)器陣列的一部分。水平FET由基板200中的 源極區(qū)163、265及漏極區(qū)164、266界定。溝道隔離結(jié)構(gòu)161及162隔離基板中的區(qū)。字線 267及268提供用于存取元件的柵極。層間介電質(zhì)269上覆于字線267、268及基板上。接 觸插塞270、271、272及273延伸穿過(guò)層間介電質(zhì)269到達(dá)具有介電填充物278的上覆金屬 化平面，所述介電填充物278包含耦接至觸點(diǎn)271及273的位線275及274。接觸焊墊277 及276延伸穿過(guò)介電填充物278到達(dá)上覆觸點(diǎn)281及280，觸點(diǎn)281及280延伸穿過(guò)另一層 間介電質(zhì)279。具有介電填充物284的另一金屬化平面上覆于介電層279上。接觸焊墊282 及283耦接至下伏觸點(diǎn)280及281，從而提供到達(dá)下方存取元件的連接。在此實(shí)施例中，存 儲(chǔ)器單元存取層185包含自接觸焊墊282、283穿過(guò)存取晶體管的元件，所述存取晶體管包 含位于基板200中的源極區(qū)及漏極區(qū)163、164、265、266?；?00可包括位于此項(xiàng)技術(shù)中 已知的用于支撐集成電路的絕緣層或其它結(jié)構(gòu)上的塊體硅或硅層。多個(gè)電極柱配置于存儲(chǔ)器單元存取層185的頂部。在此圖中，說(shuō)明包含導(dǎo)電芯 192、多晶硅外鞘193及反熔絲材料層194的第一電極柱，以及包含導(dǎo)電芯189、多晶硅外 鞘190及反熔絲材料層191的第二電極柱。第一電極柱耦接至焊墊282。第二電極柱耦接 至焊墊283。絕緣層186-1上覆于存儲(chǔ)器單元存取層185上。導(dǎo)電層187-1上覆于絕緣層 186-1上。交替的導(dǎo)電層187-2至187-4以及絕緣層186-2至186-4形成于導(dǎo)電層187-1 的頂部。介電填充物188上覆于所述結(jié)構(gòu)上，且具有平面頂面。圖12繪示所述元件至周邊區(qū)中的延續(xù)，在周邊區(qū)中形成支持電路，且形成與所述 多個(gè)導(dǎo)電層的接觸。在圖12中，說(shuō)明包含導(dǎo)電芯189、多晶硅外鞘190及反熔絲層191的電 極柱，且應(yīng)用與圖11中所使用的參考標(biāo)號(hào)相同的參考標(biāo)號(hào)。如圖12所示，周邊元件包含由源極204、柵極207以及漏極203形成的晶體管。圖中說(shuō)明溝道隔離結(jié)構(gòu)201。在周邊中構(gòu)建許多種元件，以支持集成電路上的譯碼邏輯及其它電路。在周邊電路中使用多個(gè)金屬化 平面以用于布線內(nèi)連。因此，接觸插塞210自漏極203延伸至上部層中的導(dǎo)線217。插塞 218自導(dǎo)線217延伸至另一層中的導(dǎo)線219。導(dǎo)電層187-1至187-4耦接至對(duì)應(yīng)的接觸插塞223、222、221、220。內(nèi)聯(lián)機(jī)224至 227耦接至所述插塞，且提供所述多個(gè)導(dǎo)電層與元件周邊中的譯碼電路之間的內(nèi)連。圖13A及圖13B包含可應(yīng)用于制作圖11及圖12所示的結(jié)構(gòu)的制造方法的流程 圖。出于此應(yīng)用的目的，第一步驟300涉及形成包含位線、字線、存取元件以及觸點(diǎn)的存儲(chǔ) 器單元存取層。在此階段，集成電路基板上的周邊電路亦如圖12所示而形成。由于此工 藝，元件的存儲(chǔ)器區(qū)中的存儲(chǔ)器單元存取層的頂面具有觸點(diǎn)陣列，其包含圖11的觸點(diǎn)282、 283。在此階段，已應(yīng)用標(biāo)準(zhǔn)制造技術(shù)，包含形成周邊電路及存取元件所需的所有必要的圖 案化及刻蝕步驟。應(yīng)使用耐火金屬(諸如鎢)來(lái)制作存儲(chǔ)器單元存取層中所涉及的觸點(diǎn)及 內(nèi)連件，使得大量多晶硅層的沉積中所涉及的熱預(yù)算不會(huì)干擾下伏內(nèi)連件。接下來(lái)，在存儲(chǔ)器單元存取層上沉積層間介電質(zhì)(例如，186-1) (301)。所述層間 介電質(zhì)可為二氧化硅、氮氧化硅、氮化硅或其它層間介電質(zhì)材料。接下來(lái)，執(zhí)行導(dǎo)電層與介 電層的交替毯覆式沉積(302)。此等毯覆式沉積提供充當(dāng)電極平面的多個(gè)導(dǎo)電層(例如， 187-1至187-4)。所述導(dǎo)電層可為相對(duì)高度摻雜的η型多晶硅(η+多晶硅)。所述導(dǎo)電層 的典型厚度可為大約50納米。所述介電層在導(dǎo)電層之間形成絕緣。在一個(gè)實(shí)例中，絕緣層 的厚度亦可為大約50納米。其它實(shí)例將包含如特定實(shí)施方案所要或所需的多晶硅或其它 半導(dǎo)體材料以及介電層的較大或較小厚度。而且，若需要的話，對(duì)多晶硅層進(jìn)行處理，以在 多晶硅的頂側(cè)形成硅化物層。在下一階段中，應(yīng)用光刻圖案來(lái)界定并打通用于存儲(chǔ)器單元 柱的通路，所述通路穿過(guò)所述多個(gè)多晶硅平面到達(dá)存儲(chǔ)器單元存取層上的對(duì)應(yīng)觸點(diǎn)(303)。 可應(yīng)用反應(yīng)性離子刻蝕工藝來(lái)形成穿過(guò)二氧化硅及多晶硅層的較深的高縱橫比孔，以提供 用于電極柱的通路。在打通所述通路之后，在電極柱通路的側(cè)壁上沉積反熔絲介電質(zhì)層(304)?？墒褂?原子層沉積或化學(xué)氣相沉積技術(shù)來(lái)沉積反熔絲介電質(zhì)。合適的材料包含氧化硅、氮化硅、氮 氧化硅、諸如氧化物/氮化物/氧化物的多層結(jié)構(gòu)等。反熔絲介電質(zhì)層的典型厚度可大約 為5至10納米，或多或少。在使用二氧化硅作為反熔絲材料的實(shí)施例中，可使用熱氧化工 藝在所述多個(gè)多晶硅層的暴露邊緣上形成所述反熔絲材料。在此實(shí)施例中，反熔絲材料可 不在電極柱的側(cè)面上形成連續(xù)層，而是僅在界面區(qū)中形成。在形成反熔絲層之后，在電極柱通路的側(cè)壁上的反熔絲介電質(zhì)上沉積多晶硅層 (305)。在一個(gè)實(shí)施例中，在反熔絲介電質(zhì)上施加薄多晶硅層，其具有與導(dǎo)電層中所使用的 導(dǎo)電型相反的導(dǎo)電型。因此，(例如)可施加相對(duì)輕度摻雜的P型多晶硅。對(duì)反熔絲材料及多晶硅的所得層進(jìn)行各向異性(anisotropic)刻蝕以打通電極 柱通路的底部，從而暴露下伏觸點(diǎn)(306)。在下一步驟中，在電極柱通路內(nèi)沉積中央電極材 料(307)。此步驟可涉及第一多晶硅沉積，使得步驟305中所沉積的薄多晶硅層與步驟306 中所沉積的多晶硅的組合厚度大于由電極柱與多個(gè)導(dǎo)電層之間的界面中的p-n結(jié)所建立 的空乏區(qū)的深度。通過(guò)以比電極柱中所使用的濃度高的濃度摻雜所述多個(gè)導(dǎo)電層，空乏區(qū) 將位于電極柱內(nèi)而非導(dǎo)電層內(nèi)。在額外的多晶硅沉積之后，可在中央芯中沉積導(dǎo)電性更大的材料。在沉積中央電極材料之后，使用化學(xué)機(jī)械拋光工藝或其它平坦化工藝來(lái)回蝕所得結(jié)構(gòu)。接下來(lái)，在所述結(jié)構(gòu)上沉積層間介電質(zhì)(步驟308)。在形成所述多個(gè)導(dǎo)電層之后，使用上文參看圖9A至圖9C而描述的錐體刻蝕工藝在導(dǎo)電層的周邊上界定觸點(diǎn)區(qū)域(309)?？墒褂锰娲夹g(shù)在所述多個(gè)導(dǎo)電層上界定觸點(diǎn)區(qū) 域。替代技術(shù)可涉及所述工藝中的其它階段處的光刻步驟，如根據(jù)所應(yīng)用的技術(shù)將理解。下 文參看圖14描述一種技術(shù)。在圖案化導(dǎo)電層的周邊之后，在結(jié)構(gòu)上沉積絕緣填充物并使其 平坦化。接著，打通穿過(guò)絕緣填充物到達(dá)導(dǎo)電層的周邊上的觸點(diǎn)的通路(310)。使用鎢或其它觸點(diǎn)材料來(lái)填充所述通路，且應(yīng)用金屬化工藝來(lái)在到達(dá)元件上的導(dǎo) 電層及平面譯碼電路的觸點(diǎn)之間提供內(nèi)連(311)。最后，應(yīng)用線BEOL工藝的后端(backend) 來(lái)完成集成電路(312)。圖14A及圖14B說(shuō)明用于所述多個(gè)導(dǎo)電層中的導(dǎo)電層的圖案，其可應(yīng)用于在包含 交錯(cuò)翼片(tabs)的平面的周邊上建立內(nèi)連觸點(diǎn)。因此，圖14A繪示平面A，且圖14B繪示平 面B。翼片250A至253A沿平面A的周邊而定位。翼片251B至253B沿平面B的周邊而定 位。將所述翼片定位成使得當(dāng)所述平面如圖15所示而重迭時(shí)，觸點(diǎn)(例如，觸點(diǎn)255)交錯(cuò)， 且界定一平行于所述平面的周邊的列。因此，用于平面A的內(nèi)聯(lián)機(jī)以及用于平面B的內(nèi)聯(lián) 機(jī)可平行路由至所述翼片。此技術(shù)顯著減少與所述多個(gè)導(dǎo)電層形成接觸所需的面積。交錯(cuò) 可涉及2個(gè)以上平面，諸如8個(gè)或16個(gè)平面或更多，以便顯著節(jié)省元件上的更多面積。然 而，此技術(shù)涉及具有導(dǎo)電材料的每一毯覆式沉積的非關(guān)鍵圖案步驟。圖16說(shuō)明一種用于擴(kuò)展可應(yīng)用于單個(gè)電極柱中的導(dǎo)電層的數(shù)目，同時(shí)維持相對(duì) 較小的通路占據(jù)面積(footprint)的技術(shù)。圖16所示的結(jié)構(gòu)包含一疊層，其包含若干導(dǎo) 電層組400-402。第一導(dǎo)電層組400是通過(guò)使絕緣體層423-1至423-4及導(dǎo)電層424-1至 424-4在層422上交替而形成。其它組401及402包括類(lèi)似結(jié)構(gòu)。所述工藝涉及首先制作 第一導(dǎo)電層組400，界定穿過(guò)所述第一組的電極柱通路，以及形成電極柱的第一部分。電極 柱接觸焊墊420的第一部分耦接至存取元件419。接下來(lái)，在所述第一組上界定第二導(dǎo)電層 組401。穿過(guò)第二組401界定電極柱通路，其打通到達(dá)電極柱的第一部分的通路。在穿過(guò)第 二導(dǎo)電層組401的通路內(nèi)形成電極柱的第二部分。如圖中所示，電極柱的第二部分可與第一部分稍微失對(duì)準(zhǔn)(misaligned)，因?yàn)橛?于界定通路的光刻工藝中涉及對(duì)準(zhǔn)容許度。選擇性地，可通過(guò)光刻步驟在層之間形成接觸 焊墊431，以在需要時(shí)在光刻工藝中提供較佳的對(duì)準(zhǔn)容許度。最后，穿過(guò)第三導(dǎo)電層組402 界定電極柱通路，其打通到達(dá)電極柱的第二部分的通路。在第三導(dǎo)電層組402內(nèi)形成電極 柱的第三部分。圖式亦繪示電極柱的第二部分與第三部分之間的選擇性接觸焊墊432。盡管 圖式繪示每組四個(gè)導(dǎo)電層，但所述技術(shù)的實(shí)施例可涉及使用較大數(shù)目的平面(諸如16個(gè)、 32個(gè)、64個(gè)或更多)，其接觸電極柱的每一疊層部分。圖17說(shuō)明倒置的柱實(shí)施例，其包含位于頂部的觸點(diǎn)530，列譯碼電路及行譯碼電 路耦接至所述觸點(diǎn)530?？墒褂?例如)薄膜晶體管在所述柱上制成列譯碼電路及行譯碼電 路。在未圖標(biāo)的集成電路基板上形成存儲(chǔ)器單元疊層。絕緣層520上覆于基板上。多個(gè)導(dǎo) 電層523-1至523-n上覆于層520上。絕緣層524-1至524_n_l使導(dǎo)電層523-1至523_n 彼此分離。絕緣層524-n覆蓋頂部導(dǎo)電層523-n。
在此實(shí)例中，用于多層級(jí)存儲(chǔ)器的電極柱由半導(dǎo)體芯521組成，半導(dǎo)體芯521 (例如)由P型多晶硅制成。反熔絲材料或其它可編程存儲(chǔ)器材料的層522形成于半導(dǎo)體芯 521與多個(gè)導(dǎo)電層523-1至523-n之間。在此實(shí)例中，導(dǎo)電層523-1至523_n包括相對(duì)高度 摻雜的η型多晶硅。反熔絲材料層522可如圖所示為電極柱的底部加襯，從而消除用于刻 蝕穿過(guò)所述層以與下伏譯碼電路接觸的制造步驟。位于所述多個(gè)導(dǎo)電層523-1至523-n與柱之間的界面區(qū)(諸如區(qū)529)包含存儲(chǔ) 器構(gòu)件，所述存儲(chǔ)器構(gòu)件包括如上文所闡釋的與整流器串聯(lián)的可編程構(gòu)件。圖18為又一替代例中的多層級(jí)存儲(chǔ)器單元的剖面，其中存儲(chǔ)器構(gòu)件包括與整流 器串聯(lián)的反熔絲，其是使用界面區(qū)(諸如區(qū)629)中的ρ+/氧化物/p-/n+結(jié)構(gòu)而形成。此 所說(shuō)明的實(shí)施例繪示類(lèi)似于圖17的倒置柱的倒置柱，其中位于頂部的觸點(diǎn)630用于連接至 譯碼電路。界面區(qū)中的P+/氧化物/p_/n+結(jié)構(gòu)亦可應(yīng)用于諸如上文所述的譯碼電路在底 部的實(shí)施例中。存儲(chǔ)器單元疊層形成于未圖標(biāo)的集成電路基板上。絕緣層620上覆于基板 上。多個(gè)導(dǎo)電層623-1至623-n上覆于層620上。絕緣層624-1至624_n_l使導(dǎo)電層623-1 至623-n彼此分離。絕緣層624-n覆蓋頂部導(dǎo)電層623_n。如圖18所示的多層級(jí)存儲(chǔ)器的電極柱在此實(shí)例中由包含中央芯625的導(dǎo)體組成， 所述中央芯625 (例如)由高度摻雜的ρ型多晶硅(ρ+)制成。中央芯625由諸如氧化硅或 氮化硅的反熔絲材料層622圍繞。半導(dǎo)體外鞘621圍繞反熔絲材料層622，且包括輕度摻雜 的P型(P-)多晶硅或其它半導(dǎo)體。導(dǎo)電層623-1至623-n在此實(shí)例中包括相對(duì)高度摻雜 的η型(η+)多晶硅，并接觸半導(dǎo)體外鞘621。在所述多個(gè)導(dǎo)電層623-1至523-n與柱之間的界面區(qū)(諸如區(qū)629)包含存儲(chǔ)器 構(gòu)件，所述存儲(chǔ)器構(gòu)件包括可編程構(gòu)件，所述可編程構(gòu)件包括位于芯625中的ρ+節(jié)點(diǎn)、位于 反熔絲層622中的主動(dòng)區(qū)以及位于半導(dǎo)體外鞘621中的ρ-節(jié)點(diǎn)，所述可編程構(gòu)件與整流 器串聯(lián)，所述整流器包含位于半導(dǎo)體外鞘621中的ρ-節(jié)點(diǎn)以及位于對(duì)應(yīng)導(dǎo)電層中的η+節(jié) 點(diǎn)。在此實(shí)施例中，用于電極柱的制造方法包含在所述多個(gè)導(dǎo)電層內(nèi)界定電極通路；在電 極通路的側(cè)壁上沉積半導(dǎo)體材料層；在半導(dǎo)體材料層上形成反熔絲材料層；以及用電極材 料填充反熔絲材料層上的電極通路。圖19為根據(jù)本發(fā)明實(shí)施例的集成電路的簡(jiǎn)化方塊圖。集成電路線475包含位于半 導(dǎo)體基板上的如本文所述而構(gòu)建的3D存儲(chǔ)器陣列460。列譯碼器461耦接至多個(gè)字線462， 且沿存儲(chǔ)器陣列460中的列而配置。行譯碼器463耦接至沿存儲(chǔ)器陣列460中的行而配置 的多個(gè)位線464，以用于自陣列460中的存儲(chǔ)器單元讀取數(shù)據(jù)并對(duì)其進(jìn)行編程。平面譯碼 器458在線459上耦接至存儲(chǔ)器陣列460中的多個(gè)電極平面。地址在總線465上供應(yīng)至行 譯碼器463、列譯碼器461以及平面譯碼器458。區(qū)塊466中的感測(cè)放大器及數(shù)據(jù)輸入結(jié)構(gòu) 在此實(shí)例中經(jīng)由數(shù)據(jù)總線467耦接至行譯碼器463。數(shù)據(jù)經(jīng)由數(shù)據(jù)輸入線471自集成電路 475上的輸入/輸出端或自集成電路475內(nèi)部或外部的其它數(shù)據(jù)源供應(yīng)至區(qū)塊466中的數(shù) 據(jù)輸入結(jié)構(gòu)。在所說(shuō)明的實(shí)施例中，集成電路上包含其它電路474，諸如通用處理器或特殊 應(yīng)用電路，或提供由薄膜熔絲相變存儲(chǔ)器單元陣列支持的芯片上系統(tǒng)(system-on-a-chip) 功能性的模塊的組合。數(shù)據(jù)經(jīng)由數(shù)據(jù)輸出線472自區(qū)塊466中的感測(cè)放大器供應(yīng)至集成電 路475上的輸入/輸出端，或供應(yīng)至集成電路475內(nèi)部或外部的其它數(shù)據(jù)目的地。在此實(shí)例中使用偏壓配置狀態(tài)機(jī)469構(gòu)建的控制器控制經(jīng)由區(qū)塊468中的電壓源產(chǎn)生或提供的偏壓配置供電電壓(諸如讀取及編程電壓)的施加?？墒褂么隧?xiàng)技術(shù)中已知的特殊用途邏輯電路來(lái)構(gòu)建所述控制器。在替代實(shí)施例中，控制器包括可在同一集成電路 上構(gòu)建的通用處理器，其執(zhí)行計(jì)算機(jī)程序以控制元件的操作。在又一些實(shí)施例中，特殊用途 邏輯電路與通用處理器的組合可用于構(gòu)建所述控制器。 雖然通過(guò)參考上文詳細(xì)描述的較佳實(shí)施例及實(shí)例而揭露本發(fā)明，但應(yīng)理解，此等 實(shí)例意欲具有說(shuō)明性而非限制性意義。預(yù)期熟習(xí)此項(xiàng)技術(shù)者將容易想到修改及組合，所述 修改及組合將在本發(fā)明的精神以及隨附權(quán)利要求范圍的范疇內(nèi)。
權(quán)利要求
一種存儲(chǔ)器元件，其特征在于，包括集成電路基板，包含存取元件陣列；多個(gè)導(dǎo)電層，通過(guò)絕緣層而彼此分離且與所述存取元件陣列分離；電極柱陣列，其延伸穿過(guò)所述多個(gè)導(dǎo)電層，該電極柱陣列中的電極柱接觸所述存取元件陣列中的對(duì)應(yīng)存取元件，且界定該電極柱與所述多個(gè)導(dǎo)電層中的導(dǎo)電層之間的界面區(qū)；以及存儲(chǔ)器構(gòu)件在于所述界面區(qū)，所述存儲(chǔ)器構(gòu)件中的每一者包括可編程構(gòu)件及整流器。
2.根據(jù)權(quán)利要求1所述的存儲(chǔ)器元件，其特征在于，包含耦接至所述存取元件陣列的列譯碼電路及行譯碼電路，用以選擇所述電極柱陣列中的 電極柱；以及耦接至所述多個(gè)導(dǎo)電層的平面譯碼電路，用以使選定導(dǎo)電層中的所述界面區(qū)中的所述 整流器正向偏置，且使未選定導(dǎo)電層中的界面區(qū)中的所述整流器反向偏置。
3.根據(jù)權(quán)利要求1所述的存儲(chǔ)器元件，其特征在于，所述電極柱陣列中的電極柱包括 與對(duì)應(yīng)存取元件電性連接的導(dǎo)體，以及位于所述導(dǎo)體與所述多個(gè)導(dǎo)電層之間的存儲(chǔ)器材料 層，其中所述存儲(chǔ)器構(gòu)件中的每一者中的所述可編程構(gòu)件包括位于所述界面區(qū)的所述存儲(chǔ) 器材料層中的主動(dòng)區(qū)。
4.根據(jù)權(quán)利要求1所述的存儲(chǔ)器元件，其特征在于，所述存取元件陣列中的存取元件 包括晶體管，具有柵極、第一端子及第二端子；以及所述存取元件陣列包含耦接至所述第一端子的位線、耦接至所述柵極的字線，且其中 所述第二端子耦接至所述電極柱陣列中的對(duì)應(yīng)電極柱。
5.根據(jù)權(quán)利要求1所述的存儲(chǔ)器元件，其特征在于，所述存取元件陣列中的存取元件 包括垂直晶體管。
6.根據(jù)權(quán)利要求1所述的存儲(chǔ)器元件，其特征在于，所述電極柱陣列中的電極柱包括 與所述對(duì)應(yīng)存取元件電性連接的具有第一導(dǎo)電型的半導(dǎo)體材料，以及位于所述半導(dǎo)體材料 與所述多個(gè)導(dǎo)電層之間的反熔絲材料層；以及其中所述多個(gè)導(dǎo)電層包括具有第二導(dǎo)電型的摻雜半導(dǎo)體材料，使得所述存儲(chǔ)器構(gòu)件中 的每一者中的所述整流器包括P_n結(jié)。
7.根據(jù)權(quán)利要求1所述的存儲(chǔ)器元件，其特征在于，所述多個(gè)導(dǎo)電層具有周邊，且所述 周邊的相應(yīng)部分經(jīng)組態(tài)以與譯碼電路接觸。
8.根據(jù)權(quán)利要求1所述的存儲(chǔ)器元件，其特征在于，所述多個(gè)導(dǎo)電層具有周邊，且所述 周邊的相應(yīng)部分包含經(jīng)組態(tài)以與譯碼電路接觸的翼片，且所述存儲(chǔ)器元件包含上覆于所述多個(gè)導(dǎo)電層上的布線層，包含將所述多個(gè)導(dǎo)電層耦接至譯碼電路的導(dǎo)體；以及導(dǎo)電插塞，其接觸所述翼片，且向上延伸至所述布線層。
9.根據(jù)權(quán)利要求8所述的存儲(chǔ)器元件，其特征在于，所述翼片以交錯(cuò)方式配置，使得所 述多個(gè)導(dǎo)電插塞中耦接至所述多個(gè)導(dǎo)電層中的不同導(dǎo)電層上的交錯(cuò)翼片的導(dǎo)電插塞以列 配置，所述列在由所述交錯(cuò)翼片界定的方向上延伸。
10.根據(jù)權(quán)利要求1所述的存儲(chǔ)器元件，其特征在于，所述電極柱包括電極部分的相應(yīng)疊層，其中每一部分延伸穿過(guò)一組對(duì)應(yīng)的所述多個(gè)導(dǎo)電層。
11.根據(jù)權(quán)利要求1所述的存儲(chǔ)器元件，其特征在于，所述存取元件陣列下伏于所述多 個(gè)導(dǎo)電層下。
12.根據(jù)權(quán)利要求1所述的存儲(chǔ)器元件，其特征在于，所述電極柱陣列中的電極柱包括 與對(duì)應(yīng)存取元件電性連接的中央芯導(dǎo)體，以及位于所述中央芯導(dǎo)體上的存儲(chǔ)器材料層、位 于所述存儲(chǔ)器材料層上并接觸所述多個(gè)導(dǎo)電層的半導(dǎo)體外鞘，其中所述存儲(chǔ)器構(gòu)件中的每 一者中的所述可編程構(gòu)件包括位于所述中央芯導(dǎo)體與所述半導(dǎo)體外鞘之間的所述界面區(qū) 的所述存儲(chǔ)器材料層中的主動(dòng)區(qū)。
13.一種存儲(chǔ)器元件的制造方法，其特征在于，包括形成存取元件陣列；在所述存取元件陣列下方或上方形成多個(gè)導(dǎo)電層，所述多個(gè)導(dǎo)電層通過(guò)絕緣層而彼此 分離且與所述存取元件陣列分離；形成延伸穿過(guò)所述多個(gè)導(dǎo)電層的電極柱陣列，所述電極柱陣列中的所述電極柱接觸所 述存取元件陣列中的對(duì)應(yīng)存取元件，且界定所述柱與所述多個(gè)導(dǎo)電層中的導(dǎo)電層之間的界 面區(qū)；以及在所述界面區(qū)中形成存儲(chǔ)器構(gòu)件，所述存儲(chǔ)器構(gòu)件中的每一者包括與整流器串聯(lián)的可 編程構(gòu)件。
14.根據(jù)權(quán)利要求13所述的存儲(chǔ)器元件的制造方法，其特征在于，所述形成多個(gè)導(dǎo)電 層的步驟包含多晶硅的毯覆式沉積。
15.根據(jù)權(quán)利要求13所述的存儲(chǔ)器元件的制造方法，其特征在于，所述形成多個(gè)導(dǎo)電 層的步驟包含形成多個(gè)毯覆式導(dǎo)電材料層；以及在所述毯覆式導(dǎo)電材料層之間形成毯覆式絕緣材料層。
16.根據(jù)權(quán)利要求13所述的存儲(chǔ)器元件的制造方法，其特征在于，所述形成電極柱陣 列的步驟包含界定穿過(guò)所述多個(gè)導(dǎo)電層的電極通路；在所述電極通路的側(cè)壁上沉積存儲(chǔ)器材料層；以及用電極材料來(lái)填充所述存儲(chǔ)器材料層上的所述電極通路。
17.根據(jù)權(quán)利要求16所述的存儲(chǔ)器元件的制造方法，其特征在于，所述電極材料包括 摻雜半導(dǎo)體，且所述多個(gè)導(dǎo)電層包括具有相反導(dǎo)電型的摻雜半導(dǎo)體材料，從而界定所述界 面區(qū)中的P_n結(jié)。
18.根據(jù)權(quán)利要求17所述的用于制造存儲(chǔ)器元件的方法，其特征在于，所述存儲(chǔ)器材 料包括反熔絲材料。
19.根據(jù)權(quán)利要求13所述的用于制造存儲(chǔ)器元件的方法，其特征在于，所述形成多個(gè) 導(dǎo)電層的步驟包含形成多個(gè)毯覆式導(dǎo)電材料層；刻蝕所述多個(gè)毯覆式層，以界定使所述多個(gè)毯覆式層中的每一者的周邊暴露的錐體， 使得所述毯覆式層中的每一者的周邊在超過(guò)上方毯覆式層的所述周邊的架中延伸；以及形成多個(gè)導(dǎo)電插塞，所述導(dǎo)電插塞接觸相應(yīng)的架，且向上延伸至上覆于所述多個(gè)毯覆式層上的布線平面。
20.根據(jù)權(quán)利要求13所述的用于制造存儲(chǔ)器元件的方法，其特征在于，所述形成多個(gè) 導(dǎo)電層的步驟包含形成多個(gè)毯覆式導(dǎo)電材料層；在所述多個(gè)毯覆式導(dǎo)電材料層上界定周邊，使得所述周邊的相應(yīng)部分包含經(jīng)組態(tài)以與 譯碼電路接觸的翼片；以及形成多個(gè)導(dǎo)電插塞，所述導(dǎo)電插塞接觸相應(yīng)翼片，且向上延伸至上覆于所述多個(gè)導(dǎo)電 層上的布線平面。
21.根據(jù)權(quán)利要求20所述的用于制造存儲(chǔ)器元件的方法，其特征在于，所述翼片以交 錯(cuò)方式配置，使得所述多個(gè)導(dǎo)電插塞中耦接至所述多個(gè)導(dǎo)電層中的不同導(dǎo)電層上的交錯(cuò)翼 片的導(dǎo)電插塞以列配置，所述列在由所述交錯(cuò)翼片界定的方向上延伸。
22.根據(jù)權(quán)利要求13所述的用于制造存儲(chǔ)器元件的方法，其特征在于，所述電極柱陣 列中的電極柱包括接觸所述對(duì)應(yīng)存取元件的導(dǎo)體，以及位于所述導(dǎo)體與所述多個(gè)導(dǎo)電層之 間的存儲(chǔ)器材料層，其中所述存儲(chǔ)器構(gòu)件中的每一者中的所述可編程構(gòu)件包括位于所述界 面區(qū)的所述存儲(chǔ)器材料層中的主動(dòng)區(qū)。
23.根據(jù)權(quán)利要求13所述的用于制造存儲(chǔ)器元件的方法，其特征在于，所述形成電極 柱陣列的步驟包含在所述多個(gè)導(dǎo)電層內(nèi)界定電極通路； 在所述電極通路的側(cè)壁上沉積半導(dǎo)體材料層； 在所述半導(dǎo)體材料層上形成反熔絲材料層；以及 用電極材料來(lái)填充所述反熔絲材料層上的所述電極通路。
24.根據(jù)權(quán)利要求13所述的用于制造存儲(chǔ)器元件的方法，其特征在于，所述電極柱陣 列中的電極柱包括接觸所述對(duì)應(yīng)存取元件的芯導(dǎo)體、位于所述芯導(dǎo)體上的存儲(chǔ)器材料層、 位于所述存儲(chǔ)器材料層與所述多個(gè)導(dǎo)電層之間的半導(dǎo)體材料層，其中所述存儲(chǔ)器構(gòu)件中的 每一者中的所述可編程構(gòu)件包括位于所述界面區(qū)的所述存儲(chǔ)器材料層中的主動(dòng)區(qū)。
25.一種存儲(chǔ)器元件，其特征在于，包括集成電路基板，包含電極柱陣列以及在界面區(qū)與所述電極柱相交的多個(gè)電極平面； 位于所述界面區(qū)中的存儲(chǔ)器構(gòu)件，包括可編程構(gòu)件及整流器； 列譯碼電路及行譯碼電路，用以選擇所述電極柱陣列中的電極柱；以及 平面譯碼電路，用以使選定電極平面中的所述界面區(qū)中的所述整流器正向偏置，且使 未選定電極平面中的界面區(qū)中的所述整流器反向偏置。
26.—種多個(gè)導(dǎo)電層的制造方法，其特征在于，包括 形成導(dǎo)電材料與絕緣材料的多個(gè)交錯(cuò)層；在所述多個(gè)交錯(cuò)層上形成漸縮刻蝕掩模；使用所述漸縮刻蝕掩模來(lái)刻蝕所述多個(gè)交錯(cuò)層，以界定使所述多個(gè)交錯(cuò)層中的導(dǎo)電層 的周邊暴露的錐體，使得所述多個(gè)交錯(cuò)層中的導(dǎo)電層的周邊在超過(guò)上方導(dǎo)電層的所述周邊 的架中延伸；以及形成多個(gè)導(dǎo)電插塞，所述導(dǎo)電插塞接觸相應(yīng)的架，且向上延伸至上覆于所述多個(gè)交錯(cuò) 層上的布線平面。
全文摘要
本發(fā)明公開(kāi)了一種集成電路3D存儲(chǔ)器陣列及其制造方法。該3D存儲(chǔ)器元件是基于電極柱陣列及多個(gè)電極平面，所述多個(gè)電極平面在界面區(qū)與所述電極柱相交，所述界面區(qū)包含存儲(chǔ)器構(gòu)件，所述存儲(chǔ)器構(gòu)件包括可編程構(gòu)件及整流器。可使用二維譯碼來(lái)選擇所述電極柱，且可使用第三維上的譯碼來(lái)選擇所述多個(gè)電極平面。
文檔編號(hào)H01L29/10GK101872788SQ201010166150
公開(kāi)日2010年10月27日 申請(qǐng)日期2010年4月19日 優(yōu)先權(quán)日2009年4月27日
發(fā)明者呂函庭, 龍翔瀾 申請(qǐng)人:旺宏電子股份有限公司