專利名稱：具有低電阻的芯片電阻器及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種芯片電阻器及其制造方法，具體而言，涉及一種具有低電阻的芯片電阻器及其制造方法。
背景技術(shù)：
如圖1所示，一現(xiàn)有芯片電阻器1為附接至一印刷電路板的被動組件。該現(xiàn)有芯片電阻器1的制造方法首先包含提供一陶瓷基板11，其具有一第二表面111、一對側(cè)面112 及一第一表面113。接著，在該基板11的第二表面111上形成一對底部電極13。每一所述底部電極13具有一外表面131，其與該基板11的側(cè)面112對齊。在該基板11的中心區(qū)域上形成一電阻層14，且該電阻層14具有一對末端141。在該基板11的第一表面113上形成一對導(dǎo)電層12。每一所述導(dǎo)電層12具有一外表面122，其與該基板11的側(cè)面112對齊。此外，每一所述導(dǎo)電層12具有一內(nèi)部部分121 及一外表面122。所述導(dǎo)電層12延伸至該電阻層14上方，使得所述導(dǎo)電層12的內(nèi)部部分 121重迭該電阻層14的末端141。此外，在該電阻層14上，形成一第一覆蓋層15。此外，在該第一覆蓋層15上形成一第二覆蓋層16。在該基板11的側(cè)面112、所述導(dǎo)電層12的外表面122及所述底部電極 13的外表面131上形成一對側(cè)電極17，使得所述側(cè)電極17電性連接所述導(dǎo)電層12與所述底部電極13。進(jìn)一步電鍍一對第一電鍍層18以覆蓋所述底部電極13、所述導(dǎo)電層12及所述側(cè)電極17，且電鍍一對第二電鍍層19以覆蓋所述第一電鍍層18。此時即形成該現(xiàn)有芯片電阻器1。在一現(xiàn)有厚膜芯片電阻器中，網(wǎng)版印刷一電阻膏于該陶瓷基板11上，以形成該電阻層14。其后，該現(xiàn)有厚膜芯片電阻器經(jīng)歷干燥制造過程及燒結(jié)制造過程。為了將該現(xiàn)有厚膜芯片電阻器的電阻減少至約ΙΟΟπιΩ，常將銀(Ag)、鈀(Pd)或銀鈀(Ag-Pd)合金應(yīng)用于該電阻膏。然而，銀(Ag)或鈀(Pd)的電阻溫度系數(shù)(Temperature Coefficient ofResistance, TCR)為約600ppm/°C至約1000ppm/°C，因此該現(xiàn)有厚膜芯片電阻器的電阻溫度系數(shù)幾乎不能滿足約50ppm/°C或低于50ppm/°C的需要。此外，因為該現(xiàn)有厚膜芯片電阻器的電阻是由印刷圖案的大小決定，所以印刷圖案的大小限制了電阻的最小值。另一方面，在一現(xiàn)有薄膜芯片電阻器中，在該陶瓷基板11上濺鍍一靶材而形成該電阻層14。首先在該基板11的第一表面113上形成一屏蔽(圖中未示)，其用于界定該電阻層14的圖案。特定而言，該屏蔽沿該基板11的第一表面113的周邊形成，以便形成一用于曝露該基板11的第一表面113的一部分，且較佳地曝露該基板11的第一表面113的中心區(qū)域的圖案。接著，通過在上文提及的預(yù)定屏蔽及該基板11的整個第一表面113上濺鍍而進(jìn)一步形成具有所述末端141的電阻層14。其后，通過刷洗(Brushing)與水洗的組合來移除該屏蔽。與該陶瓷基板11直接接觸的經(jīng)濺鍍該電阻層14由于與該陶瓷基板11的強附著力而留下，而位于該屏蔽頂部的經(jīng)濺鍍該電阻層14經(jīng)由刷洗及水洗容易地移除。因此，該電阻層14的圖案對應(yīng)于由該屏蔽形成的圖案。其后，該現(xiàn)有薄膜芯片電阻器經(jīng)歷激光修整制造過程及退火制造過程。為了減少該現(xiàn)有薄膜芯片電阻器的電阻，本領(lǐng)域技術(shù)人員常調(diào)整適當(dāng)靶材、適當(dāng)圖案或濺鍍制造過程的參數(shù)。減少電阻的一般方法為通過延長濺鍍的持續(xù)時間來增加該電阻層14的厚度。舉例而言，為了將電阻減少至約ΙΟΟπιΩ，濺鍍的持續(xù)時間為約1小時；為了將電阻減少至約ΙΟπιΩ，濺鍍的持續(xù)時間為約5小時或大于5小時。然而，歷時如此長時間的濺鍍?yōu)榘嘿F的，且不適合于大量生產(chǎn)。此外，在長持續(xù)時間的濺鍍中，發(fā)現(xiàn)在該陶瓷基板11上積累的熱將導(dǎo)致該電阻層14與該屏蔽(圖中未示)之間的相互作用。此相互作用使濺鍍圖案失真，因而增加電阻變化且減少成品率。因此，有必要提供一種具有低電阻的芯片電阻器及其制造方法，以解決上述問題。

發(fā)明內(nèi)容
本發(fā)明提供一種具有低電阻的芯片電阻器。該芯片電阻器包括一基板、一電阻層、 一對導(dǎo)電層及至少一保護(hù)層。該基板具有一第一表面。該電阻層位于該基板的第一表面上。所述導(dǎo)電層位于該基板的第一表面的上方。該至少一保護(hù)層位于該電阻層或所述導(dǎo)電層上。本發(fā)明更提供一種具有低電阻的芯片電阻器的制造方法。該方法包含以下步驟 (a)提供一基板，其具有一第一表面；(b)濺鍍一電阻層于該基板的第一表面上；(c)電鍍一對導(dǎo)電層于該基板的第一表面的上方；及(d)形成至少一保護(hù)層于該電阻層或所述導(dǎo)電層上。由此，該電阻層具有一精確圖案，且濺鍍的持續(xù)時間減少，因此成品率及效率得以改進(jìn)且制造成本得以降低。


圖1顯示現(xiàn)有芯片電阻器的剖面示意圖；圖2至圖20顯示本發(fā)明具有低電阻的芯片電阻器的第一實施例的制造方法的示意圖；圖21顯示本發(fā)明具有低電阻的芯片電阻器的第二實施例的剖面示意圖；及圖22顯示本發(fā)明具有低電阻的芯片電阻器的第三實施例的剖面示意圖。主要組件符號說明1現(xiàn)有芯片電阻器2本發(fā)明具有低電阻的芯片電阻器的第一實施例3本發(fā)明具有低電阻的芯片電阻器的第二實施例4本發(fā)明具有低電阻的芯片電阻器的第三實施例5本發(fā)明具有低電阻的芯片電阻器的第四實施例6半成品11陶瓷基板12導(dǎo)電層13底部電極14電阻層15第一覆蓋層
16第二覆蓋層17側(cè)電極18第一電鍍層19第二電鍍層20基板組21 基板22 底層23第一掩膜層24電阻層25第二掩膜層沈?qū)щ妼?7保護(hù)層28第三掩膜層29第一覆蓋層30第二覆蓋層31底部電極32側(cè)電極33第一電鍍層；34第二電鍍層35剝裂線111 第二表面112 側(cè)面113 第一表面121內(nèi)部部分122外表面131外表面141 末端211 第一表面212 第二表面213 側(cè)面241 頂面261 底面262內(nèi)側(cè)面271第一保護(hù)層272第二保護(hù)層
具體實施例方式參考圖2，顯示本發(fā)明具有低電阻的芯片電阻器的第一實施例的制造方法的流程圖。首先，參考圖2的步驟S21及圖3，提供一基板組20，其具有多個基板21及多條剝裂線35。所述剝裂線35定義出所述基板21。每一所述基板21具有一第一表面211。較佳地， 每一所述基板21的材料為氧化鋁、氧化鋯或氮化鋁。接著，參考圖6，較佳地，形成一底層22于每一所述基板21的第一表面211。在本實施例中，該底層22為鎳鉻(Ni-Cr)合金，且包含約80%的鎳及約20%的鉻，較佳地，為 80%的鎳及20%的鉻。然而，在其它應(yīng)用中，該底層22可為鎳鉻硅(Ni-Cr-Si)合金，且包含約50 %至約55 %的鎳，約33 %至約45 %的鉻，及約5 %至約12 %的硅，較佳地，為50 %至 55%的鎳，33%至45%的鉻，及5%至12%的硅。形成該底層22的詳細(xì)方法如下所述。首先，參考圖4，形成一第一掩膜層(First Mask Layer) 23于每一所述基板21的第一表面211上，其中該第一掩膜層23顯露部分每一所述基板21的第一表面211。接著，參考圖5，形成該底層22于每一所述基板21的第一表面211及該第一掩膜層23上，該底層22完全覆蓋每一所述基板21的第一表面211及該第一掩膜層23。最后，參考圖6，移除該第一掩膜層23(圖4及圖幻及位于該第一掩膜層23 上的部分該底層22。參考圖2的步驟S22及圖7，濺鍍一電阻層M于每一所述基板21的第一表面211 上，該電阻層M完全覆蓋每一所述基板21的第一表面211及該底層22。在本實施例中，該電阻層M為合金，該電阻層M的材料包含銅及鎳。然而，在其它應(yīng)用中，該電阻層M的材料可包含銅及錳。參考圖8，較佳地，形成一第二掩膜層(Second Mask Layer)25于該電阻層M上，且該第二掩膜層25覆蓋部分該電阻層M。參考圖2的步驟S23及圖9，電鍍一對導(dǎo)電層沈于每一所述基板21的第一表面 211的上方，在本實施例中，所述導(dǎo)電層立于該電阻層M上，且所述導(dǎo)電層沈的材料為銅。參考圖2的步驟SM及圖11，形成至少一保護(hù)層27于該電阻層M或所述導(dǎo)電層沈上，在本實施例中，形成多個保護(hù)層27于所述導(dǎo)電層沈上。所述保護(hù)層27包括一第一保護(hù)層271及一第二保護(hù)層272。該第一保護(hù)層271為一鈍化層(Passivation Layer)，且該第二保護(hù)層272為一抗氧化層(Anti-oxidationLayer)。形成該第一保護(hù)層271及該第二保護(hù)層272的詳細(xì)方法如下所述。參考圖10，形成該第一保護(hù)層271于所述導(dǎo)電層沈上，該第一保護(hù)層271的材料為鎳。參考圖11，移除該第二掩膜層25 (圖10)。參考圖12，形成該第二保護(hù)層272于該第一保護(hù)層271及該電阻層M上，該第二保護(hù)層272完全覆蓋該第一保護(hù)層271及該電阻層M。在本實施例中， 該第二保護(hù)層272的材料包含鎳及鉻，該第二保護(hù)層272為鎳鉻(Ni-Cr)合金，且包含約 80 %的鎳及約20 %的鉻，較佳地，為80 %的鎳及20 %的鉻。然而，在其它應(yīng)用中，該第二保護(hù)層272的材料更包含硅，該第二保護(hù)層272為鎳鉻硅(Ni-Cr-Si)合金，且包含約50%至約55 %的鎳，約33 %至約45 %的鉻，及約5 %至約12 %的硅，較佳地，為50 %至55 %的鎳， 33%至45%的鉻，及5%至12%的硅。然而，在其它應(yīng)用中，可只形成一保護(hù)層27于該電阻層M或所述導(dǎo)電層沈上。例如，在形成該第一保護(hù)層271 (亦即該鈍化層)之后，可不形成該第二保護(hù)層272 (亦即該抗氧化層)?；蛘撸谛纬稍搶?dǎo)電層26之后，可不形成該第一保護(hù)層271 (亦即該鈍化層)，而直接形成該第二保護(hù)層272 (亦即該抗氧化層)，則該第二保護(hù)層272 (亦即該抗氧化層)位于所述導(dǎo)電層26及該電阻層M上。較佳地，首先，參考圖13，形成一第三掩膜層(Third Mask Layer) 28于所述保護(hù)層27上，該第三掩膜層觀覆蓋部分該第二保護(hù)層272。接著，參考圖14，利用蝕刻方法移除部分該電阻層對、該導(dǎo)電層26及所述保護(hù)層27，以顯露每一所述基板21的第一表面211。接著，參考圖15，先移除該第三掩膜層觀(圖13)，再同時以約200°C至約600°C的溫度加熱該電阻層對、所述導(dǎo)電層沈及所述保護(hù)層27，較佳地，以200°C至600°C的溫度加熱。然而， 在其它應(yīng)用中，可于形成該電阻層M后，即以約200°C至約600°C的溫度加熱該電阻層24， 較佳地，以200°C至600°C的溫度加熱，且于形成該導(dǎo)電層沈后，即以約150°C至約250°C的溫度加熱所述導(dǎo)電層沈，較佳地，以150°C至250°C的溫度加熱。接著，從該基板組20的二端測量該基板組20的電阻值。參考圖16，進(jìn)行一激光修整的步驟，移除位于所述剝裂線35 附近的該底層22、該電阻層M、所述導(dǎo)電層沈、該第一保護(hù)層271及該第二保護(hù)層272，以完全顯露所述剝裂線35。參考圖17，形成一第一覆蓋層(Overcoat)四于所述保護(hù)層27上。 參考圖18，形成一第二覆蓋層(Overcoat) 30于該第一覆蓋層四上。接著，進(jìn)行一單體化步驟，亦即沿著該基板組20的所述剝裂線35分離所述基板21，以形成多個半成品6，如圖19 的剖面圖所示。最后，參考圖20，在該基板21的一第二表面212形成一對底部電極31。接著，在該基板21的二側(cè)面213形成一對側(cè)電極32，使得所述側(cè)電極32電性連接所述導(dǎo)電層沈與所述底部電極31。接著，電鍍一對第一電鍍層33以覆蓋所述底部電極31、導(dǎo)電層沈及所述側(cè)電極32，所述第一電鍍層33的材料為鎳。接著，電鍍一對第二電鍍層34以覆蓋所述第一電鍍層33，所述第二電鍍層34的材料為錫，以形成本發(fā)明具有低電阻的芯片電阻器2的第一實施例。在本發(fā)明中，利用濺鍍及蝕刻的技術(shù)，該電阻層M具有一精確圖案，且濺鍍的持續(xù)時間減少，因此成品率及效率得以改進(jìn)且制造成本得以降低。再參考圖20，顯示本發(fā)明具有低電阻的芯片電阻器的第一實施例的剖面示意圖。 該芯片電阻器2包括一基板21、一電阻層24、一對導(dǎo)電層沈及至少一保護(hù)層27。在本實施例中，該芯片電阻器2更包括一底層22、一第一覆蓋層(Overcoat) 29、一第二覆蓋層 (Overcoat) 30、一對底部電極31、一對側(cè)電極32、一對第一電鍍層33及一對第二電鍍層34。該基板21具有一第一表面211。在本實施例中，該基板21的材料為氧化鋁、氧化鋯或氮化鋁。該底層22位于該基板21的第一表面211上。在本實施例中，該底層22為鎳鉻(Ni-Cr)合金，且包含約80%的鎳及約20%的鉻，較佳地，為80%的鎳及20%的鉻。然而，在其它應(yīng)用中，該底層22可為鎳鉻硅(Ni-Cr-Si)合金，且包含約50%至約55%的鎳， 約33 %至約45 %的鉻，及約5 %至約12 %的硅，較佳地，為50 %至55 %的鎳，33 %至45 %的鉻，及5%至12%的硅。該電阻層M位于該基板21的第一表面211上，在本實施例中，該電阻層M位于該底層22上。該電阻層M具有一頂面Ml，每一所述導(dǎo)電層沈具有一底面沈1，且每一所述導(dǎo)電層26的底面261直接接觸該電阻層M的頂面Ml。此外，該電阻層M為合金，且該電阻層M的材料包含銅及鎳。然而，在其它應(yīng)用中，該電阻層M的材料可包含銅及錳。所述導(dǎo)電層26位于該基板21的第一表面211的上方。在本實施例中，該導(dǎo)電層沈的材料為銅。該至少一保護(hù)層27位于該電阻層M或所述導(dǎo)電層沈上。在本實施例中，該芯片電阻器2具有多個保護(hù)層27，所述保護(hù)層27包括一第一保護(hù)層271及一第二保護(hù)層272。 該第一保護(hù)層271為一鈍化層(Passivation Layer)，且僅位于所述導(dǎo)電層沈上。該第二保護(hù)層272為一抗氧化層(Anti-oxidation Layer)，且位于該第一保護(hù)層271及該電阻層 M上。該第一保護(hù)層271的材料為鎳，該第二保護(hù)層272的材料包含鎳及鉻，該第二保護(hù)層 272為鎳鉻(Ni-Cr)合金，且包含約80%的鎳及約20%的鉻，較佳地，為80%的鎳及20%的鉻。然而，在其它應(yīng)用中，該第二保護(hù)層272的材料可更包含硅，該第二保護(hù)層272為鎳鉻硅(Ni-Cr-Si)合金，且包含約50%至約55%的鎳，約33%至約45%的鉻，及約5%至約12%的硅，較佳地，為50%至55%的鎳，33%至45%的鉻，及5%至12%的硅。在本實施例中，該第一覆蓋層四位于所述保護(hù)層27上，且該第二覆蓋層30位于該第一覆蓋層四上，所述底部電極31位于該基板21的一第二表面212，所述側(cè)電極32位于該基板21的二側(cè)面213，且電性連接所述導(dǎo)電層沈與所述底部電極31，所述第一電鍍層33覆蓋所述底部電極31、導(dǎo)電層沈及所述側(cè)電極32，所述第二電鍍層34覆蓋所述第一電鍍層33。參考圖21，顯示本發(fā)明具有低電阻的芯片電阻器的第二實施例的剖面示意圖。本實施例的芯片電阻器3與第一實施例的芯片電阻器2大致相同，其中相同的組件賦予相同的編號。本實施例與第一實施例的不同處在于，在本實施例中，該芯片電阻器3不包括該底層22(圖20)，且該電阻層M直接接觸該基板21的第一表面211。此外，在本實施例中，僅形成一保護(hù)層27，該保護(hù)層27為一鈍化層，且位于所述導(dǎo)電層沈上。該保護(hù)層27的材料為鎳。參考圖22，顯示本發(fā)明具有低電阻的芯片電阻器的第三實施例的剖面示意圖。本實施例的芯片電阻器4與第二實施例的芯片電阻器3大致相同，其中相同的組件賦予相同的編號。本實施例與第二實施例的不同處在于，該電阻層M具有一側(cè)面M2，每一所述導(dǎo)電層沈具有一內(nèi)側(cè)面沈2，且每一所述導(dǎo)電層沈的內(nèi)側(cè)面262直接接觸該電阻層M的側(cè)面對2。在本實施例中，所述導(dǎo)電層沈更延伸至該電阻層M上方。在本實施例中，該保護(hù)層27為一抗氧化層，且位于所述導(dǎo)電層沈及該電阻層M上。該保護(hù)層27的材料包含鎳及鉻，該保護(hù)層27為鎳鉻(Ni-Cr)合金，且包含約80%的鎳及約20%的鉻，較佳地，為80% 的鎳及20%的鉻。然而，在其它應(yīng)用中，該保護(hù)層27的材料可更包含硅，該保護(hù)層27為鎳鉻硅(Ni-Cr-Si)合金，且包含約50%至約55%的鎳，約33%至約45%的鉻，及約5%至約 12%的硅，較佳地，為50%至55%的鎳，33%至45%的鉻，及5%至12%的硅。但是上述實施例僅為說明本發(fā)明的原理及其功效，而非用以限制本發(fā)明。因此，本領(lǐng)域技術(shù)人員對上述實施例進(jìn)行修改及變化仍不脫離本發(fā)明的精神。本發(fā)明的權(quán)利范圍應(yīng)如權(quán)利要求所列。
權(quán)利要求
1.一種具有低電阻的芯片電阻器，包括一基板，具有一第一表面；一電阻層，位于該基板的第一表面上；一對導(dǎo)電層，位于該基板的第一表面的上方；及至少一保護(hù)層，位于該電阻層或所述導(dǎo)電層上。
2.如權(quán)利要求1所述的具有低電阻的芯片電阻器，其中該電阻層為合金，且該電阻層的材料包含銅，該導(dǎo)電層的材料為銅。
3.如權(quán)利要求1所述的具有低電阻的芯片電阻器，其中該電阻層具有一頂面，每一所述導(dǎo)電層具有一底面，且每一所述導(dǎo)電層的底面直接接觸該電阻層的頂面。
4.如權(quán)利要求1所述的具有低電阻的芯片電阻器，其中該電阻層具有一側(cè)面，每一所述導(dǎo)電層具有一內(nèi)側(cè)面，且每一所述導(dǎo)電層的內(nèi)側(cè)面直接接觸該電阻層的側(cè)面。
5.如權(quán)利要求1所述的具有低電阻的芯片電阻器，其中該保護(hù)層為一鈍化層，且位于所述導(dǎo)電層上，該保護(hù)層的材料為鎳。
6.如權(quán)利要求1所述的具有低電阻的芯片電阻器，其中該保護(hù)層為一抗氧化層，且位于所述導(dǎo)電層及該電阻層上，該保護(hù)層的材料包含鎳及鉻。
7.如權(quán)利要求6所述的具有低電阻的芯片電阻器，其中該保護(hù)層為鎳鉻合金，且包含 80%的鎳及20%的鉻。
8.如權(quán)利要求6所述的具有低電阻的芯片電阻器，其中該保護(hù)層的材料更包含硅，該保護(hù)層為鎳鉻硅合金，且包含50 %至55 %的鎳，33 %至45 %的鉻，及5 %至12 %的硅。
9.如權(quán)利要求1所述的具有低電阻的芯片電阻器，更包括一底層，該底層位于該基板的第一表面上，其中該電阻層位于該底層上。
10.如權(quán)利要求9所述的具有低電阻的芯片電阻器，其中該底層為鎳鉻合金，且包含 80%的鎳及20%的鉻。
11.如權(quán)利要求9所述的具有低電阻的芯片電阻器，其中該底層為鎳鉻硅合金，且包含 50%至55%的鎳，33%至45%的鉻，及5%至12%的硅。
12.—種具有低電阻的芯片電阻器的制造方法，其包含a)提供一基板，其具有一第一表面；b)濺鍍一電阻層于該基板的第一表面上；c)電鍍一對導(dǎo)電層于該基板的第一表面的上方；及d)形成至少一保護(hù)層于該電阻層或所述導(dǎo)電層上。
13.如權(quán)利要求12所述的具有低電阻的芯片電阻器的制造方法，其中在該步驟a)中， 更包括一形成一底層于該基板的第一表面的步驟，在該步驟b)中，該電阻層位于該底層上。
14.如權(quán)利要求13所述的具有低電阻的芯片電阻器的制造方法，其中該底層為鎳鉻合金，且包含80 %的鎳及20 %的鉻。
15.如權(quán)利要求13所述的具有低電阻的芯片電阻器的制造方法，其中該底層為鎳鉻硅合金，且包含50%至55%的鎳，33%至45%的鉻，及5%至12%的硅。
16.如權(quán)利要求12所述的具有低電阻的芯片電阻器的制造方法，其中在該步驟b)中， 該電阻層為合金，且該電阻層的材料包含銅，在該步驟c)中，所述導(dǎo)電層的材料為銅。
17.如權(quán)利要求12所述的具有低電阻的芯片電阻器的制造方法，其中在該步驟d)中， 該保護(hù)層為一鈍化層，且位于所述導(dǎo)電層上，該保護(hù)層的材料為鎳。
18.如權(quán)利要求12所述的具有低電阻的芯片電阻器的制造方法，其中在該步驟d)中， 該保護(hù)層為一抗氧化層，且位于所述導(dǎo)電層及該電阻層上，該保護(hù)層的材料包含鎳及鉻。
19.如權(quán)利要求18所述的具有低電阻的芯片電阻器的制造方法，其中該保護(hù)層為鎳鉻合金，且包括80 %的鎳及20 %的鉻。
20.如權(quán)利要求18所述的具有低電阻的芯片電阻器的制造方法，其中該保護(hù)層的材料更包含硅，該保護(hù)層為鎳鉻硅合金，且包含50%至55%的鎳，33%至45%的鉻，且5%至 12%的硅。
21.如權(quán)利要求12所述的具有低電阻的芯片電阻器的制造方法，其中該步驟d)包括 dl)形成一第一保護(hù)層于所述導(dǎo)電層上，該第一保護(hù)層為一鈍化層，且該第一保護(hù)層的材料為鎳；及d2)形成一第二保護(hù)層于該第一保護(hù)層及該電阻層上，該第二保護(hù)層為一抗氧化層，且該第二保護(hù)層的材料包含鎳及鉻。
全文摘要
本發(fā)明涉及一種具有低電阻的芯片電阻器及其制造方法。該芯片電阻器包括一基板、一電阻層、一對導(dǎo)電層及至少一保護(hù)層。該基板具有一第一表面。該電阻層位于該基板的第一表面上。所述導(dǎo)電層位于該基板的第一表面的上方。該至少一保護(hù)層位于該電阻層或所述導(dǎo)電層上。由此，該電阻層具有一精確圖案，且濺鍍的持續(xù)時間減少，因此成品率及效率得以改進(jìn)且制造成本得以降低。
文檔編號H01C17/06GK102237160SQ20101017067
公開日2011年11月9日 申請日期2010年4月30日 優(yōu)先權(quán)日2010年4月30日
發(fā)明者曾敬源, 楊志忠, 林美玲, 胡雅棠, 錢彥瑋 申請人:國巨股份有限公司