專利名稱：集成電路元件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路裝置的制作方法，且特別涉及集成電路裝置中的凸塊結(jié)構(gòu) (bump structure)的制作方法。
背景技術(shù)：
現(xiàn)代的集成電路是由數(shù)以百萬計的有源元件(例如晶體管)與電容所組成的。這 些元件一開始彼此分離，但之后會彼此內(nèi)連以形成功能電路(functional circuit)。典型的 內(nèi)連線結(jié)構(gòu)包括橫向的內(nèi)連線(如金屬線，導(dǎo)線)以及垂直的內(nèi)連線(如導(dǎo)孔與接點)。 內(nèi)連線結(jié)構(gòu)對于現(xiàn)代的集成電路的性能與密度的極限的影響性日益增加。在內(nèi)連線結(jié)構(gòu) 的頂部上形成接墊，并使接墊暴露于各自的芯片表面。經(jīng)由接墊可使芯片電性連接至封 裝基板或是另一芯片。接墊可用于打線接合工藝(wirebonding)或是倒裝芯片接合工藝 (flip-chip bonding)。由于晶片級芯片尺寸封裝(Wafer level chip scale packaging, WLCSP) 的制作成本低且工藝相對簡單，因此近來被廣泛地使用。在典型的晶片級芯片尺寸封裝 工藝中，可于金屬化層(metallization layer)上形成內(nèi)連線結(jié)構(gòu)，之后，可形成凸塊下金屬 層(under-bump metallurgy，UBM)并安裝焊料凸塊。在典型的凸塊形成工藝中，可先形成凸塊下金屬層，然后，于凸塊下金屬層上 形成凸塊。凸塊下金屬層的工藝可包括形成一銅籽晶層(seedlayer)，以及形成并圖案化 一位于銅籽晶層上的掩模，以使部分的銅籽晶層經(jīng)由掩模的開口暴露出來。之后，進行 一鍍覆步驟以于銅籽晶層的外露的部分上鍍一厚銅層。在形成與圖案化掩模的過程中， 可能會留下不需要的掩模殘留物(通稱為殘渣，scum)，或是由掩模殘留物所生成的圖案 化步驟的副產(chǎn)物。之后，進行一除殘渣(descum)步驟以于銅鍍覆之前移除殘渣。傳統(tǒng)工 藝是利用效果強烈的四氟化碳(CF4)/氧氣/氮氣的除殘渣工藝來移除殘渣以及氧化物， 然而，除殘渣工藝會在晶片上殘留殘留氟離子，殘留的氟離子會增加凸塊下金屬層在外 界環(huán)境中氧化的速度，并且會向外擴散而污染其他周邊的晶片。此外，可以看出在除殘渣步驟之后的等待時間(queue time，Q_time)相當(dāng)短，
有時候會少于12小時，其中等待時間是在銅鍍覆之前個別的晶片可被儲存而不會顯著 地劣化的時間。然而，在銅鍍覆之前，可能需要四個工藝步驟，而這些工藝步驟可能需 要較長的時間。在除殘渣工藝后，即使尚在等待時間內(nèi)，凸塊下金屬層仍然會被嚴重 地氧化。若是等待時間屆滿而尚未進行銅鍍覆工藝，則需要對個別的晶片再次除殘渣 (re-descum)以再次清潔(re-clean)晶片的表面。然而，再次除殘渣會傷害掩模的輪廓與 尺寸，也會傷害在金屬表面上生成的導(dǎo)孔的形狀與尺寸，因此導(dǎo)致凸塊高度與凸塊強度 (bump strength)難以控制。這些挑戰(zhàn)使得制作成本提高且凸塊可靠度下降。

發(fā)明內(nèi)容
為克服現(xiàn)有技術(shù)中的缺陷，本發(fā)明一實施例提供一種集成電路元件，包括一半 導(dǎo)體基板；一接墊部分，位于半導(dǎo)體基板上；以及一金屬化結(jié)構(gòu)，位于接墊部分上并與
3接墊部分電性連接，其中金屬化結(jié)構(gòu)包括一第一金屬層，位于接墊部分上；一第一保護 層，位于第一金屬層上；以及一第二金屬層，位于第一保護層上，其中第一保護層為一 包含鍺、硅、氮或前述的組合的含銅層。本 發(fā)明一實施例提供一種集成電路元件，包括一半導(dǎo)體基板；一接墊部分，位 于半導(dǎo)體基板上；一鈍化層，位于接墊部分與半導(dǎo)體基板上，其中接墊部分包括一未被 覆蓋的部分，其未被鈍化層所覆蓋；一凸塊下金屬層，形成于接墊部分的未被覆蓋的部 分上；一保護層，位于凸塊下金屬層上；一含銅柱，形成于保護層上；以及一焊料層， 位于含銅柱上，其中保護層為一含有鍺、硅、氮或前述的組合的含銅層。本發(fā)明一實施例提供一種集成電路元件，包括一半導(dǎo)體基板；一接墊部分，位 于半導(dǎo)體基板上；一鈍化層，位于接墊部分與半導(dǎo)體基板上，其中接墊部分包括一未被 覆蓋的部分，其未被鈍化層所覆蓋；一凸塊下金屬層，形成于接墊部分的未被覆蓋的部 分上；一保護層，位于凸塊下金屬層上；一含鎳層，形成于保護層上；以及一焊料層， 位于含鎳層上，其中保護層為一含有鍺、硅、氮或前述的組合的至少其中之一的含銅 層。本發(fā)明有助于提高元件的可靠度以及增加使用壽命并降低制作成本。


圖IA-圖IH示出本發(fā)明一示范性的實施例的銅柱的工藝剖面圖。圖2A-圖2B示出本發(fā)明一示范性的實施例的銅柱的工藝剖面圖。圖3A-圖3C示出本發(fā)明一示范性的實施例的銅柱的工藝剖面圖。圖4A-圖4D示出本發(fā)明一示范性的實施例的銅柱的工藝剖面圖。圖5A-圖5C示出本發(fā)明一示范性的實施例的焊料凸塊的工藝剖面圖。圖6A-圖6C示出本發(fā)明一示范性的實施例的焊料凸塊的工藝剖面圖。其中，附圖標(biāo)記說明如下10 基板；12 導(dǎo)電部分、接墊部分；14 鈍化層；15 開口；16 凸塊下金屬層、金屬化層；18 第一保護層、金屬化層；20 掩模層；21 開口；22 銅層、厚銅層、銅柱、金屬化層；22a 薄銅層；24 蓋層、金屬化層；26 焊料層；26a 焊料凸塊；28、28” 介金屬化合物層；30 第二保護層；
32、32”、32a、32b 金屬化結(jié)構(gòu)、金屬化層。
具體實施例方式為使本發(fā)明的上述目的、特征和優(yōu)點能更明顯易懂，下文特舉一優(yōu)選實施例， 并配合附圖，作詳細說明如下。在下文中，將詳述許多特定的細節(jié)以使本公開可被徹底的了解。然而，本領(lǐng)域 普通技術(shù)人員將可了解無需這些特定的細節(jié)即可執(zhí)行本公開。在一些例子中，并未詳細 地描述公知的結(jié)構(gòu)與工藝以避免不必要地模糊了本公開。在全篇說明書中“一實施例”代表關(guān)于該實施例所述的一特定的特征、結(jié)構(gòu)或 是特性被包括在至少一實施例中。因此，在全篇說明書的各個地方，“在一實施例中” 一詞的意義是毋須皆與同一實施例有關(guān)。再者，可以任何適當(dāng)?shù)姆椒▽⑻囟ǖ奶卣鳌⒔Y(jié) 構(gòu)或是特性組合成一或多個實施例?？梢岳斫獾氖?，下列附圖并非按照比例示出，更確 切地說，這些附圖僅用以說明。在此，圖IA-圖IH示出一示范性實施例的凸塊的工藝剖面圖。在圖IA中，一基板10例如可包括一半導(dǎo)體基板(例如是用于半導(dǎo)體集成電路制 造中的半導(dǎo)體基板)，且可在其內(nèi)及/或其上形成集成電路。半導(dǎo)體基板是指任何包括 半導(dǎo)體材料的結(jié)構(gòu)，半導(dǎo)體材料包括，但不限于，塊狀硅(bulk silicon)、半導(dǎo)體晶片、 絕緣層上覆硅(silicon-on-insulator，SOI)基板或是硅鍺基板。也可使用包括第三族、 第四族與第五族的元素在內(nèi)的其他半導(dǎo)體材料。在此使用的集成電路指的是具有多種個 別的電路元件的電子電路(electronic circuit)，電路元件例如為晶體管、二極管、電阻、 電容、電感以及其他的有源與無源半導(dǎo)體元件?；?0還包括層間介電層(inter-layer dielectric layer)以及位于集成電路上的金屬化結(jié)構(gòu)。在金屬化結(jié)構(gòu)中的層間介電層包括低 介電常數(shù)(low-k)的介電材料、未摻雜的硅酸鹽玻璃(un-doped silicate glass，USG)、氮 化硅、氮氧化硅(siliconoxynitride)或是其他通常會使用的材料。低介電常數(shù)的介電材料 的介電常數(shù)(k值，k value)可約小于3.9或是約小于2.8。金屬化結(jié)構(gòu)中的金屬線可以是 由銅或是銅合金所構(gòu)成的。本領(lǐng)域普通技術(shù)人員將可了解金屬化層的形成細節(jié)。導(dǎo)電部分(conductive region) 12為一形成于一頂層層間介電層中的頂金屬化層， 其為導(dǎo)電線路的一部分并具有一外露的表面，若是有需要，可對該外露的表面進行平坦 化工藝，例如化學(xué)機械研磨(chemical mechanical polishing，CMP)。適于作為導(dǎo)電部分 12的材料可包括，但不限定，例如銅、鋁、銅合金或是其他容易移動的導(dǎo)電材料(mobile conductive material),但其也可包括其他的材料，例如銅、銀、金、鎳、鎢、前述的合 金、及/或前述的多層。在一實施例中，導(dǎo)電部分12為一接墊部分12，其可用于接合工 藝中以連接在個別芯片中的集成電路與外部的元件。圖IA也示出形成于基板10上的一鈍化層(passivation layer) 14。 圖案化鈍化層 14以形成一開口 15，開口 15暴露出一部分的導(dǎo)電部分12。在一實施例中，鈍化層14是 由無機材料所構(gòu)成的，無機材料選自于未摻雜的硅酸鹽玻璃、氮化硅、氮氧化硅、氧化 硅及前述的組合。在另一實施例中，鈍化層14是由一高分子層所構(gòu)成的，其材質(zhì)例如為 環(huán)氧樹脂(epoxy)、聚酰亞胺(polyimide)、苯環(huán)丁烯(benzocyclobutene，BCB)、聚苯惡 唑(polybenzoxazole，PBO)及其相似物，但也可使用其他相對較軟的(常為有機的)介電材料。在圖IB中，在前述的結(jié)構(gòu)上形成一凸塊下金屬層16并使其電性連接導(dǎo)電部分 12。凸塊下金屬層16形成在鈍化層14與導(dǎo)電部分12的外露部上，并順應(yīng)性地設(shè)置于 開口 15的側(cè)壁與底部上。在一實施例中，凸塊下金屬層16包括一擴散阻擋層(diffusion barrier layer)及/或一籽晶層。擴散阻擋層(也可稱為粘著層，glue layer)是形成來覆 蓋開口 15的側(cè)壁與底部。擴散阻擋層可以是由鈦所構(gòu)成的，但其也可由其他的材料(例 如氮化鈦、鉭、氮化鉭或其相似物)所構(gòu)成。擴散阻擋層的形成方法包括物理氣相沉積 (physical vapor deposition, PVD)或是濺鍍。籽晶層可為一銅籽晶層，其以物理氣相沉積 或是濺鍍的方式形成在擴散阻擋層上。籽晶層可以是由銅合金所構(gòu)成，銅合金包括銀、 鉻、鎳、錫、金或前述的組合。在一實施例中，凸塊下金屬層16為一銅/鈦層。擴散 阻擋層的厚度可約為1千 2千埃(Angstrom)，籽晶層的厚度可約等于3 7千埃，但其 厚度也可大于或是小于前述厚度。本領(lǐng)域普通技術(shù)人員將可理解全篇說明書中所提及的 尺寸皆僅用以舉例說明，且尺寸將會隨著集成電路的尺寸縮減而改變。之后，在圖IC中，一第一保護層18形成在凸塊下金屬層16上。第一保護層18 是用來保護凸塊下金屬層16以使其免于在后續(xù)的工藝(例如光刻、烘烤及除殘渣工藝) 中受到化學(xué)侵襲及/或氧化。因此，第一保護層18也可被稱為一抗氧化層(antioxidation layer)或是一氧化物阻擋層(oxide resistant layer)。第一保護層18為一具有鍺、硅、氮或 前述組合的含銅層。在一實施例中，第一保護層18包括一氮化銅鍺層(CuGeyNz layer)、 一氮化銅硅層(CuSixNz layer)、一氮化銅硅鍺層(CuSixGeyNz layer)或前述的組合。舉 例來說，第一保護層18的形成方法可包括通過將前述結(jié)構(gòu)暴露于鍺烷(GeH4)及/或硅 烷(SiH4)且包含一額外的氨源氣體的氣氛中，然后進行一氨氣等離子體處理(NH3Plasma treatment),以選擇性地在一銅層上形成(或成長、或沉積)至少一膜層(其包括銅、氮以 及硅及/或鍺)。圖ID示出在第一保護層18上形成一掩模層20并且將之圖案化而具有一開口 21，前述圖案化的方法例如為曝光顯影或是蝕刻，以暴露出第一保護層18的一部分用以 形成凸塊。在一實施例中，掩模層20的開口 21位于鈍化層14的開口 15上。開口 21的 直徑大于或等于開口 15的直徑。掩模層20可為一干膜(dry film)或是一光致抗蝕劑膜。 在一實施例中，掩模層20為一干膜，且可由一有機材料(例如Ajinimoto buildup film, ABF)所構(gòu)成。在另一實施例中，掩模層20是由光致抗蝕劑材料所構(gòu)成。掩模層20的 厚度可約大于5微米，或者甚至是約介于10微米與120微米之間。然后，進行一烘烤工藝以固化掩模層20?？稍谝缓嫦渲羞M行烘烤工藝，工藝溫 度例如約等于130°C，且工藝時間約為1小時。殘留物(未示出)可能會留在第一保護 層18上，殘留物可能是掩模層20的剩余的部分及/或在圖案化掩模層的步驟中所產(chǎn)生的 副產(chǎn)物。在一實施例中，在烘烤工藝之后，進行一除殘渣步驟，以從第一保護層18上移 除殘留物。除殘渣步驟的工藝氣體可包括四氟化碳、氮氣與氧氣(此后稱之為四氟化碳 /氮氣/氧氣)。請參照圖1E，將一具有焊料可濕性(solder wettability)的導(dǎo)電材料部分填滿于
開口 21中。在一實施例中，一銅層22形成于第一保護層18的外露部上以部分填滿開 口 21。在本說明書中，“銅層” 一詞實質(zhì)上包括一膜層，其包括純銅、含有無法避免的雜質(zhì)的銅以及含有少量的其他元素的銅合金，前述元素例如為鉭、銦、錫、鋅、錳、 鉻、鈦、鍺、鍶(strontium)、鉬、鎂、鋁或鋯。銅層22的形成方法可包括濺鍍、印刷 (printing)、電鍍、無電鍍以及通常使用的化學(xué)氣相沉積法。舉例來說，可進行電化學(xué)鍍 (electro-chemical plating, ECP)來形成厚銅層22。在一示范性的實施例中，厚銅層22的 厚度大于40微米。在其他實施例中，厚銅層22的厚度約為40 70微米，但厚銅層22 的厚度也可以是大于或是小于前述數(shù)值。然后，將一蓋層(cap layer) 24沉積于開口 21中的厚銅層22上。蓋層24可作 為一阻擋層以防止厚銅層22中的銅擴散進入接合材料，例如焊料凸塊(其用以接合基板 10與外 部的元件)。防止銅擴散可增加封裝結(jié)構(gòu)的可靠度與接合強度。蓋層24可包括 鎳、錫、錫-鉛、金、銀、鈀、銦、鎳-鈀-金、鎳-金或是其他相似的材料或合金。 在一實施例中，蓋層24為以鍍覆方式形成的一鎳層、一金層或是一鎳金層。在一示范性 的實施例中，蓋層24的厚度約為1 5微米，但其厚度也可大于或是小于前述厚度。之 后，形成一焊料層26于蓋層24上并使其位于開口 21中。焊料層26可以是由錫(Sn)、 錫銀(SnAg)、錫-鉛(Sn-Pb)、錫銀銅(SnAgCu)(銅的重量百分比小于0.3% )、錫銀鋅 (SnAgZn)、錫鋅(SnZn)、錫鉍-銦(SnBi-In)、錫-銦(Sn-In)、錫-金(Sn-Au)、錫鉛 (SnPb)、錫銅(SnCu)、錫鋅銦(SnZnIn)、或錫銀銻(SnAgSb)等所構(gòu)成。在熱退火的過 程中焊料體積并未改變。在圖IF中，移除掩模層20。因此，暴露出第一保護層18的位于掩模層20下方 的部分，并留下突出于第一保護層18的多層22、24、26堆疊結(jié)構(gòu)。在本實施例中，掩模 層20為一干膜，其可以堿性溶液移除。若是掩模層20是由光致抗蝕劑材料構(gòu)成，則其可 以濕式剝除工藝(wet stripping process)移除，濕式剝除工藝使用丙酮(acetone)、η-甲基 吡咯烷酮(η-methyl pyrrolidone，NMP)、二 甲亞砜(dimethyl sulfoxide，DMSO)、胺乙氧 基乙醇(aminoethoxyethanol)及其相似物。然后，移除第一保護層18的外露部，之后， 移除凸塊下金屬層16，以暴露出其下位于厚銅層22外圍的鈍化層14。因此，厚銅層22 成為一銅突起結(jié)構(gòu)(protrusion)。在一示范性的實施例中，就如同本領(lǐng)域普通技術(shù)人員所 知的，移除凸塊下金屬層16的方法為干式蝕刻或濕式蝕刻，而移除的方法取決于凸塊下 金屬層的金屬(metallurgy)。舉例來說，可使用一利用含氨基的酸(ammonia-based acid) 的等向性濕式蝕刻(isotropic wet etching)，由于其工藝時間短故通常稱為快速蝕刻(flash etching)。在下文中，銅突起結(jié)構(gòu)也稱為銅柱22，同時，金屬化層24、22、18、16稱為 金屬化結(jié)構(gòu)32，金屬化結(jié)構(gòu)32突出于鈍化層14并具有外露的側(cè)壁。圖IG示出在焊料層26上進行一回焊工藝(reflow process)以于蓋層24上形成一 焊料凸塊(solder bump) 26a。在熱循環(huán)(thermal cycling)的過程中，焊料層26中的錫容 易移動而穿過裂縫或是其他的缺陷并與下層(例如蓋層24及/或銅柱22)反應(yīng)而形成一 介金屬化合物(intermetallic compound, IMC)，且可于焊料凸塊26a與金屬化結(jié)構(gòu)32之 間觀察到此介金屬化合物。在一實施例中，如圖IH所示，介金屬化合物層28形成于焊 料凸塊26a、蓋層24以及銅柱22之間。若是蓋層24包括鎳，則可在界面形成一銅鎳錫 ((Cu, NDxSny)介金屬化合物層，其可具有可控制的厚度以及良好的粘著性。在介金屬 化合物形成的過程中可能會消耗蓋層24。之后，切割基板10并將其封裝至一封裝基板 (或另一芯片)上，在封裝基板(或另一芯片)上的焊墊(pad)上安裝有焊料凸塊或是銅柱。第一保護層18形成于凸塊下金屬層16與銅柱22之間以防止凸塊下金屬層的界 面損壞，進而提升凸塊的可靠度并擴大工藝容許度(process window)。由于第一保護層 18可防止掩模層與導(dǎo)孔底部的金屬表面損壞，因此，可使凸塊下金屬層具有優(yōu)選的界面 粘著性(interface adhesion)并減少產(chǎn)生于凸塊下金屬層中的孔洞(void)，如此一來，凸塊 的強度增加，凸塊的高度變化減少，且凸塊的共平面性(co-planarity)增加。再者，由于 第一保護層18可防止金屬氧化，因此，可減少焊料凸塊與接墊之間的電性連接阻抗。此 外，等待時間的限制可由少于12小時延長到大于24小時。加入凸塊結(jié)構(gòu)中的保護層18 明顯有助于提高元件的可靠度以及增加使用壽命(例如熱循環(huán)、電力循環(huán)或是電遷移的 表現(xiàn))并降低制作成本。此外，在凸塊下金屬層、保護層與錫銀銅接點(SACjoint)之間 將可形成一均勻且平坦的介金屬化合物層。圖2A與圖2B示出一具有第二保護層30的銅柱結(jié)構(gòu)的實施例剖面圖，其中相同 或相似于圖IA至圖IH的部分將不再贅述。請參照圖2A，在形成焊料凸塊26a之后，在 金屬化結(jié)構(gòu)32的側(cè)壁上形成一第二保護層30。第二保護層30也可形成在焊料凸塊26a 的表面上。第二保護層30可選擇性地形成在金屬化結(jié)構(gòu)32的側(cè)壁上，而不形成在鈍化 層14上。在一實施例中，第二保護層30為一含錫層。舉例來說，可將凸塊結(jié)構(gòu)浸入一 含錫的無電鍍液中。一旦開始化學(xué)還原工藝，錫就會自動催化(autocatalytic)而沉積在 突起結(jié)構(gòu)上。無電鍍液中的錫離子可通過溶液中的化學(xué)藥劑而還原，并沉積在突起結(jié)構(gòu) 的表面上。由于鍍覆反應(yīng)僅發(fā)生在金屬材料層的突起結(jié)構(gòu)的表面上，因此，錫將不會鍍 覆在鈍化層14的表面上。第二保護層30提供金屬化結(jié)構(gòu)32 —密封的環(huán)境以防止金屬化 結(jié)構(gòu)32氧化，且在后續(xù)的封裝工藝中可提高金屬化結(jié)構(gòu)32與底膠(underfill)之間的粘著 性。如圖2B所示，在熱循環(huán)的過程中，焊料層26中的錫易于移動以形成一介金屬化合 物層28，且可在焊料凸塊26a與金屬化結(jié)構(gòu)32之間觀察到介金屬化合物層28。在一實 施例中，介金屬化合物層28形成在焊料凸塊26a、蓋層24以及銅柱22之間。介金屬化 合物層28為一銅鎳錫((Cu，NDxSny)介金屬化合物層，其可消耗部分或是整個蓋層24。 再者，第二保護層30中的錫容易移動以形成另一介金屬化合物層28”，且可在金屬化結(jié) 構(gòu)32的側(cè)壁上觀察到介金屬化合物層28”。介金屬化合物層28”為一銅錫介金屬化合 物層，其可消耗部分或是全部的第二保護層30。圖3A至圖3C示出一實施例的凸塊工藝的剖面圖，其示出有非回焊的焊料層以 及側(cè)壁保護層，同時，其中相同或相似于圖IA至圖IH以及圖2A至圖2B的部分將不再 贅述。請參照圖3A與圖3B，在移除掩模層20并蝕刻第一保護層18與凸塊下金屬層16 之后，在金屬化結(jié)構(gòu)32的側(cè)壁上形成第二保護層30，且不對焊料層26進行焊料回焊工 藝。第二保護層30也可形成在焊料層26的表面上。在一實施例中，第二保護層30為 一以浸錫工藝(tin immersion process)形成的含錫層。如圖3C所示，在熱循環(huán)的過程中， 可在焊料層26與金屬化結(jié)構(gòu)32之間觀察到介金屬化合物層28。在一實施例中，介金屬 化合物層28為一銅鎳錫((Cu，NDxSny)介金屬化合物層，其可消耗部分的蓋層24。再 者，可在金屬化結(jié)構(gòu)32的側(cè)壁上觀察到介金屬化合物層28”。在一實施例中，介金屬化 合物層28”為一銅錫介金屬化合物層，其可消耗部分或是全部的第二保護層30。圖4A至圖4D示出一實施例的凸塊工藝的剖面圖，其并未于一銅柱上形成一蓋層與一焊料層，其中相同或相似于圖IA至圖IH以及圖2A至圖2B的部分將不再贅述。 請參照圖4A與圖4B，在掩模層20的開口 21中形成厚銅層22之后，移除掩模層20，然 后，蝕刻第一保護層18與凸塊下金屬層16的未被覆蓋的部分以形成金屬化結(jié)構(gòu)32”。 然后，在圖4C中，第二保護層30形成在金屬化結(jié)構(gòu)32”的側(cè)壁上。第二保護層30也 可形成在突起結(jié)構(gòu)的頂面上，也即在銅柱22的頂面上。在一實施例中，第二保護層30為 一以浸錫工藝形成的含錫層。如圖4D所示，在熱循環(huán)的過程中，可在金屬化結(jié)構(gòu)32” 的側(cè)壁及/或頂面上觀察到介金屬化合物層28”。在一實施例中，介金屬化合物層28” 為一銅錫介金屬化合物層，其可消耗部分或是全部的第二保護層30。圖5A至圖5C示出一實施例的焊料凸塊的工藝剖面圖，其中相同或相似于圖IA 至圖IH的部分將不再贅述。請參照圖5A，一薄銅層22a設(shè)置于第一保護層18上并位于 掩模層20的開口 21中，之后，形成蓋層24以及焊料層26。薄銅層22a的厚度小于銅 柱22的厚度。薄銅層22a的厚度小于10微米。在一實施例中，薄銅層22a的厚度約為 1 10微米，例如約為4 6微米，但前述厚度也可更大或是更小。薄銅層的形成方法 可包括濺鍍、印刷、電鍍、無電鍍以及常用的化學(xué)氣相沉積法。之后，如圖5B所示，在 移除掩模層20之后，移除第一保護層18與凸塊下金屬層16的未被覆蓋的部分以暴露出 鈍化層14。堆疊層24、22a、18、16可被稱為金屬化結(jié)構(gòu)32a，其高度小于圖1至圖4所 示出的金屬化層32或32”。圖5B也示出在焊料層26上進行回焊工藝以于蓋層24上形 成一焊料凸塊26a。如圖5C所示，在熱循環(huán)的過程中，介金屬化合物層28形成在焊料 凸塊26a與金屬化結(jié)構(gòu)32a之間。若是蓋層24包括鎳，則可在界面形成一銅鎳錫介金屬 化合物層，其厚度可控制且具有良好的粘著性。在介金屬化合物形成的過程中，可能會 消耗蓋層24。圖6A至圖6C示出一實施例的焊料凸塊的工藝剖面圖，其中相同或相似于圖5A 至圖5C的部分將不再贅述。請參照圖6A，將蓋層24沉積于掩模層20的開口 21中的第 一保護層18上，之后，在蓋層24上形成焊料層26。如圖6B所示，在移除掩模層20之 后，蝕刻第一保護層18與凸塊下金屬層16的未被覆蓋的部分，以暴露出鈍化層14。堆 疊層24、18、16可稱為金屬化結(jié)構(gòu)32b，其高度小于圖1至圖4所示出的金屬化層32或 32”。之后，對焊料層26進行一焊料回焊工藝，以形成焊料凸塊26a。如圖6C所示， 在熱循環(huán)的過程中，會在焊料凸塊26a與金屬化結(jié)構(gòu)32b之間形成介金屬化合物層28。 若是蓋層24包括鎳，則可在界面形成包含鎳、錫及其他元素的介金屬化合物層，介金屬 化合物層也許很薄且具有一平坦的表面。在介金屬化合物形成的過程中，可能會消耗蓋 層24。本發(fā)明雖以優(yōu)選實施例公開如上，然其并非用以限定本發(fā)明的范圍，任何所屬 技術(shù)領(lǐng)域中的普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可做些許的更動與潤 飾，因此本發(fā)明的保護范圍當(dāng)視隨附的權(quán)利要求所界定的保護范圍為準(zhǔn)。
權(quán)利要求
1.一種集成電路元件，包括一半導(dǎo)體基板；一接墊部分，位于該半導(dǎo)體基板上；以及一金屬化結(jié)構(gòu)，位于該接墊部分上并與該接墊部分電性連接，其中該金屬化結(jié)構(gòu)包括一第一金屬層，位于該接墊部分上； 一第一保護層，位于該第一金屬層上；以及一第二金屬層，位于該第一保護層上，其中該第一保護層為一包含鍺、硅、氮或前 述的組合的含銅層。
2.如權(quán)利要求1所述的集成電路元件，其中該第一金屬層包括鈦層、銅層或前述的組合。
3.如權(quán)利要求1所述的集成電路元件，其中該第二金屬層包括一含銅層，該含銅層的 厚度大于40微米。
4.如權(quán)利要求1所述的集成電路元件，其中該第二金屬層包括銅或鎳，其中該第二金 屬層的厚度小于10微米。
5.如權(quán)利要求1所述的集成電路元件，其中該金屬化結(jié)構(gòu)還包括一位于第二金屬層上的第三金屬層。
6.如權(quán)利要求5所述的集成電路元件，其中該第三金屬層包括鎳。
7.如權(quán)利要求1所述的集成電路元件，還包括 一第二保護層，位于該金屬化結(jié)構(gòu)的側(cè)壁上。
8.如權(quán)利要求7所述的集成電路元件，其中該第二保護層包括錫。
9.如權(quán)利要求7所述的集成電路元件，還包括一焊料凸塊，位于該金屬化結(jié)構(gòu)上并與該金屬化結(jié)構(gòu)電性連接。
10.如權(quán)利要求9所述的集成電路元件，還包括 一介金屬層，形成于該金屬化結(jié)構(gòu)與該焊料凸塊之間。
全文摘要
本發(fā)明一實施例提供一種集成電路元件，包括一半導(dǎo)體基板；一接墊部分，位于半導(dǎo)體基板上；以及一金屬化結(jié)構(gòu)，位于接墊部分上并與接墊部分電性連接，其中金屬化結(jié)構(gòu)包括一第一金屬層，位于接墊部分上；一第一保護層，位于第一金屬層上；以及一第二金屬層，位于第一保護層上，其中第一保護層為一包含鍺、硅、氮或前述的組合的含銅層。本發(fā)明有助于提高元件的可靠度以及增加使用壽命并降低制作成本。
文檔編號H01L23/00GK102024769SQ201010284468
公開日2011年4月20日 申請日期2010年9月14日 優(yōu)先權(quán)日2009年9月14日
發(fā)明者何明哲, 劉重希, 黃見翎 申請人:臺灣積體電路制造股份有限公司