專利名稱：超高密度垂直與非記憶器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明總體上涉及半導(dǎo)體器件的領(lǐng)域，且具體而言，涉及三維垂直與非(NAND)串及其他三維器件及其制造方法。
背景技術(shù)：
T. Endoh等人的標(biāo)題為“ Novel Ultra High Density Memory With AStacked-SurroundingGate Transistor (S-SGT) Structured Cell, IEDM Proc. (2001) 33-36” 的論文中披露了三維垂直NAND串。然而，該NAND串僅提供每單元一個(gè)位。此外，通過相對(duì)困難且耗費(fèi)時(shí)間 的工藝來形成NAND串的作用區(qū)，所述工藝涉及重復(fù)形成側(cè)壁間隔件以及蝕刻基板的一部分，這導(dǎo)致了大體圓錐形作用區(qū)形狀。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的一個(gè)實(shí)施例，一種制造單片三維NAND串的方法，其包括在基板上形成第一材料和第二材料的交替層的堆疊，其中第一材料包括導(dǎo)電或半導(dǎo)體控制柵極材料，以及其中第二材料包括絕緣材料；蝕刻所述堆疊以在所述堆疊中形成至少一個(gè)開口 ；選擇性地蝕刻第一材料以在第一材料中形成第一凹入部；在第一凹入部中形成阻擋電介質(zhì)；在第一凹入部中所述阻擋電介質(zhì)上方形成彼此分離的多個(gè)離散電荷儲(chǔ)存段；在所述離散電荷儲(chǔ)存段的暴露于所述至少一個(gè)開口中的側(cè)壁上方形成穿隧電介質(zhì)；以及在所述至少一個(gè)開口中形成半導(dǎo)體通道。根據(jù)本發(fā)明的另一個(gè)實(shí)施例，一種制造單片三維NAND串的方法，其包括在基板上方形成至少一個(gè)犧牲特征；在所述至少一個(gè)犧牲特征上方形成第一材料和第二材料的交替層的堆疊，其中第一材料包括導(dǎo)電或半導(dǎo)體控制柵極材料，并且其中第二材料包括絕緣材料；蝕刻所述堆疊以在所述堆疊中形成至少兩個(gè)開口 ；選擇性地蝕刻第一材料以在第一材料中形成第一凹入部，以使得第一凹入部中的至少某些第一凹入部暴露于第一開口中，并且至少某些額外第一凹入部暴露于第二開口中；在第一凹入部中形成阻擋電介質(zhì)；在第一凹入部中在阻擋電介質(zhì)層上方形成彼此分離的多個(gè)離散電荷儲(chǔ)存段；移除所述至少一個(gè)犧牲特征以形成實(shí)質(zhì)上平行于所述基板的主要表面延伸的空心區(qū)，所述空心區(qū)連接所述至少兩個(gè)開口以形成空心U形管空間，所述空心U形管空間包括由所述空心區(qū)連接的實(shí)質(zhì)上垂直于所述基板的主要表面延伸的第一開口和第二開口 ；在所述多個(gè)離散電荷儲(chǔ)存段中的暴露于所述至少兩個(gè)開口中的側(cè)壁上方形成穿隧電介質(zhì)；以及在所述空心U形管空間中形成半導(dǎo)體通道。根據(jù)本發(fā)明的另一個(gè)實(shí)施例，一種單片三維NAND串，其包括半導(dǎo)體通道，所述半導(dǎo)體通道的至少一個(gè)端部部分實(shí)質(zhì)上垂直于基板的主要表面延伸；多個(gè)控制柵極電極，其具有實(shí)質(zhì)上平行于所述基板的主要表面延伸的條帶形狀，其中所述多個(gè)控制柵極電極至少包括定位于第一器件層級(jí)中的第一控制浮動(dòng)?xùn)艠O材料電極和定位于第二器件層級(jí)中的第二控制浮動(dòng)?xùn)艠O材料電極，第二器件層級(jí)定位于所述基板的主要表面上方和第一器件層級(jí)下方；阻擋電介質(zhì)，所述阻擋電介質(zhì)包括多個(gè)阻擋電介質(zhì)段，其中所述多個(gè)阻擋電介質(zhì)段中的每一個(gè)被定位成與所述多個(gè)控制柵極電極中的相應(yīng)的一個(gè)接觸，且其中所述多個(gè)阻擋電介質(zhì)段中的每一個(gè)的至少一部分具有蛤形狀；多個(gè)離散電荷儲(chǔ)存段，其中所述多個(gè)離散電荷儲(chǔ)存段中的每一個(gè)至少部分地定位于相應(yīng)蛤形阻擋電介質(zhì)段中，并且其中所述多個(gè)離散電荷儲(chǔ)存段至少包括定位于第一器件層級(jí)中的第一離散電荷儲(chǔ)存段和定位于第二器件層級(jí)中的第二離散電荷儲(chǔ)存段；以及穿隧電介質(zhì)，其定位于所述多個(gè)離散電荷儲(chǔ)存段中的每一個(gè)與所述半導(dǎo)體通道之間。本發(fā)明的另一個(gè)實(shí)施例提供了一種單片三維NAND串，其包括半導(dǎo)體通道，其定位于基板上方，所述半導(dǎo)體通道具有U形側(cè)剖面，其中所述U形半導(dǎo)體通道的實(shí)質(zhì)上垂直于所述基板的主要表面延伸的兩個(gè)翼部分 通過實(shí)質(zhì)上平行于所述基板的主要表面延伸的連接部分而連接；絕緣填充物，其定位于所述連接部分上方且分離所述U形半導(dǎo)體通道的兩個(gè)翼部分；多個(gè)控制柵極電極，其具有實(shí)質(zhì)上平行于所述基板的主要表面延伸的條帶形狀，其中所述多個(gè)控制柵極電極至少包括定位于第一器件層級(jí)中的第一控制柵極電極和定位于第二器件層級(jí)中的第二控制柵極電極，第二器件層級(jí)定位于所述基板上方和第一器件層級(jí)下方；多個(gè)阻擋電介質(zhì)段，其中所述多個(gè)阻擋電介質(zhì)段中的每一個(gè)定位成與所述多個(gè)控制柵極電極中的相應(yīng)的一個(gè)接觸；多個(gè)離散電荷儲(chǔ)存段；以及穿隧電介質(zhì)，其定位于所述多個(gè)離散電荷儲(chǔ)存段與所述半導(dǎo)體通道之間。根據(jù)本發(fā)明的另一個(gè)實(shí)施例，一種制造單片三維NAND串的方法，其包括在基板的主要表面上方形成第一材料和第二材料的交替層的堆疊，其中第一材料包括導(dǎo)電或半導(dǎo)體控制柵極材料，并且其中第二材料包括絕緣材料；蝕刻所述堆疊以在所述堆疊中形成至少一個(gè)開口 ；選擇性地蝕刻第一材料以在第一材料中形成第一凹入部；在第一凹入部中形成阻擋電介質(zhì)；在第一凹入部中在阻擋電介質(zhì)層上方形成彼此分離的多個(gè)離散電荷儲(chǔ)存段；在所述多個(gè)離散電荷儲(chǔ)存段的在所述至少一個(gè)開口中的側(cè)壁上方形成穿隧電介質(zhì)層；在所述至少一個(gè)開口中形成半導(dǎo)體材料；蝕刻所述半導(dǎo)體材料的中間部分以形成半導(dǎo)體通道的兩個(gè)翼部分，所述半導(dǎo)體通道的兩個(gè)翼部分實(shí)質(zhì)上垂直于所述基板的主要表面延伸；以及形成位于所述連接部分上方并分離所述半導(dǎo)體通道的兩個(gè)翼部分的絕緣填充物。根據(jù)本發(fā)明的另一個(gè)實(shí)施例，一種單片三維NAND串，其包括半導(dǎo)體通道，其定位于基板上方，所述半導(dǎo)體通道的至少一個(gè)端部實(shí)質(zhì)上垂直于所述基板的主要表面延伸；多個(gè)控制柵極電極，其具有實(shí)質(zhì)上平行于所述基板的主要表面延伸的條帶形狀，其中所述多個(gè)控制柵極電極至少包括定位于第一器件層級(jí)中的第一控制柵極電極和定位于第二器件層級(jí)中的第二控制柵極電極，第二器件層級(jí)定位于所述基板上方和第一器件層級(jí)下方；多個(gè)離散電荷儲(chǔ)存段，其中所述多個(gè)離散電荷儲(chǔ)存段至少包括定位于第一器件層級(jí)中的第一離散電荷儲(chǔ)存段和定位于第二器件層級(jí)中的第二離散電荷儲(chǔ)存段；阻擋電介質(zhì)，其定位于所述多個(gè)離散電荷儲(chǔ)存段與所述多個(gè)控制柵極電極之間；以及穿隧電介質(zhì)，其定位于所述多個(gè)離散電荷儲(chǔ)存段與所述半導(dǎo)體通道之間；其中第一離散電荷儲(chǔ)存段的高度比第一控制柵極電極的高度矮，且第二離散電荷儲(chǔ)存段的高度比第二控制柵極電極的高度矮。根據(jù)本發(fā)明的另一個(gè)實(shí)施例，一種制造單片三維NAND串所述的方法，其包括在基板上方形成第一材料和第二材料的交替層的堆疊，其中第一材料包括導(dǎo)電或半導(dǎo)體控制柵極材料，并且其中與第一材料相比第二材料包括可選擇性地蝕刻的犧牲材料；蝕刻所述堆疊以在所述堆疊中形成至少一個(gè)開口 ；在所述至少一個(gè)開口的側(cè)壁上形成阻擋電介質(zhì)層；在所述至少一個(gè)開口中的所述阻擋電介質(zhì)層上形成離散電荷儲(chǔ)存材料層；在所述至少一個(gè)開口中的所述離散電荷儲(chǔ)存材料層上形成穿隧電介質(zhì)層；在所述至少一個(gè)開口中的所述穿隧電介質(zhì)層上形成半導(dǎo)體通道層；移除第二材料以暴露第一材料層之間的所述阻擋電介質(zhì)層；使用第一材料層作為屏蔽來蝕刻所述阻擋電介質(zhì)層及所述離散電荷儲(chǔ)存材料層以形成多個(gè)單獨(dú)的離散電荷儲(chǔ)存段及阻擋電介質(zhì)段；以及在第一材料層之間、所述阻擋電介質(zhì)段之間及所述離散電荷儲(chǔ)存段之間沉積絕緣材料。根據(jù)本發(fā)明的另一個(gè)實(shí)施例，一種單片三維NAND串，其包括半導(dǎo)體通道，其定位于基板上方，所述半導(dǎo)體通道的至少一個(gè)端部實(shí)質(zhì)上垂直于所述基板的主要表面延伸；多個(gè)控制柵極電極，其具有實(shí)質(zhì)上平行于所述基板的主要表面延伸的條帶形狀，其中所述多個(gè)控制柵極電極至少包括定位于第一器件層級(jí)中的第一控制柵極電極和定位于第二器件層級(jí)中的第二控制柵極電極，第二器件層級(jí)定位于所述基板上方和第一器件層級(jí)下方；以及多個(gè)離散電荷儲(chǔ)存段，其中所述多個(gè)離散電荷儲(chǔ)存段至少包括定位于第一器件層級(jí)中的第一離散電荷儲(chǔ)存段和定位于第二器件層級(jí)中的第二離散電荷儲(chǔ)存段；阻擋電介質(zhì)，其定位于所述多個(gè)離散電荷儲(chǔ)存段與所述多個(gè)控制柵極電極之間；以及穿隧電介質(zhì)，其定位于·所述多個(gè)離散電荷儲(chǔ)存段與所述半導(dǎo)體通道之間。所述阻擋電介質(zhì)包括多個(gè)阻擋電介質(zhì)段。所述多個(gè)阻擋電介質(zhì)段中的每一個(gè)被定位成與所述多個(gè)控制柵極電極中的相應(yīng)的一個(gè)接觸。所述阻擋電介質(zhì)段中的每一個(gè)的至少一部分具有蛤形狀以及所述多個(gè)控制柵極電極中的每一個(gè)至少部分地定位于相應(yīng)阻擋電介質(zhì)段的所述蛤形部分中的開口中。根據(jù)本發(fā)明的另一個(gè)實(shí)施例，一種制造單片三維NAND串所述的方法，其包括在基板上方形成第一材料及不同于第一材料的第二材料的交替層堆疊；蝕刻所述堆疊以在所述堆疊中形成至少一個(gè)開口 ；在所述至少一個(gè)開口的側(cè)壁上形成離散電荷儲(chǔ)存材料層；在所述至少一個(gè)開口中的所述離散電荷儲(chǔ)存材料層上形成穿隧電介質(zhì)層；在所述至少一個(gè)開口中的所述穿隧電介質(zhì)層上形成半導(dǎo)體通道材料；在不移除第一材料層之情況下選擇性地移除第二材料層；使用第一材料層作為屏蔽來蝕刻所述離散電荷儲(chǔ)存材料層以形成多個(gè)單獨(dú)離散電荷儲(chǔ)存段；在第一材料層之間沉積絕緣材料以形成絕緣材料層和第一材料層的交替層；選擇性地移除第一材料層以暴露所述離散電荷儲(chǔ)存段的側(cè)壁；在所述離散電荷儲(chǔ)存段的暴露于所述絕緣材料層之間的所述側(cè)壁上形成阻擋電介質(zhì)；以及在所述絕緣材料層之間的所述阻擋電介質(zhì)上形成控制柵極。根據(jù)本發(fā)明的另一個(gè)實(shí)施例，一種單片三維NAND串，其包括半導(dǎo)體通道，所述半導(dǎo)體通道的至少一個(gè)端部部分實(shí)質(zhì)上垂直于基板的主要表面延伸；多個(gè)控制柵極電極，其實(shí)質(zhì)上平行于所述基板的主要表面延伸，其中所述多個(gè)控制柵極電極至少包括定位于第一器件層級(jí)中的第一控制柵極電極和定位于第二器件層級(jí)中的第二控制柵極電極，第二器件層級(jí)定位于所述基板的主要表面上方和第一器件層級(jí)下方；層級(jí)間絕緣層，其定位于第一控制柵極電極與第二控制柵極電極之間；阻擋電介質(zhì)，所述阻擋電介質(zhì)包括多個(gè)阻擋電介質(zhì)段，其中所述多個(gè)阻擋電介質(zhì)段中的每一個(gè)被定位成與所述多個(gè)控制柵極電極中的相應(yīng)的一個(gè)接觸；多個(gè)離散電荷儲(chǔ)存段，其中所述多個(gè)離散電荷儲(chǔ)存段中的每一個(gè)是定位成至少部分地與相應(yīng)阻擋電介質(zhì)段接觸，并且其中所述多個(gè)離散電荷儲(chǔ)存段至少包括定位于第一器件層級(jí)中的第一離散電荷儲(chǔ)存段和定位于第二器件層級(jí)中的第二離散電荷儲(chǔ)存段；穿隧電介質(zhì)，其定位于所述多個(gè)離散電荷儲(chǔ)存段中的每一個(gè)與所述半導(dǎo)體通道之間；以及至少第一導(dǎo)電或半導(dǎo)體屏蔽翼，其定位于第一離散電荷儲(chǔ)存段與第二離散電荷儲(chǔ)存段之間。根據(jù)本發(fā)明的另一個(gè)實(shí)施例，一種制造單片三維NAND串所述的方法，其包括形成第一層和第二層的交替層的堆疊，其中第一層包括導(dǎo)電或半導(dǎo)體控制柵極材料，并且其中第二層包括絕緣子層和第一犧牲子層；蝕刻所述堆疊以在所述堆疊中形成至少一個(gè)開口 ；選擇性地蝕刻第一層以形成第一凹入部；在第一凹入部中形成阻擋電介質(zhì)；在第一凹入部中所述阻擋電介質(zhì)上方形成彼此分離的多個(gè)離散電荷儲(chǔ)存段；在所述離散電荷儲(chǔ)存段的暴露于所述至少一個(gè)開口中的側(cè)壁上方形成穿隧電介質(zhì)；在所述至少一個(gè)開口中形成半導(dǎo)體通道；蝕刻所述堆疊以暴露所述堆疊的背側(cè)；移除第一犧牲子層以形成第二凹入部；以及在第二凹入部中形成彼此分離的多個(gè)導(dǎo)電或半導(dǎo)體屏蔽翼；其中在每第二層中，第一犧牲子層定位于所述絕緣子層上面或下方。根據(jù)本發(fā)明的另一個(gè)實(shí)施例，一種制造單片三維NAND串所述的方法，其包括形成第一層和第二層的交替層的堆疊，其中第一層包括第一犧牲子層、第二犧牲子層和定位于第一犧牲子層與第二犧牲子層之間的第三犧牲子層；蝕刻所述堆疊以在所述堆疊中形成至少一個(gè)開口 ；選擇性地蝕刻所述第三犧牲子層以形成第一凹入部；在第一凹入部中形成·彼此分離的多個(gè)離散電荷儲(chǔ)存段；在所述離散電荷儲(chǔ)存段的暴露于所述至少一個(gè)開口中的側(cè)壁上方形成穿隧電介質(zhì)；在所述至少一個(gè)開口中形成半導(dǎo)體通道；蝕刻所述堆疊以暴露所述堆疊的背側(cè)；移除第一犧牲子層、第二犧牲子層及所述第三犧牲子層以形成蛤形開口，以使得所述多個(gè)離散電荷儲(chǔ)存段暴露于所述蛤形開口中；在所述蛤形開口中所述多個(gè)離散電荷儲(chǔ)存段上方形成多個(gè)蛤形阻擋電介質(zhì)段；以及在所述蛤形開口中所述多個(gè)蛤形阻擋電介質(zhì)段上方形成多個(gè)蛤形控制柵極電極。第二層包括絕緣層以及所述第三犧牲子層包括不同于第一犧牲子層、第二犧牲子層和第二層的的犧牲材料。根據(jù)本發(fā)明的另一個(gè)實(shí)施例，一種制造單片三維NAND串所述的方法，其包括在基板上方形成第一層和第二層的交替層的堆疊，其中第一層包括導(dǎo)電或半導(dǎo)體控制柵極材料，并且其中第二層包括絕緣材料；蝕刻所述堆疊以在所述堆疊中形成至少一個(gè)開口 ；選擇性地蝕刻第一層以形成第一凹入部；在第一凹入部中形成導(dǎo)電或半導(dǎo)體襯里，所述導(dǎo)電或半導(dǎo)體襯里具有蛤形狀；在第一凹入部中的所述導(dǎo)電或半導(dǎo)體襯里上方形成阻擋電介質(zhì)；在第一凹入部中所述阻擋電介質(zhì)上方形成彼此分離的多個(gè)離散電荷儲(chǔ)存段；在所述離散電荷儲(chǔ)存段的暴露于所述至少一個(gè)開口中的側(cè)壁上方形成穿隧電介質(zhì)；以及在所述至少一個(gè)開口中形成半導(dǎo)體通道。


圖1A-1B分別是一個(gè)實(shí)施例的NAND串的側(cè)視剖視圖及俯視剖視圖。圖IA是器件的沿圖IB中的線Y-Y’的側(cè)視剖視圖，而圖IB是器件的沿圖IA中的線X-X’的側(cè)視剖視圖。圖2A-2B分別是另一實(shí)施例的NAND串的側(cè)視剖視圖及俯視剖視圖；圖2A是器件的沿圖2B中的線Y-Y’的側(cè)視剖視圖，而圖2B是器件的沿圖2A中的線X-X’的側(cè)視剖視圖。圖3-4是另兩個(gè)實(shí)施例的NAND串的側(cè)視剖視圖。圖5A-5B圖解說明根據(jù)本發(fā)明的第一實(shí)施例制造NAND串的方法的第一步驟。圖5A是透視圖且圖5B是沿圖5A中的線Y-V的側(cè)視剖視圖。
圖6-13是圖解說明根據(jù)本發(fā)明的第一實(shí)施例制造NAND串的方法的步驟的側(cè)視剖視圖。圖14-21圖解說明根據(jù)本發(fā)明的實(shí)施例制造圖3和4中所示的NAND串的方法的步驟。圖14A是一個(gè)側(cè)視剖視圖。圖14B是沿圖14A中所示的側(cè)視剖視圖中的線X_X’的俯視剖視圖，且圖14C是沿圖14A中所示的側(cè)視剖視圖中的線Z-Z’的俯視剖視圖，而圖14A是沿圖14B和14C中所示的俯視剖視圖中的線Y-Y’的側(cè)視剖視圖。圖15-21是方法步驟的側(cè)視剖視圖，除圖18B是沿圖18A中所示的透視圖中的線Y-Y’的側(cè)視剖視圖以外。圖20B是沿圖20A中所示的透視圖中的線Y-Y’的側(cè)視剖視圖。圖22A所示的是根據(jù)本發(fā)明的實(shí)施例的NAND串的透視圖。圖22B是沿圖22A中所示的透視圖中的線Y-Y’的側(cè)視剖視圖。 圖23-27圖解說明根據(jù)本發(fā)明的實(shí)施例制造圖22A至22B中所示的NAND串的方法的步驟。圖22B、23B、24B及25B分別是沿圖22A、23A、24A及25A中所示的透視圖中的線Y-Y’的側(cè)視剖視圖。圖28A-28B分別是根據(jù)另兩個(gè)實(shí)施例的NAND串的側(cè)視剖視圖。圖29-34圖解說明根據(jù)本發(fā)明的實(shí)施例制造圖28A中所示的NAND串的方法的步驟。圖29B是沿圖29A中所示的側(cè)視剖視圖中的線X-X’的俯視剖視圖。圖30B是沿圖30A中所示的側(cè)視剖視圖中的線X-X’的俯視剖視圖。圖32B是沿圖32A中所示的側(cè)視剖視圖中的線X-X’的俯視剖視圖。圖31、33及34是側(cè)視剖視圖。圖35-42圖解說明根據(jù)本發(fā)明的實(shí)施例制造圖28B中所示的NAND串的方法的步驟。圖35B是沿圖35A中所示的側(cè)視剖視圖中的線X-X’的俯視剖視圖。圖36B是沿圖36A中所示的側(cè)視剖視圖中的線X-X’的俯視剖視圖。圖38B是沿圖38A中所示的側(cè)視剖視圖中的線X-X’的俯視剖視圖。圖37及圖39至42是側(cè)視剖視圖。圖43圖解說明根據(jù)另一實(shí)施例的NAND串的側(cè)視剖視圖。圖44-47圖解說明根據(jù)本發(fā)明的實(shí)施例制造圖43中所示的NAND串的方法的步驟。圖48和49圖解說明根據(jù)其他實(shí)施例的NAND串的側(cè)視剖視圖。圖50-51圖解說明根據(jù)本發(fā)明的實(shí)施例制造圖49中所示的NAND串的方法的步驟。圖52圖解說明根據(jù)另一實(shí)施例的NAND串的側(cè)視剖視圖。圖53-57圖解說明根據(jù)本發(fā)明的實(shí)施例制造圖52中所示的NAND串的方法的步驟。圖58圖解說明根據(jù)另一實(shí)施例的NAND串的側(cè)視剖視圖。圖59-63圖解說明根據(jù)本發(fā)明的實(shí)施例制造圖58中所示的NAND串的方法的步驟。
具體實(shí)施例方式下文將參考附圖描述本發(fā)明的各實(shí)施例。應(yīng)理解，以下說明意欲描述本發(fā)明的例示性實(shí)施例而非限制本發(fā)明。單片三維存儲(chǔ)器陣列是其中多個(gè)存儲(chǔ)器層級(jí)形成于單個(gè)基板(諸如，半導(dǎo)體晶圓)上面而無介入基板的存儲(chǔ)器陣列。術(shù)語“單片”意指所述陣列的每一層級(jí)的層是直接沉積于所述陣列的每一打底(underlying)層級(jí)的層上。相反，二維陣列可為單獨(dú)地形成且接著封裝(package)在一起以形成非單片存儲(chǔ)器器件。例如，已通過在單獨(dú)基板上形成存儲(chǔ)器層級(jí)并將所述存儲(chǔ)器層級(jí)黏合于彼此頂部上來構(gòu)造非單片堆疊存儲(chǔ)器，如在Leedy的標(biāo)題為“ThreeDimensional Structure Memory”的美國專利 US5, 915，167 號(hào)中?？稍诮Y(jié)合之前使所述基板變簿或自所述存儲(chǔ)器層級(jí)移除所述基板，但由于所述存儲(chǔ)器層級(jí)初始形成于單獨(dú)基板上方，因此這些存儲(chǔ)器并非真正的單片三維存儲(chǔ)器陣列。本發(fā)明的實(shí)施例提供了單片三維存儲(chǔ)器器件陣列，諸如，垂直NAND串的陣列。所述NAND串經(jīng)垂直定向以使得至少一個(gè)存儲(chǔ)器單元定位于另一存儲(chǔ)器單元上方。所述陣列允許與非(NAND)器件的垂直縮放(scaling)以提供每單位面積的硅或其他半導(dǎo)體材料的較高存儲(chǔ)器單元密度。 實(shí)施例I在某些實(shí)施例中，單片三維NAND串180包括半導(dǎo)體通道I，其具有實(shí)質(zhì)上垂直于基板100的主要表面IOOa延伸的至少一個(gè)端部部分，如圖1A、2A及圖3至4中所示。例如，半導(dǎo)體通道I可具有柱形狀且整個(gè)柱形半導(dǎo)體通道實(shí)質(zhì)上垂直于基板100的主要表面延伸，如圖IA及2A中所示。在這些實(shí)施例中，所述器件的源極/漏極電極可包含提供于半導(dǎo)體通道I下方的下部電極102以及形成于半導(dǎo)體通道I上方的上部電極202，如圖IA及2A中所示?？蛇x擇地，半導(dǎo)體通道I可具有U形管形狀，如圖3及4中所示。所述U形管形狀半導(dǎo)體通道的兩個(gè)翼部分Ia及Ib可實(shí)質(zhì)上垂直于基板100的主要表面IOOa延伸，且U形管形狀半導(dǎo)體通道I的連接部分Ic連接實(shí)質(zhì)上垂直于基板100的主要表面IOOa延伸的兩個(gè)翼部分la、lb。在這些實(shí)施例中，源極電極或漏極電極2021中的一個(gè)自上方接觸所述半導(dǎo)體通道的第一翼部分，且源極電極或漏極電極2022中的另一個(gè)自上方接觸半導(dǎo)體通道I的第二翼部分。可將可選主體接觸電極(未示出)安置于基板100中以自下方提供與半導(dǎo)體通道I的連接部分的主體接觸。出于清晰起見，現(xiàn)在圖I至4中示出NAND串的選擇或存取晶體管。下文更詳細(xì)地描述這些晶體管。在某些實(shí)施例中，半導(dǎo)體通道I可為被填充特征，如圖2A至2B及圖4中所示。在某些其他實(shí)施例中，半導(dǎo)體通道I可為空心，例如，用絕緣填充材料2填充的空心圓柱，如圖1A-1B及圖3中所示。在這些實(shí)施例中，可形成絕緣填充材料2以填充由半導(dǎo)體通道I環(huán)繞的空心部分?；?00可為本領(lǐng)域所熟知的任意半導(dǎo)電基板，諸如，單晶硅、IV - IV化合物(諸如，硅-鍺或硅-鍺-碳)、m- V化合物、II -Vi化合物、這些基板上方的任意晶體外延(epitaxial)層或者其他半導(dǎo)電或非半導(dǎo)電材料，諸如，氧化硅、玻璃、塑料、金屬或陶瓷基板?；?00可包含制作于其上的集成電路，諸如用于存儲(chǔ)器器件的驅(qū)動(dòng)器電路。可將任何適合半導(dǎo)體材料用于半導(dǎo)體通道1，例如，硅、鍺、硅鍺或其他化合物半導(dǎo)體材料，諸如，III-V、II-VI或者導(dǎo)電或半導(dǎo)電氧化物等材料。所述半導(dǎo)體材料可為非晶、多晶或單晶?？赏ㄟ^任何適合沉積方法來形成所述半導(dǎo)體通道材料。例如，在一個(gè)實(shí)施例中，通過低壓化學(xué)氣相沉積(LPCVD)來沉積所述半導(dǎo)體通道材料。在某些其他實(shí)施例中，所述半導(dǎo)體通道材料可為通過使初始沉積的非晶半導(dǎo)體材料再結(jié)晶而形成的再結(jié)晶多晶半導(dǎo)體材料。
絕緣填充材料2可包括任意電絕緣材料，諸如，氧化硅、氮化硅、氮氧化硅或其他高k絕緣材料。所述單片三維NAND串進(jìn)一步包括多個(gè)控制柵極電極3，如圖1A-1B、圖2A-2B及圖3-4中所示?？刂茤艠O電極3可包括具有實(shí)質(zhì)上平行于基板100的主要表面IOOa延伸的條帶形狀的一部分。多個(gè)控制柵極電極3至少包括定位于第一器件層級(jí)(例如，器件層級(jí)A)中的第一控制柵極電極3a和定位于第二器件層級(jí)(例如，器件層級(jí)B)中的第二控制柵極電極3b，第二控制柵極電極3b定位于基板100的主要表面IOOa上方且器件層級(jí)A下方。所述控制柵極材料可包括本領(lǐng)域所熟知的任意一種或多種適合導(dǎo)電或半導(dǎo)體控制柵極材料，諸如經(jīng)摻雜的多晶硅、鎢、銅、鋁、鉭、鈦、鈷、氮化鈦或其合金。例如，在某些實(shí)施例中，優(yōu)選米用多晶娃以便于加工處理。 阻擋電介質(zhì)7是定位成相鄰于控制柵極3且可由控制柵極3環(huán)繞。阻擋電介質(zhì)7可包括被定位成與多個(gè)控制柵極電極3中的相應(yīng)的一個(gè)接觸的多個(gè)阻擋電介質(zhì)段，例如，定位于器件層級(jí)A中的第一電介質(zhì)段7a和定位于器件層級(jí)B中的第二電介質(zhì)段7b分別與控制電極3a及3b接觸，如圖IA至1B、圖2A至2B及圖3至4中所示。在某些實(shí)施例中，多個(gè)阻擋電介質(zhì)段7中的每一個(gè)的至少一部分具有蛤(clam)形狀。如本文中所使用，“蛤”形狀是一種被構(gòu)成為類似于英文字母“C”的側(cè)視剖面形狀。蛤形狀具有彼此實(shí)質(zhì)上平行且實(shí)質(zhì)上平行于基板100的主要表面IOOa延伸的兩個(gè)段。所述兩個(gè)段是通過實(shí)質(zhì)上垂直于前兩個(gè)段及表面IOOa延伸的第三段而彼此連接。三個(gè)段中的每一個(gè)可具有筆直形狀(例如，矩形側(cè)視剖面形狀)或稍微彎曲形狀(例如，以打底構(gòu)形的曲率升高及下降)。術(shù)語“實(shí)質(zhì)上平行”包含準(zhǔn)確平行段和偏離準(zhǔn)確平行結(jié)構(gòu)部分20度或更少的分段。術(shù)語“實(shí)質(zhì)上垂直”包含準(zhǔn)確垂直段和偏離準(zhǔn)確垂直結(jié)構(gòu)部分20度或更少的分段。所述蛤形狀優(yōu)選含有受三個(gè)段約束且使第四側(cè)打開的開口。所述開口可由另一材料或?qū)犹畛洹Ｋ鰡纹SNAND串亦包括多個(gè)離散電荷儲(chǔ)存段9，其中的每一個(gè)至少部分地定位于相應(yīng)蛤形阻擋電介質(zhì)段7的開口中。類似地，多個(gè)離散電荷儲(chǔ)存段9至少包括定位于器件層級(jí)A中的第一離散電荷儲(chǔ)存段9a和定位于器件層級(jí)B中的第二離散電荷儲(chǔ)存段9b。所述單片三維NAND串的穿隧電介質(zhì)11定位于多個(gè)離散電荷儲(chǔ)存段9中的每一個(gè)與半導(dǎo)體通道I之間。在某些實(shí)施例中，穿隧電介質(zhì)11在接近多個(gè)離散電荷儲(chǔ)存段9處具有不均勻厚度及/或不筆直側(cè)壁。在下文中詳細(xì)地描述的其他實(shí)施例中，穿隧電介質(zhì)11具有均勻厚度及/或筆直側(cè)壁。阻擋電介質(zhì)7及穿隧電介質(zhì)11可為自任意一種或多種相同或不同電絕緣材料獨(dú)立地選擇，諸如，氧化娃、氮化娃、氮氧化娃或其他高k絕緣材料。離散電荷儲(chǔ)存段9可包括導(dǎo)電(例如，金屬或金屬合金(諸如鈦、鉬、釕、氮化鈦、氮化鉿、氮化鉭、氮化鋯)或金屬硅化物(諸如硅化鈦、硅化鎳、硅化鈷或其組合)或半導(dǎo)體(例如，多晶硅)浮動(dòng)?xùn)艠O、導(dǎo)電毫微粒子(nanoparticle)或離散電荷儲(chǔ)存電介質(zhì)(例如，氮化硅或另一電介質(zhì))特征。例如，在某些實(shí)施例中，離散電荷儲(chǔ)存段9為離散電荷儲(chǔ)存電介質(zhì)特征，其中的每一個(gè)包括定位于相應(yīng)蛤形阻擋電介質(zhì)段7中的氮化物特征，其中氧化硅阻擋電介質(zhì)段7、氮化物特征9及氧化硅穿隧電介質(zhì)11形成NAND串的氧化物-氮化物-氧化物離散電荷儲(chǔ)存結(jié)構(gòu)。在以下說明的某些部分中，將多晶硅浮動(dòng)?xùn)艠O用作非限制性實(shí)例。然而，應(yīng)理解，可替代地使用電介質(zhì)電荷儲(chǔ)存特征或其他浮動(dòng)?xùn)艠O材料。圖5至13圖解說明根據(jù)本發(fā)明的第一實(shí)施例制造NAND串的方法。參考圖5A (透視圖)及圖5B (沿圖5A的線Y_Y’的側(cè)視剖視圖)，交替層121 (121a、121b等)及122 (122a、122b等)的堆疊120形成于基板100的主要表面上方?？赏ㄟ^任意適合沉積方法(諸如，濺射、CVD、MBE等)來將層121、122沉積于基板上方。層121、122可為6-100nm 厚。在此實(shí)施例中，第一層121包括第一導(dǎo)電(例如，金屬或金屬合金)或半導(dǎo)體(例如，重?fù)诫s的η+或ρ+多晶娃)控制柵極材料，且第二層122包括第二絕緣材料(例如，氮化硅、氧化硅等)。術(shù)語“重?fù)诫s”包含經(jīng)η-型或ρ-型摻雜至高于IO18CnT3的濃度的半導(dǎo)體材料。在層121、122的沉積后面是蝕刻堆疊120，以在堆疊120中形成至少一個(gè)開口 81。開口 81的陣列可形成于其中隨后將形成NAND串的垂直通道的位置中。 接下來，與第二材料122相比，選擇性地蝕刻第一材料以在第一層121 (亦即，層121a、121b等)中形成第一凹入部62?？赏ㄟ^選擇性、各向同性濕式或干式蝕刻來形成凹入部62，與第二材料122相比，其選擇性地蝕刻第一材料121。每一凹入部62之深度可為6_100nmo接著，在開口 81中形成阻擋電介質(zhì)7 (亦通稱多晶娃間(inter-ploy)電介質(zhì)，IPD),以使得所述阻擋電介質(zhì)涂布在第一凹入部62的側(cè)面，從而導(dǎo)致如圖6中所示的結(jié)構(gòu)。阻擋電介質(zhì)7可包括為由保形原子層沉積(ALD)或化學(xué)氣相沉積(CVD)而沉積的氧化硅層。替代地或除氧化硅以外，可使用其他高k電介質(zhì)材料，諸如氧化鉿。電介質(zhì)7可具有6-20nm的厚度。阻擋電介質(zhì)7包括定位于第一凹入部62中第二材料122的懸垂部分之間的多個(gè)蛤形阻擋電介質(zhì)段(例如，阻擋電介質(zhì)段7a及7b )。此外，電荷儲(chǔ)存材料9形成于開口 81中和第一凹入部62中阻擋電介質(zhì)材料7上方，從而導(dǎo)致圖7A中所示的結(jié)構(gòu)。電荷儲(chǔ)存材料9包括多個(gè)離散電荷儲(chǔ)存段(例如，9a及%)，其形成于多個(gè)蛤形阻擋電介質(zhì)段(例如，7a或7b沖的相應(yīng)的一個(gè)中的開口內(nèi)部。離散電荷儲(chǔ)存段9a、9b通過在開口 81中相鄰于第二材料122的凸出部分延伸的電荷儲(chǔ)存材料9層的外部部分而彼此連接。如上文所解釋，在某些實(shí)施例中，離散電荷儲(chǔ)存材料9可包括電荷儲(chǔ)存電介質(zhì)材料(例如，氮化硅離散電荷儲(chǔ)存電介質(zhì)特征)?？蛇x擇地，所述離散電荷儲(chǔ)存材料可包括導(dǎo)電或半導(dǎo)體浮動(dòng)?xùn)艠O材料(例如，金屬、金屬合金(諸如TiN)、金屬硅化物或重?fù)诫s的多晶硅浮動(dòng)?xùn)艠O材料)?？墒褂萌魏嗡谕姆椒▉硇纬呻姾蓛?chǔ)存材料9，諸如ALD或CVD。在某些實(shí)施例中，接著，可移除在開口 81中相鄰于第二材料122的凸出部分延伸的電荷儲(chǔ)存材料9的外部部分以將離散電荷儲(chǔ)存段(例如，9a及9b)彼此分離，從而導(dǎo)致圖8A中所示的結(jié)構(gòu)。若期望，則接著可移除在開口 81中相鄰于第二材料122的凸出部分延伸的阻擋電介質(zhì)7的外部部分以將離散阻擋電介質(zhì)(例如，7a及7b)彼此分離。例如，可在一個(gè)步驟或兩個(gè)單獨(dú)步驟中在開口 81中各向異性地干式或濕式蝕刻所述電荷儲(chǔ)存材料及所述阻擋電介質(zhì)材料以留下僅凹入部62中(亦即，阻擋電介質(zhì)7的蛤形部分內(nèi)部)的電荷儲(chǔ)存材料9。若期望，則所述各向異性蝕刻可經(jīng)延伸以便也蝕刻絕緣材料122以擴(kuò)大開口 81的大小。若期望形成金屬硅化物浮動(dòng)?xùn)艠O9a、9b而非多晶硅浮動(dòng)?xùn)艠O9a、9b，則通過任意適合方法(諸如，ALD或?yàn)R射)在圖8A中所示的多晶硅浮動(dòng)?xùn)艠O9a、9b上方形成薄硅化物形成金屬層(諸如，鈦、鈷或鎳)。在硅化退火之后，通過金屬與多晶硅的反應(yīng)來將浮動(dòng)?xùn)艠O9a、9b轉(zhuǎn)換成一金屬硅化物(例如，鈦、鈷、鎳等硅化物)。接著，通過任意適合選擇性蝕刻方法(諸如，用于Ti金屬層的水虎魚(piranha)蝕刻)來將金屬層的保持于絕緣材料122及阻擋電介質(zhì)7的部分上方的未反應(yīng)部分選擇性地蝕刻掉。圖7B、8B、8C和8D圖解說明由使用后面跟隨有選擇性氧化物或硅化物蝕刻的氧化或硅化來形成多晶硅浮動(dòng)?xùn)艠O電荷儲(chǔ)存段9a、9b的替代方法。圖7B圖解說明類似于圖7A的結(jié)構(gòu)的結(jié)構(gòu)，其中在開口 81中形成多晶硅 浮動(dòng)?xùn)艠O層9。如圖SB中所示，通過濕式或干式氧化(亦即，在高溫下的水蒸氣或含有空氣的環(huán)境中的氧化)來部分地氧化浮動(dòng)?xùn)艠O層9，以使得凹入部62中的多晶硅浮動(dòng)?xùn)艠O電荷儲(chǔ)存段9a、9b保持未氧化而將層9的其余部分(例如，凸出的第二材料122上方的外部部分)轉(zhuǎn)換成氧化硅層19a。段9a、9b保持未氧化，因?yàn)槎嗑Ч鑼?在凹入部62中比凹入部62在開口 81中的外部厚。所述部分氧化可為定時(shí)氧化，其經(jīng)定時(shí)以在將段9a、9b轉(zhuǎn)換成氧化硅之前終止。如圖8D中所示，在氧化步驟之后，使用任意適合選擇性濕式或干式蝕刻(例如，氧化濕蝕刻)來將氧化硅層19a選擇性地蝕刻掉以留下凹入部62中的多晶硅浮動(dòng)?xùn)艠O9a、9b與多晶硅相比，其將氧化硅選擇性地蝕刻掉。雖然將層19a描述為氧化硅層，但其可包括通過氮化或氮氧化多晶硅層9而形成的氮化硅或氮氧化硅層。在圖8C中所示的第二替代方法中，在開口 81中的浮動(dòng)?xùn)艠O層9上方形成硅化物形成金屬層，諸如，鈦、鈷、鎳等層。接著，通過將所述結(jié)構(gòu)退火以使層9與所述金屬層部分地反應(yīng)來將多晶硅層9部分地轉(zhuǎn)換成金屬硅化物層19b (例如，鈦、鈷、鎳等硅化物)。在硅化退火之后，不將凹入部62中的多晶硅浮動(dòng)?xùn)艠O電荷儲(chǔ)存段9a、9b轉(zhuǎn)換成硅化物而將層9的其余部分(例如，凸出的第二材料122上方的外部部分)轉(zhuǎn)換成硅化物層19b。段9a、9b保持未硅化，因?yàn)槎嗑Ч鑼?在凹入部62中比凹入部62在開口 81中的外部厚。所述部分硅化可為一定時(shí)硅化，其經(jīng)定時(shí)以在將段9a、9b轉(zhuǎn)換成硅化物之前終止?？蛇x擇地，所述部分硅化可受多晶硅層及金屬層的相對(duì)厚度控制，以使得在凹入部62中提供過量多晶硅此舉使得無法獲得充足金屬以形成硅化物?？赏ㄟ^選擇性蝕刻而自硅化物層19b移除金屬層的任意剩余部分。如圖8D中所示，在硅化步驟之后，使用諸如硅化鈦水虎魚蝕刻的任意適合選擇性濕式或干式蝕刻來將硅化物層1%選擇性地蝕刻掉，與多晶硅相比，其將硅化物材料選擇性地蝕刻掉。圖8A及8D的結(jié)構(gòu)之間的一個(gè)差別是阻擋電介質(zhì)7的形狀。在圖8A通過各向異性蝕刻方法而制造的結(jié)構(gòu)中，所述阻擋電介質(zhì)包括多個(gè)離散區(qū)7a、7b等。相比之下，在圖8D的通過選擇性硅化物蝕刻而形成的結(jié)構(gòu)中，阻擋電介質(zhì)7包括含有凹入部62中的區(qū)7a、7b的連續(xù)層。在圖8A及8D中所示的所得結(jié)構(gòu)中，彼此分離的多個(gè)離散電荷儲(chǔ)存段(例如，9a及9b)安置于凹入部中第二材料122的懸垂部分之間。根據(jù)圖7B及圖8B至8D選擇性地移除電荷儲(chǔ)存材料層9的外部部分的方法的一個(gè)優(yōu)點(diǎn)是可完全消除在側(cè)壁上形成“多晶硅階梯殘留(poly-stringer)”(亦即，通過干式蝕刻方法不可完全移除外部部分)的潛在缺陷。另外，與干式蝕刻方法相比，氧化硅層19a或硅化物層19b的選擇性濕式蝕刻可導(dǎo)致對(duì)電荷儲(chǔ)存段9的較低損壞。接下來，穿隧電介質(zhì)11形成于電荷儲(chǔ)存材料9 (例如，離散電荷儲(chǔ)存段9a及9b)及材料122的暴露于至少一個(gè)開口 81中的側(cè)壁上方，從而導(dǎo)致圖9中所示的結(jié)構(gòu)。若使用圖SB至8D的濕式蝕刻方法來形成電荷儲(chǔ)存材料儲(chǔ)存段9a、9b，則所述穿隧電介質(zhì)形成于電荷儲(chǔ)存材料9 (例如，離散電荷儲(chǔ)存段9a及9b)的側(cè)壁和定位于至少一個(gè)開口 81中的凸出部分材料122上的阻擋氧化物電介質(zhì)的外部部分上方。所述穿隧電介質(zhì)可包括氧化硅或其他適合材料(諸如，氮氧化物、氧化物及氮化物多層堆疊或高K電介質(zhì)(例如，氧化鉿))的相對(duì)簿絕緣層(例如，4-10nm厚)。可通過任意適合方法(諸如，ALD、CVD等)來沉積所述穿隧
電介質(zhì)。在一替代方法中，可通過在一個(gè)步驟中直接轉(zhuǎn)換(例如，氧化)半導(dǎo)體電荷儲(chǔ)存材料層9的外部部分而非通過以上述方法移除層9的外部部分且在電荷儲(chǔ)存材料9的側(cè)壁上方形成穿隧電介質(zhì)11的兩個(gè)步驟工藝來形成穿隧電介質(zhì)11。在此替代方法中，形成多晶硅浮動(dòng)?xùn)艠O層9，如圖7B中所示。接著，在一定時(shí)氧化中部分地氧化多晶硅層9以形成相對(duì)簿氧化物層19a，如圖SB中所示。可使用可提供欲用作穿隧電介質(zhì)的具有良好質(zhì)量的氧化物的任意氧化方法，諸如，高溫輻射氧化工藝。如圖8D中所示，薄氧化物層19a不被移除而保留于最終器件中作為穿隧電介質(zhì)，如圖8B中所示。因此，不需要單獨(dú)穿隧電介質(zhì)11的沉積。此外，在至少一個(gè)開口 81中形成半導(dǎo)體通道材料I。在某些實(shí)施例中，半導(dǎo)體通道材料I采用半導(dǎo)體通道材料完全填充至少一個(gè)開口 81，如圖10中所示?？蛇x擇地，在至少一個(gè)開口中形成半導(dǎo)體通道I的步驟在至少一個(gè)開口 81的側(cè)壁上而不是在至少一個(gè)開口81的中心部分中形成半導(dǎo)體通道材料1，以使得半導(dǎo)體通道材料I不完全填充至少一個(gè)開口 81。在這些替代實(shí)施例中，絕緣填充材料2形成于至少一個(gè)開口 81的中心部分中以完全填充至少一個(gè)開口 81,如圖11中所示。較好的是，通道I材料包括輕摻雜的ρ-型或η-型(亦即，摻雜低于IO17CnT3)硅材料。η通道器件為較佳，因?yàn)槠淙菀着cη+結(jié)連接。然而，亦可使用P-溝道器件?？赏ㄟ^任何所期望的方法來形成半導(dǎo)體通道I。例如，可通過在開口 81中及堆疊120上方沉積半導(dǎo)體(例如，多晶硅)材料來形成半導(dǎo)體通道材料1，后面是通過使用堆疊120的頂部表面作為拋光停止位或蝕刻停止位的化學(xué)機(jī)械拋光(CMP)或回蝕來移除所沉積的半導(dǎo)體層的上部部分的步驟。在某些實(shí)施例中，可在無單獨(dú)屏蔽步驟的情況下通過金屬誘發(fā)結(jié)晶(MIC，亦稱為金屬誘發(fā)橫向結(jié)晶)來形成單晶硅或多晶硅垂直通道10MIC方法因開口 81中的通道材料的橫向限制(confinement)而提供全通道結(jié)晶。在MIC方法中，可首先在至少一個(gè)開口 81中及堆疊120上方形成非晶或小粒度多晶硅半導(dǎo)體(例如，硅)層303，后面是在半導(dǎo)體層303上方形成成核促進(jìn)劑層305，如圖12
中所示。成核促進(jìn)劑層305可為連續(xù)層或多個(gè)不連續(xù)區(qū)。所述成核促進(jìn)劑層可包括任何所期望的多晶硅成核促進(jìn)劑材料，例如而不是限于諸如Ge、Ni、Pd、Al或其組合等成核促進(jìn)劑材料。接著，可通過使非晶或小粒度多晶半導(dǎo)體再結(jié)晶來將非晶或小粒度半導(dǎo)體層303轉(zhuǎn)換成大粒度多晶或單晶半導(dǎo)體層301，從而導(dǎo)致圖13中所圖解說明的結(jié)構(gòu)?？赏ㄟ^低溫(例如，300至600°C)退火來進(jìn)行再結(jié)晶。接著，可通過使用堆疊120的頂部表面作為停止位的CMP或回蝕來移除多晶半導(dǎo)體層301的上部部分及成核促進(jìn)劑層305，從而導(dǎo)致圖10中所示的結(jié)構(gòu)。可通過選擇性地濕式蝕刻剩余的成核促進(jìn)劑層305及層301的頂部中的任何所形成硅化物來進(jìn)行所述移除，后面是使用堆疊120的頂部作為停止位的硅層301的頂部的CMP。此外，可在半導(dǎo)體通道I上方形成上部電極202，從而導(dǎo)致圖I或2中所示的結(jié)構(gòu)。在這些實(shí)施例中，可在于基板100上方形成堆疊120的步驟之前將下部電極102提供于半導(dǎo)體通道I下方。下部電極102及上部電極可用作NAND串的源極/漏極電極。
實(shí)施例II在第二實(shí)施例中，NAND串的源極/漏極電極可兩個(gè)皆形成于半導(dǎo)體通道I上方且通道I具有U形管形狀，例如，如圖3及4中所示。在這些實(shí)施例中，可選主體接觸電極(如下文將描述)可安置于基板100上或基板100中以自下方提供與半導(dǎo)體通道I的連接部分的主體接觸。如本文中所使用，“U形管”形狀是經(jīng)配置而類似于英文字母“U”的側(cè)視剖面形狀。此形狀具有實(shí)質(zhì)上彼此平行且實(shí)質(zhì)上垂直于基板100的主要表面IOOa延伸的兩個(gè)段(本文中稱為“翼部分”)。所述兩個(gè)翼部分通過實(shí)質(zhì)上垂直于前兩個(gè)段且實(shí)質(zhì)上平行于表面IOOa延伸的連接段或部分而彼此連接。三個(gè)段中的每一個(gè)可具有筆直形狀(例如，矩形側(cè)視剖面形狀)或稍微彎曲形狀(例如，以打底構(gòu)形的曲率升高及下降)。術(shù)語“實(shí)質(zhì)上平行”包含確切平行段和自確切平行配置偏離20度或更少的段。術(shù)語“實(shí)質(zhì)上垂直”包含確切垂直段和自確切垂直配置偏離20度或更少的段?？墒褂萌魏嗡谕姆椒▉硇纬删哂蠻形管形狀的半導(dǎo)體通道I例如，圖14至21圖解說明根據(jù)本發(fā)明的第二實(shí)施例制造具有U形管形狀半導(dǎo)體通道的NAND串的方法。圖14中所示的基板100可包括半導(dǎo)體基板，其視情況含有嵌入式導(dǎo)體及/或各種半導(dǎo)體器件?？蛇x擇地，基板100可包括絕緣或半導(dǎo)體層，其視情況含有嵌入式導(dǎo)體。首先，可在基板100中及/或基板100上方形成犧牲特征89，此是在于至少一個(gè)犧牲特征89上方形成第一材料和第二材料的交替層堆疊120的步驟之前。犧牲特征89可由任意適合犧牲材料形成，諸如有機(jī)材料、氮化硅、鎢等，與堆疊120中及所述NAND串中的其他材料相比，可選擇性地蝕刻所述犧牲材料。特征89可具有類似于如下文將描述的U形的連接段的所期望形狀的任意適合形狀。絕緣保護(hù)層108可形成于犧牲特征89與堆疊120之間。例如，若特征89包括氮化硅，則層108可包括氧化硅。此外，至少兩個(gè)開口 81及82接著形成于堆疊120中，從而導(dǎo)致圖14A中所示的結(jié)構(gòu)。圖14B示出沿圖14A中的線X-X’的俯視剖視圖。圖14C示出沿圖14C中的線Z-Z’的俯視剖視圖。圖14A是沿圖14B及14C中的線Y-V的側(cè)視剖視圖。開口 81及82形成于犧牲特征89上面，如圖14A至14C中所圖解說明。在某些實(shí)施例中，當(dāng)自上面觀看時(shí)，所述半導(dǎo)體通道具有兩個(gè)圓的剖面，如圖14B中所示。較佳地，將保護(hù)層108用作用于開口 81、82的蝕刻的停止位，以使得層108的頂部形成開口 81、82的底部表面。接著，可使用上文在第一實(shí)施例中描述且在圖5至13中圖解說明的相同或類似方法來在開口 81、82中形成所述NAND串的阻擋電介質(zhì)7及多個(gè)離散電荷儲(chǔ)存段9，從而導(dǎo)致圖15中所示的結(jié)構(gòu)。翻至圖16，接著，移除至少一個(gè)犧牲特征89以形成其中定位特征89的空心區(qū)83?？招膮^(qū)83實(shí)質(zhì)上平行于基板100的主要表面IOOa延伸且連接至少兩個(gè)開口 81及82，從而形成空心U形管空間80?？赏ㄟ^進(jìn)一步蝕刻開口 82 (例如，通過各向異性蝕刻)來形成空心區(qū)83，以使得這些開口延伸穿過保護(hù)層108以暴露犧牲特征89。接著，使用選擇性濕式或干式蝕刻來選擇性地蝕刻犧牲特征89材料，其在實(shí)質(zhì)上不蝕刻材料122、阻擋電介質(zhì)7及電荷儲(chǔ)存段9的情況下選擇性地移除所述犧牲特征材料。接下來，穿隧電介質(zhì)11及在穿隧電介質(zhì)11上方的半導(dǎo)體通道I可形成于空心U形管空間80中。在某些實(shí)施例中，在空心U形管空間80的側(cè)壁上形成半導(dǎo)體通道I的步驟可采用半導(dǎo)體通道材料完全填充空心U形管空間80，如圖4中所示?？蛇x擇地，在空心U形管空間80中形成半導(dǎo)體通道I的步驟在空心U形管空間80的側(cè)壁上而不是在空心U形管空間80的中心部分中形成半導(dǎo)體通道材料，以使得所述半導(dǎo)體通道材料不完全填充空心U形管空間80。在這些實(shí)施例中，接著，絕緣填充材料2形成于半導(dǎo)體通道I的中心部分中以·完全填充空心U形管空間80，從而導(dǎo)致圖17中所示(圖3中亦示出)的結(jié)構(gòu)。半導(dǎo)體通道I實(shí)質(zhì)上采用空心U形管空間80的形狀，空心U形管空間80包含第一垂直延伸開口 81和第二垂直延伸開口 82以及水平延伸空間83。此外，接著，蝕刻堆疊120以形成軌道形柵極切口，其接著由絕緣材料185 (諸如，氧化硅等)填充以將環(huán)繞半導(dǎo)體通道I的兩個(gè)翼部分的控制柵極電極3彼此電隔離，從而導(dǎo)致圖18A (透視圖)及18B (沿圖18A中的線Y-V的側(cè)視剖視圖)中所示的器件。源極電極或漏極電極可經(jīng)形成以接觸半導(dǎo)體通道I的定位于第一開口 81中的翼部分且另一漏極或源極電極接觸半導(dǎo)體通道I的定位于第二開口 82中的另一翼部分。在某些實(shí)施例中，所述漏極電極透過漏極選擇晶體管203a (亦稱為SGO器件)連接至所述NAND串通道且所述源極電極透過源極選擇晶體管203b (亦稱為SGS器件)連接至所述NAND串通道的另一側(cè)。這些選擇晶體管可在柵極切割之前形成于半導(dǎo)體通道I中每一翼la、lb上，從而導(dǎo)致圖19中所示的結(jié)構(gòu)。隨后，可接著執(zhí)行所述柵極切割步驟以在與分離環(huán)繞半導(dǎo)體通道I的兩個(gè)翼部分的控制柵極電極3的步驟相同的步驟中將選擇晶體管203a及203b彼此分離，從而導(dǎo)致圖20A (透視圖)及20B (沿圖20B中的線Y-Y’的剖視圖)中所示的結(jié)構(gòu)。接下來，在相鄰NAND串的選擇晶體管之間，諸如在如圖21中所示的相鄰串的相鄰S⑶器件203a之間，進(jìn)行切割。最后，絕緣材料187 (諸如，氧化硅等)形成于選擇晶體管之間的切口中，從而導(dǎo)致如圖21中所示的NAND串180的陣列。實(shí)施例III在第三實(shí)施例中，除圖3至4及圖17至21中所示的U形管形狀以外，半導(dǎo)體通道I還可具有“小”U形側(cè)視剖面，如圖22A (透視圖)及22B (沿圖22A中的線Y-Y’的剖視圖)中所示。在第二實(shí)施例中，所述U形管形狀的每一翼la、lb形成于單獨(dú)開口 81、82中。在本第三實(shí)施例中，所述“小” U形的兩個(gè)翼形成于同一開口中。特定而言，如圖22A及22B中所示，U形半導(dǎo)體通道I的兩個(gè)翼部分Iw及l(fā)w’形成于同一開口 81中。翼部分實(shí)質(zhì)上垂直于基板100的主要表面IOOa延伸且由開口 81的底部處的連接部分lw”連接。所述連接部分實(shí)質(zhì)上平行于基板100的主要表面IOOa延伸。如圖22A中所示，在每一開口 81中形成多個(gè)U形NAND串。例如，如圖22A中所示，每一開口 81中的第一 NAND串180a包含翼Iw及l(fā)w’。每一開口中的第二 NAND串180b包含翼Ix及l(fā)x’等。所述NAND串可配置成一柵格形陣列，其包含沿第一水平“Z”方向(亦即，平行于基板100的主要表面100a)配置于每一細(xì)長溝槽形開口 81中的一組串180a、180b以及沿第二水平“X”方向(亦即，平行于主要表面IOOa且垂直于Z方向)在每相鄰開口 81中的第二組串180a、180b。圖23-27圖解說明根據(jù)本發(fā)明的第三實(shí)施例制造帶有具有圖22A-B中所示的 “小” U形側(cè)視剖面的半導(dǎo)體通道的NAND串的方法。在這些實(shí)施例中，連接特征lw”可形成于基板100中及/或基板100上方，此是在于連接特征lw”上方形成第一材料和第二材料的交替層堆疊120的步驟之前。連接特征lw”可為形成于基板100中或基板100上方的半導(dǎo)體或?qū)w區(qū)。例如，連接特征lw”可包括由保護(hù)絕緣層IOOb包封且嵌入于半導(dǎo)電層IOOa中的半導(dǎo)體或?qū)w區(qū)，如圖22B中所示。特征lw”可通過霧狀花紋(damascene)工藝而形成于層IOOa的溝槽(trench)中。可選擇地，可通過以光刻(lithographically)圖案化導(dǎo)電或半導(dǎo)體層以形成特征lw”來形成特征lw”,后面是在特征lw”周圍形成絕緣層IOOb及半導(dǎo)電層100a。此外，接著在堆疊120中形成至少一個(gè)開口 81，從而導(dǎo)致圖23A (透視圖)及23B(沿圖23A的線Y-Y’的剖視圖)中所示的結(jié)構(gòu)。在此非限制性實(shí)例中，開口 81具有如圖23A中所示的正方形或矩形俯視剖面。然而，若期望，則可使用其他形狀，例如，圓形?？蛇x主體接觸電極102可提供于基板100中或基板100上方以自下方接觸連接部分特征lw”。接著，可使用上文相對(duì)于第一實(shí)施例及圖5至13所描述的方法來形成阻擋電介質(zhì)7及多個(gè)離散電荷儲(chǔ)存段9及穿隧電介質(zhì)層11，從而導(dǎo)致圖24A及24B中所示的結(jié)構(gòu)。接下來,接著(例如,通過各向異性蝕刻)蝕刻穿隧電介質(zhì)層11的定位于至少一個(gè)開口 81的底部的底部部分和定位于穿隧電介質(zhì)層11的底部部分下方的絕緣保護(hù)層108以暴露開口 81的半導(dǎo)體連接特征lw”，從而導(dǎo)致圖25B中所示出的結(jié)構(gòu)。在同一蝕刻步驟期間亦自所述堆疊的頂部移除穿隧電介質(zhì)層U。穿隧電介質(zhì)層11保持于類似于一側(cè)壁間隔件的開口的側(cè)壁上。接著，半導(dǎo)體通道材料可使用上文所描述的方法而形成于開口 81中。類似地，半導(dǎo)體通道材料可完全或部分地填充開口 81。接著，蝕刻所述半導(dǎo)體通道材料的中間部分以形成U形半導(dǎo)體通道I的兩個(gè)翼部分Iw及l(fā)w’，從而導(dǎo)致圖22A-B中所示的結(jié)構(gòu)。如圖22B中所示，U形半導(dǎo)體通道I的兩個(gè)翼部分Iw及l(fā)w’由實(shí)質(zhì)上平行于基板100的主要表面延伸的連接部分lw”(即，連接特征lw”)電連接。可選擇地，可在通過留下填充開口 81的半導(dǎo)體材料的底部部分不被蝕刻而非在形成所述半導(dǎo)體材料的步驟之前將所述底部部分提供于所述堆疊下方且使其暴露來蝕刻所述半導(dǎo)體材料的中間部分的步驟期間形成連接半導(dǎo)體通道的兩個(gè)翼部分Iw及1 ’的連接特征lw”。接下來，絕緣填充物2形成于連接特征lw”上方及U形半導(dǎo)體通道I的兩個(gè)分離翼部分Iw及l(fā)w’之間，如圖26中所示。類似地，源極電極202i及漏極電極2022可形成于半導(dǎo)體通道I上方，如圖3及4中所示。選擇晶體管203a中的一個(gè)自上面接觸第一翼部分lw’且選擇晶體管203b中的另一個(gè)自上面接觸第二翼部分lw’，如圖26中所示。在某些實(shí)施例中，在蝕刻穿隧電介質(zhì)層11的定位于至少一個(gè)開口 81的底部上方的底部部分的步驟之前，屏蔽間隔件層14可形成于穿隧電介質(zhì)層11的定位于至少一個(gè)開口 81的側(cè)壁上的部分上方，以使得穿隧電介質(zhì)11的底部部分保持暴露，如圖27中所示。在這些實(shí)施例中，屏蔽間隔件層14保護(hù)穿隧電介質(zhì)11使其在蝕刻穿隧電介質(zhì)的底部部分及保護(hù)層108的步驟期間不被損壞?？稍谖g刻穿隧電介質(zhì)層11的底部部分及絕緣保護(hù)層108的步驟期間或之后移除屏蔽間隔件層14。間隔件層14可包括比層11的材料更不易被用以蝕刻層11的底部的蝕刻媒介蝕刻的任意材料。例如，若穿隧電介質(zhì)層11是氧化硅，則間隔件層14可為氮化硅?？赏ㄟ^典型的側(cè)壁間隔件 形成方法來形成所述間隔件層，諸如在開口 81的側(cè)壁及底部上形成層14且接著各向異性地蝕刻層14以僅留下層14的在所述開口的側(cè)壁上的層11上方的側(cè)壁間隔件部分，如圖27中所示。實(shí)施例IV在第四實(shí)施例中，通過使用前三個(gè)實(shí)施例的方法的替代方法來形成單片三維NAND串以形成相對(duì)薄的浮動(dòng)?xùn)艠O電荷儲(chǔ)存段9。此實(shí)施例的所得垂直NAND串亦包含具有筆直側(cè)壁及均勻厚度的穿隧電介質(zhì)11。相比之下，若電荷儲(chǔ)存段9凸出至開口 81中超過材料122或若材料122凸出至開口 81中超過段9，則前三個(gè)實(shí)施例的穿隧電介質(zhì)11可具有稍微彎曲偵_。此可造成穿隧電介質(zhì)的側(cè)壁的彎曲及穿隧電介質(zhì)11的厚度的變化，因?yàn)樗龃┧黼娊橘|(zhì)在開口 81中的凸出部周圍彎曲。在第四實(shí)施例的一個(gè)配置中，離散電荷儲(chǔ)存段9中的每一個(gè)可具有比同一器件層級(jí)中的相應(yīng)控制柵極電極3的高度矮的高度。例如，在NAND串280中，第一離散電荷儲(chǔ)存段9a可具有比第一控制柵極電極3a的高度矮的高度且第二離散電荷儲(chǔ)存段9b具有比第二控制柵極電極3b的高度短的高度，如圖28A中所示。術(shù)語“高度”意指垂直于基板100的主要表面IOOa的垂直方向。如下文將更詳細(xì)地描述，在第四實(shí)施例的另一配置中，第一離散電荷儲(chǔ)存段9中的每一個(gè)可具有比同一存儲(chǔ)器單元的相應(yīng)控制柵極電極3的高度大的高度。例如，在NAND串380中，第一離散電荷儲(chǔ)存段9a可具有比第一控制柵極電極3a的高度大或長的高度且第二離散電荷儲(chǔ)存段9b具有比第二控制柵極電極3b的高度大或長的高度，如圖28B中所示。出于清晰起見，自圖28A及28B省略選擇晶體管。圖29-34圖解說明根據(jù)本發(fā)明的實(shí)施例制造圖28A中所示的NAND串的方法。參考圖29A，導(dǎo)電或半導(dǎo)體控制柵極材料層131 (例如，131a、131b等)及犧牲材料層132 (例如，132a、132b等)的交替層堆疊130形成于定位于基板100上方的絕緣保護(hù)層108上方。所述犧牲材料可包括與所述導(dǎo)電或半導(dǎo)體控制柵極材料相比可選擇性地蝕刻的任何期望的材料。例如，在一個(gè)實(shí)施例中，當(dāng)控制柵極材料層131包括多晶硅或鎢控制柵極材料時(shí)，犧牲材料層132可包括氧化物，諸如氧化硅。接著，可蝕刻堆疊130以在堆疊130中形成至少一個(gè)開口 81。開口 81可延伸至基板100的主要表面IOOa或延伸至保護(hù)層108。圖29B示出沿圖29A的線X-X’的俯視剖視圖。接下來，可在至少一個(gè)開口 81的側(cè)壁上形成阻擋電介質(zhì)層7。在此后面是在至少一個(gè)開口 81中形成阻擋電介質(zhì)層7上的電荷儲(chǔ)存材料層9、電荷儲(chǔ)存材料層9上的穿隧電介質(zhì)層11、穿隧電介質(zhì)層11上的半導(dǎo)體通道層1，如圖30A及30B中所示。由于第四實(shí)施例的方法不形成凹入部62，因此開口 81具有筆直側(cè)壁。此導(dǎo)致具有筆直側(cè)壁及均勻厚度的穿隧電介質(zhì)層11。在某些實(shí)施例中，在至少一個(gè)開口 81中形成半導(dǎo)體通道層I的步驟不完全填充至少一個(gè)開口 81。在這些實(shí)施例中，接著在至少一個(gè)開口 81的中心部分中形成絕緣填充材料2以完全填充至少一個(gè)開口 81，從而導(dǎo)致圖30A(側(cè)視剖視圖)及30B (俯視剖視圖)中所示的結(jié)構(gòu)?？蛇x擇地，當(dāng)在至少一個(gè)開口 81中形成半導(dǎo)體通道層I的步驟采用半導(dǎo)體通道材料完全填充至少一個(gè)開口 81時(shí)，省略填充材料2。翻至圖31，另一絕緣層106接著形 成于堆疊130上方。接下來，可接著移除犧牲材料層132以暴露控制柵極材料層131之間(包含控制柵極材料層1311a及131b之間)的阻擋電介質(zhì)層7，從而導(dǎo)致如圖32A中所示的結(jié)構(gòu)。自堆疊130的背側(cè)而非透過開口 81移除犧牲材料層132。在某些實(shí)施例中，為打開至堆疊130背側(cè)的入口以用于移除犧牲材料層132，首先移除堆疊130的切口區(qū)域84。圖32B中示出根據(jù)非限制性實(shí)例的所得結(jié)構(gòu)的俯視圖?？赏ㄟ^光刻法形成屏蔽來形成切口區(qū)域84，后面是蝕刻未經(jīng)屏蔽的切口區(qū)域。此外，接著可使用第一材料層131作為屏蔽來蝕刻阻擋電介質(zhì)層7及電荷儲(chǔ)存材料層9以形成多個(gè)單獨(dú)離散電荷儲(chǔ)存段9a、9b等及單獨(dú)離散阻擋電介質(zhì)段7a、7b等。在某些實(shí)施例中，蝕刻阻擋電介質(zhì)層7及離散電荷儲(chǔ)存材料層9的步驟底切(undercut)阻擋電介質(zhì)層7及離散電荷儲(chǔ)存材料層9，以使得離散電荷儲(chǔ)存段7a、7b以及阻擋電介質(zhì)段9A及9B分別短于第一材料層131a及132a的厚度(亦即，垂直尺寸)(亦即，相應(yīng)器件層級(jí)中的控制柵極的厚度)，從而導(dǎo)致如圖33中所示的結(jié)構(gòu)。接著，絕緣填充材料33可形成于第一材料層131之間、阻擋電介質(zhì)段7之間及離散電荷儲(chǔ)存段9之間，從而導(dǎo)致圖34中所示的垂直NAND串。類似地，上部電極202可形成于半導(dǎo)體通道I上方，從而導(dǎo)致圖28A中所示的結(jié)構(gòu)。在這些實(shí)施例中，在于基板100上方形成堆疊130的步驟之前，可將下部電極102提供于半導(dǎo)體通道I下方。下部電極102及上部電極202可用作NAND串的源極/漏極電極。出于清晰起見，圖28A中未示出選擇晶體管。這些晶體管可定位于圖28A中所示的線性NAND串的頂部及底部處或第二和第三實(shí)施例的可通過此第四實(shí)施例的背側(cè)蝕刻方法而制造的U形NAND串的頂部處。如圖28A中所示，所得NAND串280可包括基板100上方的多個(gè)器件層級(jí)。器件層級(jí)中的每一個(gè)包括相應(yīng)控制柵極3、相鄰于相應(yīng)控制柵極3的相應(yīng)阻擋電介質(zhì)段7、相鄰于相應(yīng)阻擋電介質(zhì)段7的相應(yīng)離散電荷儲(chǔ)存段9、相鄰于相應(yīng)離散電荷儲(chǔ)存段9的穿隧電介質(zhì)層11的相應(yīng)部分及通道層I的相應(yīng)部分。如上文所解釋，在每相應(yīng)器件層級(jí)中，離散電荷儲(chǔ)存段9具有比控制浮動(dòng)?xùn)艠O材料電極3的高度短的高度。所述單片三維NAND串可進(jìn)一步包括自上面接觸半導(dǎo)體通道I的源極電極或漏極電極202中的一個(gè)和自下方接觸所述半導(dǎo)體通道的源極電極或漏極電極102中的另一個(gè)。圖35-42圖解說明根據(jù)本發(fā)明的第四實(shí)施例的另一方面制造圖28B中所示的NAND串380的方法。參考圖35A及35B，第一犧牲材料141 (例如，141a、141b等)和第二犧牲材料142(例如，142a、142b等)的交替層堆疊140形成于定位于基板100上方的底部犧牲層408上方。層141、142及408的犧牲材料可為任何所期望的材料，以使得與第二犧牲材料142相比可選擇性地蝕刻第一犧牲材料141及底部犧牲材料408。例如，在一個(gè)實(shí)施例中，當(dāng)?shù)诙奚牧?42包括氮化物(例如，氮化硅)時(shí)，第一犧牲材料141及底部犧牲材料408可包括氧化物(例如，氧化硅)。在另一實(shí)施例中，當(dāng)?shù)诙奚牧?42包括經(jīng)摻雜的多晶硅時(shí)，第一犧牲材料141及底部犧牲材料408可包括未經(jīng)摻雜的多晶硅。接著，可蝕刻堆疊140以在堆疊140中形成至少一個(gè)開口 81。接下來，如圖36A及36B中所示，在至少一個(gè)開口 81的側(cè)壁上形成離散電荷儲(chǔ)存材料層9，后面是在至少一個(gè)開口 81中形成電荷儲(chǔ)存材料層9上的穿隧電介質(zhì)層11及穿隧電介質(zhì)層11上的半導(dǎo)體通道層I。在第四實(shí)施例的此方面中，在至少一個(gè)開口 81中形成半導(dǎo)體通道層I的步驟不完全填充至少一個(gè)開口 81。在這些實(shí)施例中，接著，在至少一個(gè)開口81的中心部分中形成絕緣填充材料2以完全填充至少一個(gè)開口 81，從而導(dǎo)致圖36A (側(cè)視剖視圖)及36B (沿圖36A中的線X-X’的俯視剖視圖)中所示的結(jié)構(gòu)?？蛇x擇地，當(dāng)在至少一個(gè)開口 81中形成半導(dǎo)體通道層I的步驟采用半導(dǎo)體通道材料完全填充至少一個(gè)開口 81時(shí)，省略填充材料2。·
翻至圖37，接著，在堆疊140上方形成絕緣層406。接下來，可接著在不移除第一材料層141的情況下選擇性地移除第二犧牲材料層142及底部犧牲材料408，從而導(dǎo)致圖38A中所示的結(jié)構(gòu)。類似地，可在選擇性地移除第二犧牲材料層142以打開至堆疊140的背側(cè)的入口的步驟之前移除圖38B中所示的穿過堆疊140的切口區(qū)域自94。圖38A (側(cè)視剖視圖)及38B (沿圖38A中的線X-X’的俯視剖視圖)中示出根據(jù)非限制性實(shí)例的所得結(jié)構(gòu)。接下來，可接著使用第一犧牲材料層141作為屏蔽來蝕刻電荷儲(chǔ)存材料層9以形成多個(gè)單獨(dú)離散電荷儲(chǔ)存段(諸如，9a及9b等)，從而導(dǎo)致圖39中所示的結(jié)構(gòu)。在某些實(shí)施例中，可在形成電荷儲(chǔ)存材料層9的步驟之前在至少一個(gè)開口 81的側(cè)壁上形成可選蝕刻停止層(未示出)。在這些實(shí)施例中，在使用第一犧牲材料層141作為屏蔽來蝕刻電荷儲(chǔ)存材料層9的步驟之前，使用第一材料層141作為屏蔽來蝕刻所述可選蝕刻停止層以暴露電荷儲(chǔ)存材料層9的一側(cè)的在第一材料層141之間的部分。翻至圖40，絕緣材料143 (例如，層143a、143b等)形成于第一材料層141之間以透過背側(cè)自切口區(qū)域區(qū)94形成絕緣材料層143和第一材料層141的交替層。接著，自切口區(qū)94蝕刻出隔離層材料。底部絕緣層418亦可在同一步驟中形成于堆疊140與基板100之間，從而填充最初由圖36A中所示的底部犧牲層408占據(jù)的空間。此外，接著可使用絕緣材料143作為屏蔽來選擇性地移除第一材料層141以暴露離散電荷儲(chǔ)存段9的側(cè)壁。此后面是在離散電荷儲(chǔ)存段9的側(cè)壁上且在絕緣材料層143的暴露于先前由絕緣材料層143之間的層141占據(jù)的空間中的表面上形成阻擋電介質(zhì)7，從而導(dǎo)致圖41中所示的結(jié)構(gòu)。阻擋電介質(zhì)7具有「反向」蛤形狀，其中所述蛤形狀的打開側(cè)面向遠(yuǎn)離開口 81而非朝向開口 81處。接著，可在絕緣材料層143之間的蛤形阻擋電介質(zhì)7中的空的空間中形成控制柵極3，從而導(dǎo)致圖42中所示的結(jié)構(gòu)。例如，可通過在蛤形阻擋電介質(zhì)7及切口區(qū)94中的空的空間中沉積導(dǎo)體(例如，通過CVD沉積鎢)來形成經(jīng)隔離的控制柵極3，后面是隨后蝕刻出定位于切口區(qū)94中的導(dǎo)體的部分。上部電極202可形成于半導(dǎo)體通道I上方，從而導(dǎo)致圖28B中所示的結(jié)構(gòu)。在這些實(shí)施例中，在于基板100上方形成堆疊140的步驟之前，可將下部電極102提供于半導(dǎo)體通道I下方。下部電極102及上部電極202可用作NAND串的源極/漏極電極。如上文相對(duì)于圖28A所描述，出于清晰起見，圖28B中未示出選擇晶體管。如圖28B中所示，所得NAND串380可包括基板100上方的多個(gè)器件層級(jí)。器件層級(jí)中的每一個(gè)包括相應(yīng)控制柵極3、相鄰于相應(yīng)控制柵極3的相應(yīng)阻擋電介質(zhì)段7、相鄰于相應(yīng)阻擋電介質(zhì)段7的相應(yīng)離散電荷儲(chǔ)存段9、相鄰于相應(yīng)離散電荷儲(chǔ)存段9的穿隧電介質(zhì)層11的相應(yīng)部分及通道層I的相應(yīng)部分。NAND串的阻擋電介質(zhì)段7中的每一個(gè)的至少一部分具有蛤形狀且NAND串的多個(gè)控制柵極電極3中的每一個(gè)至少部分地定位于相應(yīng)阻擋電介質(zhì)段7的蛤形部分中的開口中。在某些實(shí)施例中，在每相應(yīng)器件層級(jí)中，離散電荷儲(chǔ)存段9具有比控制柵極電極3的高度大的高度，因?yàn)殡姾蓛?chǔ)存段9具有與反向(reverse)蛤形阻擋電介質(zhì)7相同的高度，而控制柵極電極3定位于反向蛤形阻擋電介質(zhì)7內(nèi)部。所述單片三維NAND串可進(jìn)一步包括自上面接觸半導(dǎo)體通道I的源極電極或漏極電極202中的一個(gè)和自下方接觸所述半導(dǎo)體通道的源極電極或漏極電極102中的另一個(gè)。 可選擇地，可形成空心U形管空間(未示出)而不是圖29A和35A中所示的開口 81以外。在這些替代實(shí)施例中，半導(dǎo)體通I實(shí)質(zhì)上采用空心U形管空間的形狀，而非具有柱形狀(如圖28A和28B中所示)。在這些替代實(shí)施例中，可將兩個(gè)上部電極用作NAND串的自上面接觸半導(dǎo)體通道的源極/漏極電極，其中可選下部電極接觸半導(dǎo)體通道的底部部分作為主體接觸,如圖3、4及22B中所示。實(shí)施例V在第五實(shí)施例中，將至少第一導(dǎo)電或半導(dǎo)體(例如，重?fù)诫s的半導(dǎo)體)屏蔽翼定位于第一離散電荷儲(chǔ)存段與第二離散電荷儲(chǔ)存段之間。所述屏蔽翼透過分離每一單元與定位于上面或下方的相鄰單元的絕緣材料來減少每一垂直NAND串中的相鄰單元之間的寄生耦
口 ο例如，如圖43中所示，將屏蔽翼12a定位于定位于器件層級(jí)A中的電荷儲(chǔ)存段9a與定位于NAND串480的器件層級(jí)B中的電荷儲(chǔ)存段9b之間。器件層級(jí)B定位于基板(出于清晰起見，圖43中未示出)的主要表面上方及器件屠級(jí)A下方。屏蔽翼12a被定位成與同一器件層級(jí)(亦即，器件層級(jí)A)中的控制柵極電極3a電接觸。翼12a可包括定位于相鄰、垂直分離的單元之間且凸出至電荷儲(chǔ)存段9之間的空間(例如，開口 81)中的導(dǎo)電或半導(dǎo)體層的一部分。翼12可包括任意導(dǎo)電材料(諸如，金屬或金屬合金(例如，鎢、氮化鈦、硅化鈦等))或半導(dǎo)體材料(諸如，重?fù)诫s的多晶硅)。在這些實(shí)施例中，多個(gè)阻擋電介質(zhì)段7中的每一個(gè)的至少一部分具有蛤形狀且多個(gè)離散電荷儲(chǔ)存段9中的每一個(gè)至少部分地定位于相應(yīng)蛤形阻擋電介質(zhì)段7中的開口中。圖44-48圖解說明根據(jù)本發(fā)明的第五實(shí)施例制造圖43中所示的NAND串480的方法。首先，在基板(出于清晰起見，未示出)上方形成使第一層151和第二層152交替的堆疊150。第一層151 (例如，器件層級(jí)A中的151a及器件層級(jí)B中的151b)包括導(dǎo)電或半導(dǎo)體控制柵極材料，諸如，重?fù)诫s的多晶硅。第二層152 (例如，器件層級(jí)A中的152a及器件層級(jí)B中的152b)包括絕緣子層153 (例如，器件層級(jí)A中的153a及器件層級(jí)B中的153b)(諸如，氧化硅)及不同于子層153的材料(諸如，氮化硅)的第一犧牲子層154 (例如，器件層級(jí)A中的154a及器件層級(jí)B中的154b)。如在之前實(shí)施例中，接著蝕刻堆疊150以在所述堆疊中形成至少一個(gè)開口 81，從而導(dǎo)致圖44中所示的結(jié)構(gòu)。此外，如圖45中所示，接著在開口 81中和第一凹入部62中形成阻擋電介質(zhì)7，且使用先前實(shí)施例中所描述的方法在第一凹入部62中阻擋電介質(zhì)7上方形成彼此分離的多個(gè)離散電荷儲(chǔ)存段90在第一凹入部62中形成阻擋電介質(zhì)7的步驟包括在第一凹入部62中形成多個(gè)蛤形阻擋電介質(zhì)段7，且形成多個(gè)離散電荷儲(chǔ)存段9的步驟包括在多個(gè)蛤形阻擋電介質(zhì)段7中的相應(yīng)的一個(gè)中的開口內(nèi)部形成多個(gè)離散電荷儲(chǔ)存段9中的每一個(gè)。接下來，可接著在離散電荷儲(chǔ)存段9的暴露于至少一個(gè)開口 81中的側(cè)壁上方形成穿隧電介質(zhì)11，后面是使用上文所描述的方法在至少一個(gè)開口 81中形成半導(dǎo)體通道I。在某些實(shí)施例中，在至少一個(gè)開口 81中形成半導(dǎo)體通道I的步驟在至少一個(gè)開口 81的側(cè)壁土而不是在至少一個(gè)開口 81的中心部分中形成半導(dǎo)體通道 材料1，以使得半導(dǎo)體通道材料I不完全填充至少一個(gè)開口 81。至少一個(gè)開口 81的中心部分中的絕緣填充材料2用以完全填充至少一個(gè)開口 81，從而導(dǎo)致圖46中所示的結(jié)構(gòu)。另一選擇下，半導(dǎo)體通道材料I采用半導(dǎo)體通道材料使至少一個(gè)開口 81完全填充(未示出)。接下來，接著使用先前實(shí)施例(例如，如圖32B中所示)中所描述的方法來蝕刻堆疊150的切口區(qū)域(出于清晰起見，未示出)以暴露堆疊150的背側(cè)。此后面是移除第一犧牲子層154以透過所述切口區(qū)域自所述堆疊的背側(cè)形成第二凹入部64 (例如，器件層級(jí)A中的凹入部64a及器件層級(jí)B中的凹入部64b)，從而導(dǎo)致圖47中所示的結(jié)構(gòu)。例如，若犧牲子層154包括氮化硅，則可通過選擇性濕式蝕刻來移除這些子層，與多晶硅及氧化硅相比，其選擇性地蝕刻氮化硅。接著，在第二凹入部64中形成彼此分離的多個(gè)導(dǎo)電或半導(dǎo)體屏蔽翼12，從而導(dǎo)致圖43中所顯示的結(jié)構(gòu)。翼12可包括透過切口區(qū)提供的ALD或CVD沉積的鎢層。在透過切口區(qū)沉積翼12之后，可蝕刻出切口區(qū)。在上文的非限制性實(shí)例中，每第一犧牲子層154定位于每第二層152中的絕緣子層153上面。例如，器件層級(jí)A中的第一犧牲子層154a定位于器件層級(jí)A中的絕緣子層153a上面，且器件層級(jí)B中的第一犧牲子層154b定位于器件層級(jí)B中的絕緣子層153b上方。因此，在每一記憶體單元中，翼12定位于每相應(yīng)子層153上面及每相應(yīng)控制柵極3下方?？蛇x擇地，在每第二層152中，第一犧牲子層154可定位于絕緣子層153下方而非上面。在此配置中，在每一存儲(chǔ)器單元中，翼12定位于每相應(yīng)子層153下方及每相應(yīng)控制柵極3下方，如圖48中所示。在此配置中，翼12a緣與下一單元的柵極3b電接觸?？蛇x擇地，翼12a可被認(rèn)為是層級(jí)B中的單元的部分，因?yàn)樵撘磉B接至層級(jí)B中的控制柵極。在圖43及48中，多個(gè)屏蔽翼12中的每一個(gè)定位于多個(gè)離散電荷儲(chǔ)存段9中的相鄰兩個(gè)之間。例如，屏蔽翼12a定位于離散電荷儲(chǔ)存段9a及9b之間。在另一配置中，NAND串含有每單元兩個(gè)屏蔽翼，如圖49中所示。例如，在層級(jí)B中的單元中，除與控制柵極3b接觸的第一屏蔽翼12b以外，每一單元進(jìn)一步包括被定位成與控制柵極電極3b電接觸的第二導(dǎo)電或半導(dǎo)體屏蔽翼13b (亦即，每一柵極接觸所述柵極上面的翼及所述浮動(dòng)?xùn)艠O材料下方的一翼)。翼13b實(shí)質(zhì)上平行于基板100的主要表面地且至少部分地在第一離散電荷儲(chǔ)存段9a與第二離散電荷儲(chǔ)存段9b之間延伸，如圖49中所示。換言之，替代圖43及48中的一個(gè)翼，可將兩個(gè)屏蔽翼(例如，屏蔽翼12a及屏蔽翼13b)定位于離散電荷儲(chǔ)存段9a及9b之間，如圖49中所示。定位于同一器件層級(jí)中的屏蔽翼通過第一層151 (亦即，這些實(shí)施例中的控制浮動(dòng)?xùn)艠O材料3)而彼此分離，而定位于相鄰器件層級(jí)中的屏蔽翼通過層級(jí)間絕緣層(例如，絕緣子層153)而彼此電隔離。例如，定位于器件層級(jí)A中的屏蔽翼12a及13a通過第一層151a (亦即，控制柵極3a)而彼此連接，而定位于器件層級(jí)A中的屏蔽翼12a和定位于器件層級(jí)B中的13b通過絕緣子層153a而彼此分離。圖50-51圖解說明根據(jù)本發(fā)明的實(shí)施例制造圖49中所示的NAND串的方法。參考圖50，堆疊150的第二犧牲層152進(jìn)一步包括第二犧牲子層155’其中絕緣子層153定位于第一犧牲層154下方和第二犧牲層155上面。此外，移除第一犧牲子層154a (以在器件層級(jí)A中形成第二凹入部64a)的步驟亦移除第二犧牲子層155a以使定位成緊鄰器件層級(jí)A下方的器件層級(jí)B中形成第三凹入部66b，從而導(dǎo)致圖51中所示的結(jié)構(gòu)。接著，在第二凹入部64和第三凹入部66中形成屏蔽翼12及13，從而導(dǎo)致圖49中所示出的結(jié)構(gòu)。類似地，可在半導(dǎo)體通道I上方形成上部電極(未示出)，而可在于基板100上方形 成堆疊150的步驟之前將下部電極(未示出)提供于半導(dǎo)體通道I下方。所述下部電極及所述上部電極可用作NAND串的源極/漏極電極。視情況，可將至少一個(gè)犧牲特征(未示出)提供于基板上方及堆疊150下方，以使得接著可在形成穿隧電介質(zhì)11的步驟之前移除所述至少一個(gè)犧牲特征以形成實(shí)質(zhì)上平行于所述基板的重要表面延伸的空心區(qū)，所述空心區(qū)連接所述堆疊中的至少一個(gè)開口及另一開口以形成空心U形管空間。在此實(shí)施例中，形成半導(dǎo)體通道I的步驟在所述空心U形管空間中形成半導(dǎo)體通道且采用所述空心U形管空間的形狀，如上文的實(shí)施例中所描述?？蛇x擇地，如圖52中所示，在NAND串580中，可在相同步驟中形成第一屏蔽翼12、第二屏蔽翼13及控制柵極電極3，以使得每第一屏蔽翼12包括相應(yīng)控制柵極電極3的下部部分且每第二屏蔽翼13包括相應(yīng)控制柵極電極3的上部部分。較佳地，在每一器件層級(jí)中的第一屏蔽翼12、第二屏蔽翼13及控制柵極電極3之間不存在可觀察到的界面。換言之，控制浮動(dòng)?xùn)艠O材料3中的每一個(gè)具有蛤形狀。例如，如固52中所示，可在一相同步驟中形成第一屏蔽翼12a、第二屏蔽翼13a及控制柵極電極3a，以使得第一屏蔽翼12a包括控制柵極電極3a的下部部分且第二屏蔽翼13a包括控制柵極電極3a的上部部分。在一相同步驟(較住地與層級(jí)A中的柵極及翼相同的步驟)中形成第一屏蔽翼12b、第二屏蔽翼13b及控制柵極電極3b，以使得第一屏蔽翼12b包括控制柵極電極3b的下部部分且第二屏蔽翼13b包括控制柵極電極3b的上部部分每第一屏蔽翼12至少部分地延伸于多個(gè)離散電荷儲(chǔ)存段9中的第一個(gè)與相鄰第二個(gè)之間且第二屏蔽翼13至少部分地延伸于多個(gè)離散電荷儲(chǔ)存段9中的第一個(gè)與相鄰第三個(gè)之間。例如，第一屏蔽翼12a至少部分地延伸于離散電荷儲(chǔ)存段9a和9b之間，而第二屏蔽翼13a至少部分地延伸于離散電荷儲(chǔ)存段9a與上部器件層級(jí)(未示出)的離散電荷儲(chǔ)存段之間。層級(jí)B中的第二屏蔽翼13b及層級(jí)A中的第一屏蔽翼12a兩個(gè)皆定位于離散電荷儲(chǔ)存段9a及9b之間。亦參考圖52，多個(gè)阻擋電介質(zhì)段7中的每一個(gè)的至少一部分至少部分地定位于相應(yīng)蛤形控制柵極電極3中的開口中，而在每一器件層級(jí)中，第一離散電荷儲(chǔ)存段9至少部分地安置于屏蔽翼12及13之間。例如，段或浮動(dòng)?xùn)艠O9a定位于翼12a及12b之間且相鄰于控制柵極3a的側(cè)。翼12、13及控制柵極3由任意適合的導(dǎo)電或重?fù)诫s的半導(dǎo)體材料制造，諸如，鎢或重?fù)诫s的多晶硅。圖53-57圖解說明根據(jù)本發(fā)明的第五實(shí)施例制造如圖52中所示的NAND串680的方法。參考圖53,在基板(未不出)上方形成第一層161和第二層162的交替層堆疊160。第一層161包括第一犧牲子層164、第二犧牲子層165和定位于第一犧牲子層164與第二犧牲子層165之間的第三犧牲子層163。接著，蝕刻堆疊160以形成至少一個(gè)開口 81，從而導(dǎo)致圖53中所示的結(jié)構(gòu)。接下來，選擇性地蝕刻第三犧牲子層163以形成第一凹入部61，如圖54中所示。接著，可使用上文所描述的方法在第一凹入部61中形成彼此分離的多個(gè)離散電荷儲(chǔ)存段9，從而導(dǎo)致圖55中所示的結(jié)構(gòu)。在某些實(shí)施例中，第二層162包括絕緣層，諸如氧化硅。第三犧牲子層163包括不同于第一犧牲子層164、第二犧牲子層165和第二層162的犧牲材料。在非限制性實(shí)例中，第一犧牲子層164和第二犧牲子層165可包括氮化硅，且第三犧牲子層163包括未經(jīng)摻雜·的多晶硅，而多個(gè)離散電荷儲(chǔ)存段9包括經(jīng)摻雜的多晶硅。接著，可使用上文在先前實(shí)施例中所描述的方法的類似方法來在離散電荷儲(chǔ)存段9的暴露于至少一個(gè)開口 81中的側(cè)壁上方形成穿隧電介質(zhì)11且在至少一個(gè)開口 81中的穿隧電介質(zhì)11上方形成半導(dǎo)體通道I。在某些實(shí)施例中，在至少一個(gè)開口中形成半導(dǎo)體通道I的步驟在至少一個(gè)開口 81的側(cè)壁上而不是在至少一個(gè)開口 81的中心部分中形成半導(dǎo)體通道材料，以使得半導(dǎo)體通道材料I不完全填充至少一個(gè)開口 81，且接著在至少一個(gè)開口81的中心部分中形成絕緣填充材料2以完全填充至少一個(gè)開口 81，從而導(dǎo)致圖56中所示的結(jié)構(gòu)?？蛇x擇地，在至少一個(gè)開口中形成半導(dǎo)體通道I的步驟采用半導(dǎo)體通道材料完全填充至少一個(gè)開口 81。在此替代實(shí)施例中，可省略絕緣填充材料2。接著，可蝕刻堆疊160以暴露堆疊160的背側(cè)，諸如透過類似于圖32B中所示的切口區(qū)的切口區(qū)。接著，此后面是透過所述切口區(qū)自所述堆疊的背側(cè)移除第一犧牲子層164、第二犧牲子層165和第三犧牲子層163以形成蛤形開口 86，以使得多個(gè)離散電荷儲(chǔ)存段9及穿隧電介質(zhì)11的部分暴露于層162間的蛤形開口 86中，如圖57中所示。接著，自背側(cè)在所述堆疊上形成阻擋電介質(zhì)層，以使得多個(gè)蛤形阻擋電介質(zhì)段7形成于蛤形開口 86中在多個(gè)離散電荷儲(chǔ)存段9周圍及上方。每一段7部分地填充相應(yīng)開口 86。接著，通過在由蛤形阻擋電介質(zhì)段7部分地填充的蛤形開口 86中形成多個(gè)蛤形控制柵極電極3來填充經(jīng)部分填充的開口，從而導(dǎo)致圖52中所示的結(jié)構(gòu)。在第五實(shí)施例的另一方面中，導(dǎo)電或半導(dǎo)體襯里(例如，15a)定位于圖58中所不的NAND串680的控制柵極電極(例如，3a)與阻擋電介質(zhì)段(例如，7a)之間。導(dǎo)電或半導(dǎo)體襯里15具有蛤形狀且包括通過連接部分連接的第一屏蔽翼12和第二屏蔽翼13，以使得第一離散電荷儲(chǔ)存段9至少部分地安置于屏蔽翼12及13之間且相鄰于所述連接部分。例如，如圖58中所示，第一屏蔽翼12a至少部分地延伸于多個(gè)離散電荷儲(chǔ)存段9中的第一段9a及相鄰第二段9b之間。第二屏蔽翼13a至少部分地延伸于多個(gè)離散電荷儲(chǔ)存段9中的第一段9a及相鄰第三段9c之間。來自相鄰存儲(chǔ)器單元/器件層級(jí)的兩個(gè)屏蔽翼(例如，12a及13b)定位于相鄰存儲(chǔ)器單元的離散電荷儲(chǔ)存段9a及9b之間?？稍诙鄠€(gè)器件層級(jí)中重復(fù)同一結(jié)構(gòu)。
類似于襯里15，多個(gè)阻擋電介質(zhì)段(例如，7a和7b)中的每一個(gè)可包括實(shí)質(zhì)上垂直于基板(未示出)的主要表面延伸的阻擋電介質(zhì)層7的蛤形部分。在這些實(shí)施例中，穿隧電介質(zhì)11具有實(shí)質(zhì)上筆直側(cè)壁及均勻厚度。圖59-63圖解說明根據(jù)本發(fā)明的實(shí)施例制造圖58中所示的NAND串580的方法。參考圖59,在基板(未不出)上方形成第一層171和第二層172的交替層堆疊170。第一層171包括導(dǎo)電或半導(dǎo)體控制浮動(dòng)?xùn)艠O材料材料而第二層172包括絕緣材料。接著，蝕刻堆疊170以形成至少一個(gè)開口 81，從而導(dǎo)致圖59中所示的結(jié)構(gòu)。接著，選擇性地蝕刻第一層171以形成第一凹入部67，從而導(dǎo)致圖60中所示的結(jié)構(gòu)。接著，通過ALD或CVD及隨后的各向異性蝕刻步驟透過開口 81在第一凹入部67中形成導(dǎo)電或半導(dǎo)體襯里15 (例如，重?fù)诫s的多晶硅)。導(dǎo)電或半導(dǎo)體襯里15具有蛤形狀，如圖61中所示。導(dǎo)電或半導(dǎo)體襯里15可包括與第一層171的材料(亦即，圖58中所示的控制柵極3的材料)相同或不同的材料?！そ酉聛恚陂_口 81中形成阻擋電介質(zhì)層7以部分地填充第一凹入部670阻擋電介質(zhì)層7形成于所述開口中在第二材料172的懸垂部分之間的蛤形襯里15中。在某些實(shí)施例中，阻擋電介質(zhì)7可為開口 81中在襯里15內(nèi)部且在第二材料172的部分外部延伸的氧化硅層。層7采用襯里15形狀且因此在每一器件層級(jí)中具有蛤形段。例如，一蛤形電介質(zhì)段7a定位于器件層級(jí)A中，且蛤形電介質(zhì)段7b定位于器件層級(jí)B中，如圖62中所示。接著，如先前實(shí)施例中所描述，彼此分離的離散電荷儲(chǔ)存段9可形成于第一凹入部67中在蛤形阻擋電介質(zhì)7中的開口中，從而導(dǎo)致圖63中所示的結(jié)構(gòu)。接著，可使用上文所描述的方法的類似方法來在離散電荷儲(chǔ)存段9的暴露于至少一個(gè)開口 81中的側(cè)壁上方形成穿隧電介質(zhì)11且在至少一個(gè)開口 81中的穿隧電介質(zhì)11上方形成半導(dǎo)體通道I。在某些實(shí)施例中，在至少一個(gè)開口中形成半導(dǎo)體通道I的步驟在至少一個(gè)開口 81的側(cè)壁上而不是在至少一個(gè)開口 81的中心部分中形成半導(dǎo)體通道材料，以使得半導(dǎo)體通道材料I不完全填充至少一個(gè)開口 81，且接著在至少一個(gè)開口 81的中心部分中形成絕緣填充材料2以完全填充至少一個(gè)開口 81，從而導(dǎo)致圖58所示的結(jié)構(gòu)?？蛇x擇地，在至少一個(gè)開口中形成半導(dǎo)體通道I的步驟采用半導(dǎo)體通道材料完全填充至少一個(gè)開口 81。在此替代實(shí)施例中，可省略絕緣填充材料2?？蛇x擇地，除形成具有圖44、50、53及59中所示的圓柱形、正方形或矩形形狀的單獨(dú)柱形開口 81以外，還可形成通過具有第二實(shí)施例的空心U形管形狀的空心連接區(qū)連接的兩個(gè)開口。在這些替代實(shí)施例中，半導(dǎo)體通道I實(shí)質(zhì)上采用空心U形管空間的形狀，而非具有柱形狀(如圖43、49及圖52及58中所示)。在這些替代實(shí)施例中，如圖3及4中所示,可將兩個(gè)上部電極用作NAND串的自上面接觸半導(dǎo)體通道的源極/漏極電極，其中可選下部電極接觸半導(dǎo)體通道的底部部分作為主體接觸。在上文所描述的實(shí)例中，當(dāng)自上面觀看時(shí)，半導(dǎo)體通道I及開口 81具有圓形或正方向俯視剖面。然而，可使用任何其他俯視剖面形狀，例如而不是限于橢圓形、三角形或多邊形，諸如正方形、矩形、五邊形、六邊形等。出于圖解說明及描述的目的，上文已對(duì)本發(fā)明的實(shí)施例進(jìn)行了描述。其并非意欲作為窮盡性說明或?qū)⒈景l(fā)明限制為所披露的精確形式，而是可依據(jù)上文的教導(dǎo)或可根據(jù)本發(fā)明的實(shí)踐而做出各種修改及變化。挑選及描述所述實(shí)施例旨在解釋本發(fā)明的原理且作為實(shí)際應(yīng)用，從而使本領(lǐng)域普 通技術(shù)人員能夠以適合于所涵蓋的特定應(yīng)用的各種實(shí)施例及各種修改來利用本發(fā)明。本發(fā)明的范圍意欲由所附的權(quán)利要求書的范圍及其等效形式來界定。
權(quán)利要求
1.一種制造單片三維NAND串的方法，其包括 在基板上形成第一材料和第二材料的交替層的堆疊，其中第一材料包括導(dǎo)電或半導(dǎo)體控制柵極材料，以及其中第二材料包括絕緣材料； 蝕刻所述堆疊以在所述堆疊中形成至少一個(gè)開口； 選擇性地蝕刻第一材料以在第一材料中形成第一凹入部； 在第一凹入部中形成阻擋電介質(zhì)； 在第一凹入部中所述阻擋電介質(zhì)上方形成彼此分離的多個(gè)離散電荷儲(chǔ)存段； 在所述離散電荷儲(chǔ)存段的暴露于所述至少一個(gè)開口中的側(cè)壁上方形成穿隧電介質(zhì)；以及 在所述至少一個(gè)開口中形成半導(dǎo)體通道。
2.如權(quán)利要求I所述的方法，其中當(dāng)自上面觀看時(shí)所述半導(dǎo)體通道具有圓形剖面。
3.如權(quán)利要求I所述的方法，其中在所述至少一個(gè)開口中形成所述半導(dǎo)體通道的步驟采用半導(dǎo)體通道材料完全填充所述至少一個(gè)開口。
4.如權(quán)利要求I所述的方法，其中在所述至少一個(gè)開口中形成所述半導(dǎo)體通道的步驟在所述至少一個(gè)開口的側(cè)壁上而不是在所述至少一個(gè)開口的中心部分中形成半導(dǎo)體通道材料，以使得所述半導(dǎo)體通道材料不完全填充所述至少一個(gè)開口。
5.如權(quán)利要求4所述的方法，其進(jìn)一步包括在所述至少一個(gè)開口的中心部分中形成絕緣填充材料以完全填充所述至少一個(gè)開口。
6.如權(quán)利要求I所述的方法，其進(jìn)一步包括在所述半導(dǎo)體通道上方形成上部電極。
7.如權(quán)利要求6所述的方法，其進(jìn)一步包括在形成所述交替層的堆疊之前，在所述半導(dǎo)體通道下方提供下部電極。
8.如權(quán)利要求I所述的方法，其中在所述至少一個(gè)開口中形成半導(dǎo)體通道的步驟包括 在所述至少一個(gè)開口中且在所述交替層的堆疊上方形成非晶半導(dǎo)體層； 在所述非晶半導(dǎo)體層上方形成成核促進(jìn)劑層； 使所述非晶半導(dǎo)體再結(jié)晶以形成多晶半導(dǎo)體層；以及 使用所述交替層的堆疊的頂部表面作為停止位來移除所述成核促進(jìn)劑層及所述多晶半導(dǎo)體層的上部部分。
9.如權(quán)利要求8所述的方法，其中所述成核促進(jìn)劑層包括Ge、Ni、Pd、Al或其組合中的至少之一。
10.如權(quán)利要求I所述的方法，其中所述多個(gè)離散電荷儲(chǔ)存段包括多個(gè)離散電荷儲(chǔ)存電介質(zhì)特征。
11.如權(quán)利要求I所述的方法，其中所述多個(gè)離散電荷儲(chǔ)存段包括多個(gè)浮動(dòng)?xùn)艠O。
12.如權(quán)利要求11所述的方法，其中形成所述多個(gè)離散電荷儲(chǔ)存段的步驟包括 在第一凹入部中在所述阻擋電介質(zhì)上方以及在所述至少一個(gè)開口的側(cè)壁上方形成浮動(dòng)?xùn)艠O層；以及 蝕刻所述浮動(dòng)?xùn)艠O層的外部部分以在所述凹入部中懸垂的第二材料層部分之間留下所述多個(gè)浮動(dòng)?xùn)艠O。
13.如權(quán)利要求12所述的方法，其中所述浮動(dòng)?xùn)艠O層包括半導(dǎo)體浮動(dòng)?xùn)艠O材料。
14.如權(quán)利要求13所述的方法，其中所述半導(dǎo)體浮動(dòng)?xùn)艠O材料包括多晶硅。
15.如權(quán)利要求13所述的方法，其中蝕刻所述浮動(dòng)?xùn)艠O層的外部部分的步驟包括 氧化所述浮動(dòng)?xùn)艠O層的外部部分；以及 選擇性地蝕刻所述浮動(dòng)?xùn)艠O層的所述經(jīng)氧化的外部部分，同時(shí)使所述浮動(dòng)?xùn)艠O層的未經(jīng)氧化的半導(dǎo)體內(nèi)部部分不被蝕刻。
16.如權(quán)利要求I所述的方法，其中形成所述多個(gè)離散電荷儲(chǔ)存段以以及形成穿隧電介質(zhì)的步驟包括 在第一凹入部中在所述阻擋電介質(zhì)上方以及在所述至少一個(gè)開口的側(cè)壁上方形成半導(dǎo)體層；以及 氧化所述半導(dǎo)體層的外部部分以形成所述穿隧電介質(zhì)，其中所述半導(dǎo)體層的未經(jīng)氧化的內(nèi)部部分在所述凹入部中在懸垂的第二材料層部分之間形成彼此分離的所述多個(gè)離散電荷儲(chǔ)存段。
17.如權(quán)利要求13所述的方法，其中蝕刻所述浮動(dòng)?xùn)艠O層的外部部分的步驟包括 將所述浮動(dòng)?xùn)艠O層的外部部分轉(zhuǎn)換成金屬硅化物；以及 選擇性地蝕刻所述浮動(dòng)?xùn)艠O層的金屬硅化物外部部分，同時(shí)使所述浮動(dòng)?xùn)艠O層的未經(jīng)硅化的半導(dǎo)體內(nèi)部部分不被蝕刻。
18.如權(quán)利要求17所述的方法，其中所述金屬硅化物是從由硅化鈦、硅化鈷、硅化鎳、硅化鑰或其組合組成的群組選擇的。
19.如權(quán)利要求I所述的方法，其中 在第一凹入部中形成所述阻擋電介質(zhì)的步驟包括在第一凹入部中在第二材料的懸垂部分之間形成多個(gè)蛤形阻擋電介質(zhì)段；以及 形成所述多個(gè)離散電荷儲(chǔ)存段的步驟包括在所述多個(gè)蛤形阻擋電介質(zhì)段中的相應(yīng)的一個(gè)中的開口內(nèi)部形成所述多個(gè)離散電荷儲(chǔ)存段中的每一個(gè)。
20.一種制造單片三維NAND串的方法，其包括 在基板上方形成至少一個(gè)犧牲特征； 在所述至少一個(gè)犧牲特征上方形成第一材料和第二材料的交替層的堆疊，其中第一材料包括導(dǎo)電或半導(dǎo)體控制柵極材料，并且其中第二材料包括絕緣材料； 蝕刻所述堆疊以在所述堆疊中形成至少兩個(gè)開口； 選擇性地蝕刻第一材料以在第一材料中形成第一凹入部，以使得第一凹入部中的至少某些第一凹入部暴露于第一開口中，并且至少某些額外第一凹入部暴露于第二開口中；在第一凹入部中形成阻擋電介質(zhì)； 在第一凹入部中在阻擋電介質(zhì)層上方形成彼此分離的多個(gè)離散電荷儲(chǔ)存段； 移除所述至少一個(gè)犧牲特征以形成實(shí)質(zhì)上平行于所述基板的主要表面延伸的空心區(qū)，所述空心區(qū)連接所述至少兩個(gè)開口以形成空心U形管空間，所述空心U形管空間包括由所述空心區(qū)連接的實(shí)質(zhì)上垂直于所述基板的主要表面延伸的第一開口和第二開口； 在所述多個(gè)離散電荷儲(chǔ)存段中的暴露于所述至少兩個(gè)開口中的側(cè)壁上方形成穿隧電介質(zhì)；以及 在所述空心U形管空間中形成半導(dǎo)體通道。
21.如權(quán)利要求20所述的方法，其中當(dāng)自上面觀看時(shí)所述半導(dǎo)體通道具有兩個(gè)圓圈的剖面。
22.如權(quán)利要求20所述的方法，其中在所述空心U形管空間的側(cè)壁上形成所述半導(dǎo)體通道的步驟采用所述半導(dǎo)體通道材料完全填充所述空心U形管空間。
23.如權(quán)利要求20所述的方法，其中在所述空心U形管空間中形成所述半導(dǎo)體通道的步驟在所述空心U形管空間的側(cè)壁上而不是在所述空心U形管空間的中心部分中形成半導(dǎo)體通道材料，以使得所述半導(dǎo)體通道材料不完全填充所述空心U形管空間。
24.如權(quán)利要求23所述的方法，其進(jìn)一步包括在所述半導(dǎo)體通道的中心部分中形成絕緣填充材料以完全填充所述空心U形管空間。
25.如權(quán)利要求20所述的方法，其進(jìn)一步包括形成接觸定位于第一開口中的所述半導(dǎo)體通道的源極電極以及形成接觸第二開口中的所述半導(dǎo)體通道的漏極電極。
26.如權(quán)利要求25所述的方法，其進(jìn)一步包括在所述交替層的堆疊下方提供主體接觸電極，其中所述主體接觸電極接觸所述半導(dǎo)體通道的定位于所述空心區(qū)中的一部分。
27.—種單片三維NAND串，其包括 半導(dǎo)體通道，所述半導(dǎo)體通道的至少一個(gè)端部部分實(shí)質(zhì)上垂直于基板的主要表面延伸； 多個(gè)控制柵極電極，其具有實(shí)質(zhì)上平行于所述基板的主要表面延伸的條帶形狀，其中所述多個(gè)控制柵極電極至少包括定位于第一器件層級(jí)中的第一控制柵極電極和定位于第二器件層級(jí)中的第二控制柵極電極，第二器件層級(jí)定位于所述基板的主要表面上方和第一器件層級(jí)下方； 阻擋電介質(zhì)，所述阻擋電介質(zhì)包括多個(gè)阻擋電介質(zhì)段，其中所述多個(gè)阻擋電介質(zhì)段中的每一個(gè)被定位成與所述多個(gè)控制柵極電極中的相應(yīng)的一個(gè)接觸，且其中所述多個(gè)阻擋電介質(zhì)段中的每一個(gè)的至少一部分具有蛤形狀； 多個(gè)離散電荷儲(chǔ)存段，其中所述多個(gè)離散電荷儲(chǔ)存段中的每一個(gè)至少部分地定位于相應(yīng)蛤形阻擋電介質(zhì)段中，并且其中所述多個(gè)離散電荷儲(chǔ)存段至少包括定位于第一器件層級(jí)中的第一離散電荷儲(chǔ)存段和定位于第二器件層級(jí)中的第二離散電荷儲(chǔ)存段；以及 穿隧電介質(zhì)，其定位于所述多個(gè)離散電荷儲(chǔ)存段中的每一個(gè)與所述半導(dǎo)體通道之間。
28.如權(quán)利要求27所述的單片三維NAND串，其中所述穿隧電介質(zhì)在接近所述多個(gè)離散電荷儲(chǔ)存段處具有不筆直側(cè)壁。
29.如權(quán)利要求27所述的單片三維NAND串，其中所述穿隧電介質(zhì)具有不均勻厚度。
30.如權(quán)利要求27所述的單片三維NAND串，其中所述多個(gè)離散電荷儲(chǔ)存段包括多個(gè)浮動(dòng)?xùn)艠O。
31.如權(quán)利要求27所述的單片三維NAND串，其中所述多個(gè)離散電荷儲(chǔ)存段包括多個(gè)離散電荷儲(chǔ)存電介質(zhì)特征。
32.如權(quán)利要求31所述的單片三維NAND串，其中 所述離散電荷儲(chǔ)存電介質(zhì)特征包括氮化硅；以及 所述阻擋電介質(zhì)段及所述穿隧電介質(zhì)包括氧化硅。
33.如權(quán)利要求27所述的單片三維NAND串，其中 所述半導(dǎo)體通道具有柱形狀；以及 所述整個(gè)柱形半導(dǎo)體通道實(shí)質(zhì)上垂直于所述基板的主要表面延伸。
34.如權(quán)利要求33所述的單片三維NAND串，其進(jìn)一步包括自上面接觸所述柱形半導(dǎo)體通道的源極電極或漏極電極中的一個(gè)和自下方接觸所述柱形半導(dǎo)體通道的源極電極或漏極電極中的另一個(gè)。
35.如權(quán)利要求27所述的單片三維NAND串，其中 所述半導(dǎo)體通道具有U形管形狀；以及 所述U形管形狀半導(dǎo)體通道 的兩個(gè)翼部分實(shí)質(zhì)上垂直于所述基板的主要表面延伸，且所述U形管形狀半導(dǎo)體通道的連接所述兩個(gè)翼部分的連接部分實(shí)質(zhì)上平行于所述基板的主要表面延伸。
36.如權(quán)利要求35所述的單片三維NAND串，其進(jìn)一步包括源極電極或漏極電極中的一個(gè)自上面接觸所述半導(dǎo)體通道的第一翼部分，而源極電極或漏極電極中的另一個(gè)自上面接觸所述半導(dǎo)體通道的第二翼部分。
37.如權(quán)利要求35所述的單片三維NAND串，其進(jìn)一步包括主體接觸電極，自下方接觸所述半導(dǎo)體通道的連接部分。
38.一種單片三維NAND串，其包括 半導(dǎo)體通道，其定位于基板上方，所述半導(dǎo)體通道具有U形側(cè)剖面，其中所述U形半導(dǎo)體通道的實(shí)質(zhì)上垂直于所述基板的主要表面延伸的兩個(gè)翼部分通過實(shí)質(zhì)上平行于所述基板的主要表面延伸的連接部分而連接； 絕緣填充物，其定位于所述連接部分上方且分離所述U形半導(dǎo)體通道的兩個(gè)翼部分； 多個(gè)控制柵極電極，其具有實(shí)質(zhì)上平行于所述基板的主要表面延伸的條帶形狀，其中所述多個(gè)控制柵極電極至少包括定位于第一器件層級(jí)中的第一控制柵極電極和定位于第二器件層級(jí)中的第二控制柵極電極，第二器件層級(jí)定位于所述基板上方和第一器件層級(jí)下方； 多個(gè)阻擋電介質(zhì)段，其中所述多個(gè)阻擋電介質(zhì)段中的每一個(gè)定位成與所述多個(gè)控制柵極電極中的相應(yīng)的一個(gè)接觸； 多個(gè)離散電荷儲(chǔ)存段；以及 穿隧電介質(zhì)，其定位于所述多個(gè)離散電荷儲(chǔ)存段與所述半導(dǎo)體通道之間。
39.如權(quán)利要求38所述的單片三維NAND串，其中所述多個(gè)阻擋電介質(zhì)段中的每一個(gè)的至少一部分具有蛤形狀，并且其中所述多個(gè)離散電荷儲(chǔ)存段中的每一個(gè)至少部分地定位于相應(yīng)蛤形阻擋電介質(zhì)段的開口中。
40.如權(quán)利要求38所述的單片三維NAND串，其中所述多個(gè)離散電荷儲(chǔ)存段包括多個(gè)浮動(dòng)?xùn)艠O。
41.如權(quán)利要求38所述的單片三維NAND串，其中所述多個(gè)離散電荷儲(chǔ)存段包括多個(gè)離散電荷儲(chǔ)存電介質(zhì)特征。
42.如權(quán)利要求41所述的單片三維NAND串，其中 所述多個(gè)離散電荷儲(chǔ)存電介質(zhì)特征中的每一個(gè)包括定位于所述相應(yīng)蛤形阻擋電介質(zhì)段中的氮化物特征；以及 所述阻擋電介質(zhì)段、氮化物特征及穿隧電介質(zhì)形成所述NAND串的氧化物-氮化物-氧化物離散電荷儲(chǔ)存結(jié)構(gòu)。
43.如權(quán)利要求38所述的單片三維NAND串，其進(jìn)一步包括源極電極或漏極電極中的一個(gè)自上面接觸所述半導(dǎo)體通道的第一翼部分以及源極電極或漏極電極中的另一個(gè)自上面接觸所述半導(dǎo)體通道的第二翼部分。
44.如權(quán)利要求43所述的單片三維NAND串，其進(jìn) 一步包括主體接觸電極，自下方接觸所述半導(dǎo)體通道的連接部分。
45.一種制造單片三維NAND串的方法，其包括 在基板的主要表面上方形成第一材料和第二材料的交替層的堆疊，其中第一材料包括導(dǎo)電或半導(dǎo)體控制柵極材料，并且其中第二材料包括絕緣材料； 蝕刻所述堆疊以在所述堆疊中形成至少一個(gè)開口； 選擇性地蝕刻第一材料以在第一材料中形成第一凹入部； 在第一凹入部中形成阻擋電介質(zhì)； 在第一凹入部中在阻擋電介質(zhì)層上方形成彼此分離的多個(gè)離散電荷儲(chǔ)存段； 在所述多個(gè)離散電荷儲(chǔ)存段的在所述至少一個(gè)開口中的側(cè)壁上方形成穿隧電介質(zhì)層； 在所述至少一個(gè)開口中形成半導(dǎo)體材料； 蝕刻所述半導(dǎo)體材料的中間部分以形成半導(dǎo)體通道的兩個(gè)翼部分，所述半導(dǎo)體通道的兩個(gè)翼部分實(shí)質(zhì)上垂直于所述基板的主要表面延伸；以及形成分離所述半導(dǎo)體通道的兩個(gè)翼部分的絕緣填充物。
46.如權(quán)利要求45所述的方法，其進(jìn)一步包括在所述半導(dǎo)體通道的第一翼部分上方形成源極電極或漏極電極中的一個(gè)以及在所述半導(dǎo)體通道的第二翼部分上方形成源極電極或漏極電極中的另一個(gè)。
47.如權(quán)利要求45所述的方法，其進(jìn)一步包括 在所述堆疊下方提供絕緣保護(hù)層； 在所述堆疊與所述絕緣保護(hù)層之間提供連接特征； 在所述至少一個(gè)開口中形成所述半導(dǎo)體材料之前，蝕刻所述穿隧電介質(zhì)層的定位于所述至少一個(gè)開口之底部上方的底部部分以暴露所述至少一個(gè)開口的底部中的所述連接特征； 其中所述連接特征實(shí)質(zhì)上平行于所述基板的主要表面延伸且自下方連接所述兩個(gè)翼部分。
48.如權(quán)利要求47所述的方法,其進(jìn)一步包括在所述連接特征下方提供主體接觸電極。
49.如權(quán)利要求47所述的方法，其進(jìn)一步包括 在所述穿隧電介質(zhì)層的定位于所述至少一個(gè)開口的側(cè)壁上的部分上方形成屏蔽間隔件層，以使得所述穿隧電介質(zhì)的底部部分保持暴露； 在蝕刻所述穿隧電介質(zhì)層的底部部分之后蝕刻所述絕緣保護(hù)層以暴露所述連接特征；以及 在所述蝕刻所述穿隧電介質(zhì)層的底部部分和所述絕緣保護(hù)層的步驟期間或之后移除所述屏蔽間隔件層。
50.如權(quán)利要求45所述的方法，其中所述多個(gè)離散電荷儲(chǔ)存段包括多個(gè)離散電荷儲(chǔ)存電介質(zhì)特征。
51.如權(quán)利要求50所述的方法，其中 所述多個(gè)離散電荷儲(chǔ)存電介質(zhì)特征包括多個(gè)氮化物特征；以及所述阻擋電介質(zhì)、所述多個(gè)氮化物特征中的相應(yīng)的一個(gè)及所述穿隧電介質(zhì)形成所述NAND串的氧化物-氮化物-氧化物離散電荷儲(chǔ)存結(jié)構(gòu)。
52.如權(quán)利要求45所述的方法，其中所述多個(gè)離散電荷儲(chǔ)存段包括多個(gè)浮動(dòng)?xùn)艠O。
53.如權(quán)利要求52所述的方法，其中形成所述多個(gè)離散電荷儲(chǔ)存段的步驟包括 在第一凹入部中所述阻擋電介質(zhì)上方且在所述至少一個(gè)開口的側(cè)壁上方形成浮動(dòng)?xùn)艠O層；以及 蝕刻所述浮動(dòng)?xùn)艠O層的外部部分以在所述凹入部中在懸垂的第二材料層部分之間留下所述多個(gè)浮動(dòng)?xùn)艠O。
54.如權(quán)利要求53所述的方法，其中所述浮動(dòng)?xùn)艠O層包括半導(dǎo)體浮動(dòng)?xùn)艠O材料。
55.如權(quán)利要求54所述的方法，其中所述半導(dǎo)體浮動(dòng)?xùn)艠O材料包括多晶硅。
56.如權(quán)利要求54所述的方法，其中蝕刻所述浮動(dòng)?xùn)艠O層的外部部分的所述步驟包括 氧化所述浮動(dòng)?xùn)艠O層的外部部分；以及 選擇性地蝕刻所述浮動(dòng)?xùn)艠O層的所述經(jīng)氧化的外部部分，同時(shí)使所述浮動(dòng)?xùn)艠O層的未經(jīng)氧化的半導(dǎo)體內(nèi)部部分不被蝕刻。
57.如權(quán)利要求54所述的方法，其中蝕刻所述浮動(dòng)?xùn)艠O層的外部部分的步驟包括 將所述浮動(dòng)?xùn)艠O層的外部部分轉(zhuǎn)換成金屬硅化物；以及 選擇性地蝕刻所述浮動(dòng)?xùn)艠O層的金屬硅化物外部部分，同時(shí)使所述浮動(dòng)?xùn)艠O層的未經(jīng)硅化的半導(dǎo)體內(nèi)部部分不被蝕刻。
58.如權(quán)利要求57所述的方法，其中所述金屬硅化物是從由硅化鈦、硅化鈷、硅化鎳、硅化鑰或其組合組成的群組中選擇的。
59.如權(quán)利要求53所述的方法，其中所述浮動(dòng)?xùn)艠O層包括金屬浮動(dòng)?xùn)艠O材料。
60.如權(quán)利要求59所述的方法，其中所述浮動(dòng)金屬柵極材料是從由鈦、鉬、釕或其組合組成的群組選擇的。
61.如權(quán)利要求59所述的方法，其中蝕刻所述浮動(dòng)?xùn)艠O層的外部部分的步驟包括 氧化所述浮動(dòng)?xùn)艠O層的外部部分；以及 選擇性地蝕刻所述浮動(dòng)?xùn)艠O層的所述經(jīng)氧化的外部部分，同時(shí)使所述浮動(dòng)?xùn)艠O層的未經(jīng)氧化的金屬內(nèi)部部分不被蝕刻。
62.如權(quán)利要求59所述的方法，其中 在第一凹入部中形成所述阻擋電介質(zhì)的步驟包括在第一凹入部中第二材料的懸垂部分之間形成多個(gè)蛤形阻擋電介質(zhì)段；以及 形成所述多個(gè)離散電荷儲(chǔ)存段的步驟包括在所述多個(gè)蛤形阻擋電介質(zhì)段中的相應(yīng)的一個(gè)中的開口內(nèi)部形成所述多個(gè)離散電荷儲(chǔ)存段中的每一個(gè)。
63.一種單片三維NAND串，其包括 半導(dǎo)體通道，其定位于基板上方，所述半導(dǎo)體通道的至少一個(gè)端部實(shí)質(zhì)上垂直于所述基板的主要表面延伸； 多個(gè)控制柵極電極，其具有實(shí)質(zhì)上平行于所述基板的主要表面延伸的條帶形狀，其中所述多個(gè)控制柵極電極至少包括定位于第一器件層級(jí)中的第一控制柵極電極和定位于第二器件層級(jí)中的第二控制柵極電極，第二器件層級(jí)定位于所述基板上方和第一器件層級(jí)下方； 多個(gè)離散電荷儲(chǔ)存段，其中所述多個(gè)離散電荷儲(chǔ)存段至少包括定位于第一器件層級(jí)中的第一離散電荷儲(chǔ)存段和定位于第二器件層級(jí)中的第二離散電荷儲(chǔ)存段； 阻擋電介質(zhì)，其定位于所述多個(gè)離散電荷儲(chǔ)存段與所述多個(gè)控制柵極電極之間；以及 穿隧電介質(zhì)，其定位于所述多個(gè)離散電荷儲(chǔ)存段與所述半導(dǎo)體通道之間； 其中第一離散電荷儲(chǔ)存段的高度比第一控制柵極電極的高度矮，且第二離散電荷儲(chǔ)存段的高度比第二控制柵極電極的高度矮。
64.如權(quán)利要求63所述的單片三維NAND串，其中所述穿隧電介質(zhì)具有筆直側(cè)壁及均勻厚度。
65.如權(quán)利要求63所述的單片三維NAND串，其中所述多個(gè)離散電荷儲(chǔ)存段包括多個(gè)離散電荷儲(chǔ)存電介質(zhì)特征。
66.如權(quán)利要求63所述的單片三維NAND串，其中所述多個(gè)離散電荷儲(chǔ)存段包括多個(gè)浮動(dòng)?xùn)艠O。
67.如權(quán)利要求63所述的單片三維NAND串，其中 所述阻擋電介質(zhì)包括氧化物； 所述穿隧電介質(zhì)包括氧化物； 所述多個(gè)控制柵極電極包括鎢或經(jīng)摻雜的多晶硅。
68.如權(quán)利要求63所述的單片三維NAND串，其進(jìn)一步包括源極電極或漏極電極中的一個(gè)自上面接觸所述半導(dǎo)體通道以及源極電極或漏極電極中的另一個(gè)自下方接觸所述半導(dǎo)體通道。
69.一種制造單片三維NAND串所述的方法，其包括 在基板上方形成第一材料和第二材料的交替層的堆疊，其中第一材料包括導(dǎo)電或半導(dǎo)體控制柵極材料，并且其中與第一材料相比第二材料包括可選擇性地蝕刻的犧牲材料；蝕刻所述堆疊以在所述堆疊中形成至少一個(gè)開口； 在所述至少一個(gè)開口的側(cè)壁上形成阻擋電介質(zhì)層； 在所述至少一個(gè)開口中的所述阻擋電介質(zhì)層上形成離散電荷儲(chǔ)存材料層； 在所述至少一個(gè)開口中的所述離散電荷儲(chǔ)存材料層上形成穿隧電介質(zhì)層； 在所述至少一個(gè)開口中的所述穿隧電介質(zhì)層上形成半導(dǎo)體通道層； 移除第二材料以暴露第一材料層之間的所述阻擋電介質(zhì)層； 使用第一材料層作為屏蔽來蝕刻所述阻擋電介質(zhì)層及所述離散電荷儲(chǔ)存材料層以形成多個(gè)單獨(dú)的離散電荷儲(chǔ)存段及阻擋電介質(zhì)段；以及 在第一材料層之間、所述阻擋電介質(zhì)段之間及所述離散電荷儲(chǔ)存段之間沉積絕緣材料。
70.如權(quán)利要求69所述的方法，其中所述離散電荷儲(chǔ)存材料層包括離散電荷儲(chǔ)存電介質(zhì)材料。
71.如權(quán)利要求69所述的方法，其中所述離散電荷儲(chǔ)存材料層包括浮動(dòng)?xùn)艠O材料。
72.如權(quán)利要求69所述的方法，其中所述NAND串包括所述基板上的多個(gè)器件層級(jí)；以及 第一器件層級(jí)和第二器件層級(jí)中的每一個(gè)包括相應(yīng)控制柵極、與所述相應(yīng)控制柵極相鄰的相應(yīng)阻擋電介質(zhì)段、與相應(yīng)阻擋電介質(zhì)段相鄰的相應(yīng)離散電荷儲(chǔ)存段、與所述相應(yīng)離散電荷儲(chǔ)存段相鄰的所述穿隧電介質(zhì)層的相應(yīng)部分及所述通道層的相應(yīng)部分。
73.如權(quán)利要求69所述的方法，其中蝕刻所述阻擋電介質(zhì)層及所述離散電荷儲(chǔ)存材料層的步驟底切所述阻擋電介質(zhì)層及所述離散電荷儲(chǔ)存材料層，以使得所述離散電荷儲(chǔ)存段及所述阻擋電介質(zhì)段短于所述相應(yīng)控制柵極。
74.如權(quán)利要求69所述的方法，其中 第一材料包括多晶硅控制柵極材料；以及 第二材料包括氧化物。
75.如權(quán)利要求69所述的方法，其中 第一材料包括鎢控制柵極材料；以及 第二材料包括氧化物。
76.如權(quán)利要求69所述的方法，其中在所述至少一個(gè)開口中形成所述半導(dǎo)體通道層的步驟采用半導(dǎo)體通道材料完全填充所述至少一個(gè)開口。
77.如權(quán)利要求69所述的方法，其中在所述至少一個(gè)開口中形成所述半導(dǎo)體通道層的步驟在所述至少一個(gè)開口的側(cè)壁上而不是在所述至少一個(gè)開口的中心部分中形成半導(dǎo)體通道材料，以使得所述半導(dǎo)體通道材料不完全填充所述至少一個(gè)開口。
78.如權(quán)利要求77所述的方法，其進(jìn)一步包括在所述至少一個(gè)開口的中心部分中形成絕緣填充材料以完全填充所述至少一個(gè)開口。
79.如權(quán)利要求69所述的方法，其進(jìn)一步包括在所述半導(dǎo)體通道上方形成上部電極。
80.如權(quán)利要求79所述的方法，其進(jìn)一步包括在形成所述交替層的堆疊之前，在所述半導(dǎo)體通道下方提供下部電極。
81.一種單片三維NAND串，其包括 半導(dǎo)體通道，其定位于基板上方，所述半導(dǎo)體通道的至少一個(gè)端部實(shí)質(zhì)上垂直于所述基板的主要表面延伸； 多個(gè)控制柵極電極，其具有實(shí)質(zhì)上平行于所述基板的主要表面延伸的條帶形狀，其中所述多個(gè)控制柵極電極至少包括定位于第一器件層級(jí)中的第一控制柵極電極和定位于第二器件層級(jí)中的第二控制柵極電極，第二器件層級(jí)定位于所述基板上方和第一器件層級(jí)下方；以及 多個(gè)離散電荷儲(chǔ)存段，其中所述多個(gè)離散電荷儲(chǔ)存段至少包括定位于第一器件層級(jí)中的第一離散電荷儲(chǔ)存段和定位于第二器件層級(jí)中的第二離散電荷儲(chǔ)存段； 阻擋電介質(zhì)，其定位于所述多個(gè)離散電荷儲(chǔ)存段與所述多個(gè)控制柵極電極之間；以及 穿隧電介質(zhì)，其定位于所述多個(gè)離散電荷儲(chǔ)存段與所述半導(dǎo)體通道之間； 其中 所述阻擋電介質(zhì)包括多個(gè)阻擋電介質(zhì)段； 所述多個(gè)阻擋電介質(zhì)段中的每一個(gè)被定位成與所述多個(gè)控制柵極電極中的相應(yīng)的一個(gè)接觸； 所述阻擋電介質(zhì)段中的每一個(gè)的至少一部分具有蛤形狀；以及所述多個(gè)控制柵極電極中的每一個(gè)至少部分地定位于相應(yīng)阻擋電介質(zhì)段的所述蛤形部分中的開口中。
82.如權(quán)利要求81所述的單片三維NAND串，其中所述穿隧電介質(zhì)具有筆直側(cè)壁及一均勻厚度。
83.如權(quán)利要求81所述的單片三維NAND串，其中所述多個(gè)離散電荷儲(chǔ)存段包括多個(gè)離散電荷儲(chǔ)存電介質(zhì)特征。
84.如權(quán)利要求81所述的單片三維NAND串，其中所述多個(gè)離散電荷儲(chǔ)存段包括多個(gè)浮動(dòng)?xùn)艠O。
85.如權(quán)利要求81所述的單片三維NAND串，其中 所述阻擋電介質(zhì)包括氧化物； 所述穿隧電介質(zhì)包括氧化物；以及 所述多個(gè)控制柵極電極包括鎢或經(jīng)摻雜的多晶硅。
86.如權(quán)利要求81所述的單片三維NAND串，其中其中第一離散電荷儲(chǔ)存段的高度大于第一控制柵極電極的高度，且第二離散電荷儲(chǔ)存段的高度高于第二控制柵極電極的高度。
87.如權(quán)利要求81所述的單片三維NAND串，其進(jìn)一步包括源極電極或漏極電極中的一個(gè)自上面接觸所述半導(dǎo)體通道以及源極電極或漏極電極中的另一個(gè)自下方接觸所述半導(dǎo)體通道。
88.一種制造單片三維NAND串所述的方法，其包括 在基板上方形成第一材料及不同于第一材料的第二材料的交替層堆疊； 蝕刻所述堆疊以在所述堆疊中形成至少一個(gè)開口； 在所述至少一個(gè)開口的側(cè)壁上形成離散電荷儲(chǔ)存材料層； 在所述至少一個(gè)開口中的所述離散電荷儲(chǔ)存材料層上形成穿隧電介質(zhì)層； 在所述至少一個(gè)開口中的所述穿隧電介質(zhì)層上形成半導(dǎo)體通道材料； 在不移除第一材料層之情況下選擇性地移除第二材料層； 使用第一材料層作為屏蔽來蝕刻所述離散電荷儲(chǔ)存材料層以形成多個(gè)單獨(dú)離散電荷儲(chǔ)存段； 在第一材料層之間沉積絕緣材料以形成絕緣材料層和第一材料層的交替層； 選擇性地移除第一材料層以暴露所述離散電荷儲(chǔ)存段的側(cè)壁； 在所述離散電荷儲(chǔ)存段的暴露于所述絕緣材料層之間的所述側(cè)壁上形成阻擋電介質(zhì)；以及 在所述絕緣材料層之間的所述阻擋電介質(zhì)上形成控制柵極。
89.如權(quán)利要求88所述的方法，進(jìn)一步包括 在形成所述電荷儲(chǔ)存材料層的步驟之前，在所述至少一個(gè)開口的側(cè)壁上形成蝕刻停止層；以及 使用第一材料層作為屏蔽來蝕刻所述蝕刻停止層以暴露所述離散電荷儲(chǔ)存材料層的一側(cè)的介于第一材料層之間的部分。
90.如權(quán)利要求88所述的方法，其中所述離散電荷儲(chǔ)存材料層包括離散電荷儲(chǔ)存電介質(zhì)材料。
91.如權(quán)利要求88所述的方法，其中所述離散電荷儲(chǔ)存材料層包括浮動(dòng)?xùn)艠O材料。
92.如權(quán)利要求88所述的方法，其中 第二材料包括氧化物；以及 第一材料包括氮化物。
93.如權(quán)利要求88所述的方法，其中 第二材料包括經(jīng)摻雜的多晶硅；以及 第一材料包括未經(jīng)摻雜的多晶硅。
94.如權(quán)利要求88所述的方法，其中在所述至少一個(gè)開口中形成所述半導(dǎo)體通道層的步驟采用半導(dǎo)體通道材料完全填充所述至少一個(gè)開口。
95.如權(quán)利要求88所述的方法，其中在所述至少一個(gè)開口中形成所述半導(dǎo)體通道層的步驟在所述至少一個(gè)開口的側(cè)壁上而不是在所述至少一個(gè)開口的中心部分中形成半導(dǎo)體通道材料，以使得所述半導(dǎo)體通道材料不完全填充所述至少一個(gè)開口。
96.如權(quán)利要求95所述的方法，其進(jìn)一步包括在所述至少一個(gè)開口的中心部分中形成絕緣填充材料以完全填充所述至少一個(gè)開口。
97.如權(quán)利要求88所述的方法，其進(jìn)一步包括在所述半導(dǎo)體通道上方形成上部電極。
98.如權(quán)利要求97所述的方法，其進(jìn)一步包括在形成所述交替層的堆疊之前，在所述半導(dǎo)體通道下方提供下部電極。
99.如權(quán)利要求88所述的方法，其進(jìn)一步包括在所述半導(dǎo)體通道上方形成兩個(gè)上部電極。
100.一種單片三維NAND串，其包括 半導(dǎo)體通道，所述半導(dǎo)體通道的至少一個(gè)端部部分實(shí)質(zhì)上垂直于基板的主要表面延伸； 多個(gè)控制柵極電極，其實(shí)質(zhì)上平行于所述基板的主要表面延伸，其中所述多個(gè)控制柵極電極至少包括定位于第一器件層級(jí)中的第一控制柵極電極和定位于第二器件層級(jí)中的第二控制柵極電極，第二器件層級(jí)定位于所述基板的主要表面上方和第一器件層級(jí)下方；層級(jí)間絕緣層，其定位于第一控制柵極電極與第二控制柵極電極之間； 阻擋電介質(zhì)，所述阻擋電介質(zhì)包括多個(gè)阻擋電介質(zhì)段，其中所述多個(gè)阻擋電介質(zhì)段中的每一個(gè)被定位成與所述多個(gè)控制柵極電極中的相應(yīng)的一個(gè)接觸； 多個(gè)離散電荷儲(chǔ)存段，其中所述多個(gè)離散電荷儲(chǔ)存段中的每一個(gè)是定位成至少部分地與相應(yīng)阻擋電介質(zhì)段接觸，并且其中所述多個(gè)離散電荷儲(chǔ)存段至少包括定位于第一器件層級(jí)中的第一離散電荷儲(chǔ)存段和定位于第二器件層級(jí)中的第二離散電荷儲(chǔ)存段； 穿隧電介質(zhì)，其定位于所述多個(gè)離散電荷儲(chǔ)存段中的每一個(gè)與所述半導(dǎo)體通道之間；以及 至少第一導(dǎo)電或半導(dǎo)體屏蔽翼，其定位于第一離散電荷儲(chǔ)存段與第二離散電荷儲(chǔ)存段之間。
101.如權(quán)利要求100所述的單片三維NAND串，其中所述多個(gè)阻擋電介質(zhì)段中的每一個(gè)的至少一部分具有蛤形狀，且所述多個(gè)離散電荷儲(chǔ)存段中的每一個(gè)至少部分地定位于相應(yīng)蛤形阻擋電介質(zhì)段中的開口中。
102.如權(quán)利要求101所述的單片三維NAND串，其中 第一屏蔽翼被定位成與第一控制柵極電極電接觸；以及第二導(dǎo)電或半導(dǎo)體屏蔽翼被定位成與第二控制柵極電極電接觸且實(shí)質(zhì)上平行于所述基板的主要表面并至少部分地在第一離散電荷儲(chǔ)存段與第二離散電荷儲(chǔ)存段之間延伸。
103.如權(quán)利要求102所述的單片三維NAND串，其中 第一屏蔽翼和第一控 制柵極電極是在相同步驟中形成，以使得第一屏蔽翼包括第一控制柵極電極的下部部分且在第一屏蔽翼與第一控制柵極電極之間不存在可觀察到的界面； 第二屏蔽翼和第二控制柵極電極是在相同步驟中形成，以使得第二屏蔽翼包括第二控制柵極電極的上部部分且在第二屏蔽翼與第二控制柵極電極之間不存在可觀察到的界面； 第一控制柵極電極進(jìn)一步包括上部第三屏蔽翼，以使得第一控制柵極具有蛤形狀； 所述多個(gè)阻擋電介質(zhì)段中的每一個(gè)的至少一部分至少部分地定位于相應(yīng)蛤形控制柵極電極中的開口中； 第一離散電荷儲(chǔ)存段至少部分地安置于第一屏蔽翼與所述上部第三屏蔽翼之間。
104.如權(quán)利要求102所述的單片三維NAND串，其中 導(dǎo)電或半導(dǎo)體襯里定位于所述多個(gè)控制柵極電極中的每一個(gè)與所述多個(gè)阻擋電介質(zhì)段中的相應(yīng)的一個(gè)之間；以及 所述導(dǎo)電或半導(dǎo)體襯里具有蛤形狀且包括第一屏蔽翼及第三屏蔽翼，以使得第一離散電荷儲(chǔ)存段至少部分地安置于第一屏蔽翼與所述第三屏蔽翼之間。
105.如權(quán)利要求101所述的單片三維NAND串，其中 所述多個(gè)阻擋電介質(zhì)段中的每一個(gè)包括實(shí)質(zhì)上垂直于所述基板的主要表面延伸的阻擋電介質(zhì)層的蛤形部分；以及 所述穿隧電介質(zhì)具有實(shí)質(zhì)上筆直側(cè)壁及均勻厚度。
106.如權(quán)利要求100所述的單片三維NAND串，其中所述多個(gè)離散電荷儲(chǔ)存段包括多個(gè)浮動(dòng)?xùn)艠O。
107.如權(quán)利要求100所述的單片三維NAND串，其中所述多個(gè)離散電荷儲(chǔ)存段包括多個(gè)離散電荷儲(chǔ)存電介質(zhì)特征。
108.如權(quán)利要求107所述的單片三維NAND串，其中 所述離散電荷儲(chǔ)存電介質(zhì)特征包括氮化硅；以及 所述阻擋電介質(zhì)段及所述穿隧電介質(zhì)包括氧化硅。
109.如權(quán)利要求100所述的單片三維NAND串，其中 所述半導(dǎo)體通道具有柱形狀；以及 所述整個(gè)柱形半導(dǎo)體通道實(shí)質(zhì)上垂直于所述基板的主要表面延伸。
110.如權(quán)利要求109所述的單片三維NAND串，其進(jìn)一步包括源極電極或漏極電極中的一個(gè)自上面接觸所述柱形半導(dǎo)體通道和源極電極或漏極電極中的另一個(gè)自下方接觸所述柱形半導(dǎo)體通道。
111.如權(quán)利要求100所述的單片三維NAND串，其中 所述半導(dǎo)體通道具有U形管形狀；以及 所述U形管形狀半導(dǎo)體通道的兩個(gè)翼部分實(shí)質(zhì)上垂直于所述基板的主要表面延伸，且所述U形管形狀半導(dǎo)體通道的連接所述兩個(gè)翼部分的連接部分實(shí)質(zhì)上垂直于所述基板的主要表面延伸。
112.如權(quán)利要求111所述的單片三維NAND串，進(jìn)一步包括 源極電極或漏極電極中的一個(gè)自上面接觸所述半導(dǎo)體通道的第一翼部分； 源極電極或漏極電極中的另一個(gè)自上面接觸所述半導(dǎo)體通道的第二翼部分；以及 主體接觸電極自下方接觸所述半導(dǎo)體通道的連接部分。
113.一種制造單片三維NAND串所述的方法，其包括 形成第一層和第二層的交替層的堆疊，其中第一層包括導(dǎo)電或半導(dǎo)體控制柵極材料，并且其中第二層包括絕緣子層和第一犧牲子層； 蝕刻所述堆疊以在所述堆疊中形成至少一個(gè)開口； 選擇性地蝕刻第一層以形成第一凹入部； 在第一凹入部中形成阻擋電介質(zhì)； 在第一凹入部中所述阻擋電介質(zhì)上方形成彼此分離的多個(gè)離散電荷儲(chǔ)存段； 在所述離散電荷儲(chǔ)存段的暴露于所述至少一個(gè)開口中的側(cè)壁上方形成穿隧電介質(zhì)； 在所述至少一個(gè)開口中形成半導(dǎo)體通道； 蝕刻所述堆疊以暴露所述堆疊的背側(cè)； 移除第一犧牲子層以形成第二凹入部；以及 在第二凹入部中形成彼此分離的多個(gè)導(dǎo)電或半導(dǎo)體屏蔽翼； 其中在每第二層中，第一犧牲子層定位于所述絕緣子層上面或下方。
114.如權(quán)利要求113所述的方法，其中所述多個(gè)屏蔽翼中的每一個(gè)定位于所述多個(gè)離散電荷儲(chǔ)存段中的相鄰兩個(gè)之間。
115.如權(quán)利要求113所述的方法，其中使所述多個(gè)屏蔽翼中的兩個(gè)定位于所述多個(gè)離散電荷儲(chǔ)存段中的相鄰兩個(gè)之間。
116.如權(quán)利要求113所述的方法，其中 第二層進(jìn)一步包括第二犧牲子層；以及 在每第二層中，所述絕緣子層定位于第一犧牲子層與第二犧牲子層之間。
117.如權(quán)利要求116所述的方法，其進(jìn)一步包括 分別移除第一犧牲子層和第二犧牲子層以形成第二凹入部和第三凹入部；以及 在第二凹入部以及第三凹入部中形成彼此分離的多個(gè)屏蔽翼。
118.如權(quán)利要求113所述的方法，其中 當(dāng)自上面觀看時(shí)，所述半導(dǎo)體通道具有圓形剖面；以及 在所述至少一個(gè)開口中形成所述半導(dǎo)體通道的步驟在所述至少一個(gè)開口的側(cè)壁上而不是在所述至少一個(gè)開口的中心部分中形成半導(dǎo)體通道材料，以使得所述半導(dǎo)體通道材料不完全填充所述至少一個(gè)開口，并且絕緣填充材料定位于所述至少一個(gè)開口的中心部分中以完全填充所述至少一個(gè)開口。
119.如權(quán)利要求113所述的方法，其中 當(dāng)自上面觀看時(shí)，所述半導(dǎo)體通道具有圓形剖面；以及 在所述至少一個(gè)開口中形成所述半導(dǎo)體通道的步驟采用半導(dǎo)體通道材料完全填充所述至少一個(gè)開口。
120.如權(quán)利要求113所述的方法，其進(jìn)一步包括在形成所述交替層的堆疊之前，在所述半導(dǎo)體通道上方形成上部電極且在所述半導(dǎo)體通道下方形成下部電極。
121.如權(quán)利要求113所述的方法，其中所述多個(gè)離散電荷儲(chǔ)存段包括多個(gè)離散電荷儲(chǔ)存電介質(zhì)特征或多個(gè)浮動(dòng)?xùn)艠O。
122.如權(quán)利要求113所述的方法，其中 在第一凹入部中形成所述阻擋電介質(zhì)的步驟包括在第一凹入部中第二材料的懸垂部分之間形成多個(gè)蛤形阻擋電介質(zhì)段；以及 形成所述多個(gè)離散電荷儲(chǔ)存段的步驟包括在所述多個(gè)蛤形阻擋電介質(zhì)段中的相應(yīng)的一個(gè)中的開口內(nèi)部形成所述多個(gè)離散電荷儲(chǔ)存段中的每一個(gè)。
123.如權(quán)利要求113所述的方法，其進(jìn)一步包括 在基板上方以及在所述交替層的堆疊下方提供至少一個(gè)犧牲特征；以及在形成所述穿隧電介質(zhì)的步驟之前，移除所述至少一個(gè)犧牲特征以形成實(shí)質(zhì)上平行于所述基板的主要表面延伸的空心區(qū)，所述空心區(qū)連接所述堆疊中的所述至少一個(gè)開口及另一開口以形成空心U形管空間； 其中形成所述半導(dǎo)體通道的步驟在所述空心U形管空間中形成所述半導(dǎo)體通道。
124.—種制造單片三維NAND串所述的方法，其包括 形成第一層和第二層的交替層的堆疊，其中第一層包括第一犧牲子層、第二犧牲子層和定位于第一犧牲子層與第二犧牲子層之間的第三犧牲子層； 蝕刻所述堆疊以在所述堆疊中形成至少一個(gè)開口； 選擇性地蝕刻所述第三犧牲子層以形成第一凹入部； 在第一凹入部中形成彼此分離的多個(gè)離散電荷儲(chǔ)存段； 在所述離散電荷儲(chǔ)存段的暴露于所述至少一個(gè)開口中的側(cè)壁上方形成穿隧電介質(zhì)； 在所述至少一個(gè)開口中形成半導(dǎo)體通道； 蝕刻所述堆疊以暴露所述堆疊的背側(cè)； 移除第一犧牲子層、第二犧牲子層及所述第三犧牲子層以形成蛤形開口，以使得所述多個(gè)離散電荷儲(chǔ)存段暴露于所述蛤形開口中； 在所述蛤形開口中所述多個(gè)離散電荷儲(chǔ)存段上方形成多個(gè)蛤形阻擋電介質(zhì)段；以及 在所述蛤形開口中所述多個(gè)蛤形阻擋電介質(zhì)段上方形成多個(gè)蛤形控制柵極電極； 其中 第二層包括絕緣層；以及 所述第三犧牲子層包括不同于第一犧牲子層、第二犧牲子層和第二層的的犧牲材料。
125.如權(quán)利要求124所述的方法，其中每一蛤形控制柵極包括至少部分地延伸于所述多個(gè)離散電荷儲(chǔ)存段中的第一個(gè)與相鄰第二個(gè)之間的第一屏蔽翼及至少部分地延伸于所述多個(gè)離散電荷儲(chǔ)存段中的第一個(gè)與相鄰第三個(gè)之間的第二屏蔽翼。
126.如權(quán)利要求125所述的方法，其中使第一屏蔽翼及第三屏蔽翼定位于第一離散電荷儲(chǔ)存段與第二離散電荷儲(chǔ)存段之間。
127.如權(quán)利要求124所述的方法，其中 第一犧牲子層和第二犧牲子層包括氮化硅； 第三犧牲子層包括未經(jīng)摻雜的多晶硅；以及 所述多個(gè)離散電荷儲(chǔ)存段包括經(jīng)摻雜的多晶硅。
128.如權(quán)利要求124所述的方法，其中 當(dāng)自上面觀看時(shí)，所述半導(dǎo)體通道具有圓形剖面；以及 在所述至少一個(gè)開口中形成所述半導(dǎo)體通道的步驟在所述至少一個(gè)開口的側(cè)壁上而不是在所述至少一個(gè)開口的中心部分中形成半導(dǎo)體通道材料，以使得所述半導(dǎo)體通道材料不完全填充所述至少一個(gè)開口，且絕緣填充材料定位于所述至少一個(gè)開口的中心部分中以完全填充所述至少一個(gè)開口。
129.如權(quán)利要求124所述的方法，其中 當(dāng)自上面觀看時(shí)，所述半導(dǎo)體通道具有圓形剖面；以及 在所述至少一個(gè)開口中形成所述半導(dǎo)體通道的步驟采用半導(dǎo)體通道材料完全填充所述至少一個(gè)開口。
130.如權(quán)利要求124所述的方法，其進(jìn)一步包括在形成所述交替層的堆疊之前，在所述半導(dǎo)體通道上方形成上部電極且在所述半導(dǎo)體通道下方形成下部電極。
131.如權(quán)利要求124所述的方法，其中所述多個(gè)離散電荷儲(chǔ)存段包括多個(gè)離散電荷儲(chǔ)存電介質(zhì)特征或多個(gè)浮動(dòng)?xùn)艠O。
132.一種制造單片三維NAND串所述的方法，其包括 在基板上方形成第一層和第二層的交替層的堆疊，其中第一層包括導(dǎo)電或半導(dǎo)體控制柵極材料，并且其中第二層包括絕緣材料； 蝕刻所述堆疊以在所述堆疊中形成至少一個(gè)開口； 選擇性地蝕刻第一層以形成第一凹入部； 在第一凹入部中形成導(dǎo)電或半導(dǎo)體襯里，所述導(dǎo)電或半導(dǎo)體襯里具有蛤形狀； 在第一凹入部中的所述導(dǎo)電或半導(dǎo)體襯里上方形成阻擋電介質(zhì)； 在第一凹入部中所述阻擋電介質(zhì)上方形成彼此分離的多個(gè)離散電荷儲(chǔ)存段； 在所述離散電荷儲(chǔ)存段的暴露于所述至少一個(gè)開口中的側(cè)壁上方形成穿隧電介質(zhì)；以及 在所述至少一個(gè)開口中形成半導(dǎo)體通道。
133.如權(quán)利要求132所述的方法，其中每一蛤形襯里包括至少部分地延伸于所述多個(gè)所述離散電荷儲(chǔ)存段中的第一個(gè)與相鄰第二個(gè)之間的第一屏蔽翼及至少部分地延伸于所述多個(gè)離散電荷儲(chǔ)存段中的第一個(gè)與相鄰第三個(gè)之間的第二屏蔽翼。
134.如權(quán)利要求133所述的方法，其中使第一屏蔽翼及第三屏蔽翼定位于第一離散電荷儲(chǔ)存段與第二離散電荷儲(chǔ)存段之間。
135.如權(quán)利要求132所述的方法，其中所述導(dǎo)電或半導(dǎo)體襯里包括與第一層的材料相同或不同的材料。
136.如權(quán)利要求132所述的方法，其中 當(dāng)自上面觀看時(shí)，所述半導(dǎo)體通道具有圓形剖面；以及 在所述至少一個(gè)開口中形成所述半導(dǎo)體通道的步驟在所述至少一個(gè)開口的側(cè)壁上而不是在所述至少一個(gè)開口的中心部分中形成半導(dǎo)體通道材料，以使得所述半導(dǎo)體通道材料不完全填充所述至少一個(gè)開口，且絕緣填充材料定位于所述至少一個(gè)開口的中心部分中以完全填充所述至少一個(gè)開口。
137.如權(quán)利要求132所述的方法，其中當(dāng)自上面觀看時(shí)，所述半導(dǎo)體通道具有圓形剖面；以及 在所述至少一個(gè)開口中形成所述半導(dǎo)體通道的步驟采用半導(dǎo)體通道材料完全填充所述至少一個(gè)開口。
138.如權(quán)利要求132所述的方法，其進(jìn)一步包括在形成所述交替層的堆疊之前，在所述半導(dǎo)體通道上方形成上部電極且在所述半導(dǎo)體通道下方形成下部電極。
139.如權(quán)利要求132所述的方法，其中所述多個(gè)離散電荷儲(chǔ)存段包括多個(gè)離散電荷儲(chǔ)存電介質(zhì)特征或多個(gè)浮動(dòng)?xùn)艠O。
140.如權(quán)利要求132所述的方法，其中 在第一凹入部中形成所述阻擋電介質(zhì)的步驟包括在第一凹入部中第二材料的懸垂部分之間形成多個(gè)蛤形阻擋電介質(zhì)段；以及 形成所述多個(gè)離散電荷儲(chǔ)存段的步驟包括在所述多個(gè)蛤形阻擋電介質(zhì)段中的相應(yīng)的一個(gè)中的開口內(nèi)部形成所述多個(gè)離散電荷儲(chǔ)存段中的每一個(gè)。
全文摘要
披露了一種單片三維NAND串以及制造方法。所述串的通道(1)可以是垂直的或V形。該通道的芯填充有絕緣體?？刂茤艠O(3)相對(duì)于中介電介質(zhì)層凹入。電荷存儲(chǔ)區(qū)域(9)以及阻擋塊(7)形成于該凹入部中。屏蔽翼(12)可在控制柵極之后形成。
文檔編號(hào)H01L29/792GK102959693SQ201180030053
公開日2013年3月6日 申請(qǐng)日期2011年6月30日 優(yōu)先權(quán)日2010年6月30日
發(fā)明者J.奧斯梅爾, V.普拉亞斯, H.簡, G.瑪塔米斯, 李耀升, J.凱, 張淵, G.撒瑪奇薩 申請(qǐng)人:桑迪士克科技股份有限公司