專利名稱：具有閾值電壓設(shè)置凹槽的晶體管及其制造方法
技術(shù)領(lǐng)域：
本申請總體上涉及半導(dǎo)體器件和與其相關(guān)的制造工藝，更具體地，涉及一種具有閾值電壓設(shè)置凹槽(notch)的晶體管及其制造方法。
背景技術(shù)：
一段時間以來，半導(dǎo)體產(chǎn)業(yè)使用體CMOS晶片技術(shù)來制造集成電路。將晶片切割成通常稱為管芯或芯片的單個部分，其中將每一個芯片封裝到電子器件中。已經(jīng)證明體CMOS技術(shù)是尤其“可擴縮的”，這意味著:在優(yōu)化和重復(fù)利用現(xiàn)有制造工藝和設(shè)備的同時，可以使得體CMOS晶體管越來越小，以便維持可接受的生產(chǎn)成本。在歷史上，隨著體CMOS晶體管的尺寸減小，其功耗也減小，這有助于業(yè)界提供增大的晶體管密度和更低的操作功率。因此，半導(dǎo)體行業(yè)已經(jīng)能夠借助體CMOS晶體管的尺寸來調(diào)整其功耗的大小，減小運行晶體管及其所在的系統(tǒng)的成本。然而近年來，在減小體CMOS晶體管尺寸的同時減小其功耗已經(jīng)變得越來越困難。晶體管功耗直接影響芯片功耗，其又影響運行系統(tǒng)的成本，且在一些情況下，影響系統(tǒng)的應(yīng)用。例如，如果在相同芯片面積中的晶體管的數(shù)量加倍，同時每個晶體管的功耗保持相同或增大，芯片的功耗就將大于兩倍。這部分是由于冷卻所得到的芯片的需要，其同樣需要更多的能量。結(jié)果，這會使得對運行芯片的終端用戶收取的能耗費用增加一倍以上。這種增加的功耗還會相當(dāng)大地減小消費電子設(shè)備的有用性，例如由于減小了移動設(shè)備的電池壽命。它還具有其它效果，例如，增大產(chǎn)熱和對散熱的需要，有可能減小系統(tǒng)的可靠性，以及對環(huán)境的不利影響。在半導(dǎo)體工程師中已經(jīng)普遍地覺察到不斷地減小體CMOS的功耗是不切實際的，部分是由于認(rèn)為晶體管的運行電壓Vdd不再能夠隨著晶體管尺寸減小而減小。CMOS晶體管或者導(dǎo)通或者截止。CMOS晶體管的狀態(tài)由施加到晶體管的柵極的相對于晶體管的閾值電壓Vt的電壓值來確定。在晶體管導(dǎo)通時，其消耗動態(tài)功率，這可以由以下等式來表示:P 動態(tài)=CVDD2f其中，Vdd是提供給晶體管的運行電壓，C是在晶體管導(dǎo)通時其負(fù)載電容，f時晶體管運行的頻率。在晶體管截止時，其消耗靜態(tài)功率，這可以由以下等式來表示:P HS-1off Vdd其中，Itw是晶體管截止時的泄漏電流。在歷史上，業(yè)界已經(jīng)主要通過減小運行電壓Vdd而減小了晶體管功耗，這同時減小了動態(tài)和靜態(tài)功率二者。減小運行電壓Vdd的能力部分取決于能夠精確地設(shè)置閾值電壓Vt，但這隨著晶體管尺寸減小而變得越來越困難。對于使用體CMOS工藝制造的晶體管，設(shè)置閾值電壓Vt的主要參數(shù)之一是溝道中摻雜劑的量。影響Vt的其它因素是暈圈(halo)注入、源漏低摻雜擴散和溝道厚度。理論上，可以精確地完成匹配晶體管VT，以使得相同芯片上的相同晶體管具有相同的Vt，但實際上摻雜劑濃度和設(shè)置中的工藝和統(tǒng)計學(xué)變化意味著閾值電壓可以相當(dāng)大地變化。這種不匹配的晶體管將不會響應(yīng)于相同的柵極電壓而同時全部導(dǎo)通，在極端情況下，一些晶體管會從不導(dǎo)通。更令人關(guān)心的是，不匹配的晶體管導(dǎo)致增大的泄漏損耗，這即使在晶體管沒有有效開啟的情況下也浪費功率。對于具有IOOnm或更短的溝道長度的晶體管，在額定摻雜劑濃度水平，在溝道中可以設(shè)置少至30到50個摻雜劑原子。這與位于具有大于約100納米溝道長度的前一代晶體管的溝道中的成千上萬個原子形成對照。對于納米級晶體管，如此少的摻雜劑原子的數(shù)量和設(shè)置中的內(nèi)在統(tǒng)計學(xué)變化導(dǎo)致稱為隨機摻雜劑波動(RDF)的可檢測的變化。連同工藝和材料變化一起，對于具有摻雜溝道的納米級體CMOS晶體管，RDF是Vt中變化(通常稱為σ Vt)的主要決定因素，由RDF引起的σ Vt的量僅隨著溝道長度減小而增大。業(yè)界在尋找用于具有極大減小的σ Vt的創(chuàng)新晶體管的工藝和設(shè)計。然而，諸如未摻雜溝道FINFET之類的許多提出的解決方案將需要晶體管工藝制造和布局中的相當(dāng)大的變化。這減緩了采用，因為業(yè)界寧愿避免重新設(shè)計，這要求傳統(tǒng)的且廣泛使用的集成電路制造工藝和晶體管布局中相當(dāng)大的變化。對于片上系統(tǒng)(SoC)或其它高度集成的器件而言尤其是這樣，所述片上系統(tǒng)(SoC)或其它高度集成的器件包括各種電路類型，諸如模擬輸入輸出電路(I/O)、數(shù)字電路及其它類型的電路。此外，考慮到在如此高度集成的系統(tǒng)上的不同類型的電路，如果可以改進一類或多類電路，并且任何必要的傳統(tǒng)(legacy)電路保持相同，則仍要一起生產(chǎn)整體SoC，以避免制造工藝中額外的步驟。例如，如果可以實現(xiàn)對數(shù)字電路的改進，而所述改進不適用于模擬電路，就會希望一起同時制造電路，而不增加更多的處理步驟?？梢灾匦略O(shè)計整個集成電路，以適應(yīng)在減小的電壓源下的操作。本文提及的術(shù)語“重新設(shè)計”可以包括在電路制造前對晶體管柵極尺寸的適當(dāng)調(diào)整。然而，在進行重新設(shè)計嘗試時遇到了困難。額外的工藝和掩蔽步驟可能是復(fù)雜的、昂貴的且在技術(shù)上是困難的?？紤]到與過渡到新技術(shù)相關(guān)的實際成本與風(fēng)險，半導(dǎo)體和電子系統(tǒng)的制造商長久以來在尋找擴展體CMOS的使用的方式。至少部分由于在Vdd實質(zhì)上減小到低于I伏時不能易于控制晶體管組中的σ Vt變化，就半導(dǎo)體產(chǎn)業(yè)看來，不斷減小體CMOS中的功耗已經(jīng)日益成為不可克服的問題。

發(fā)明內(nèi)容
獲得即使在低功率晶體管代替標(biāo)準(zhǔn)晶體管時也允許管芯上模擬I/O晶體管保持不變的低功率數(shù)字晶體管工藝和結(jié)構(gòu)具有相當(dāng)大的優(yōu)點。因此，希望獲得改變了一些但其他是未變化的傳統(tǒng)電路的電路混合體，但制造它們的工藝沒有實質(zhì)的改變。為了減小成本并增大產(chǎn)量，最好是在生產(chǎn)總體集成電路中不實質(zhì)增加制造步驟的數(shù)量。因此，本領(lǐng)域中需要用于互補金屬氧化物半導(dǎo)體(CMOS)晶體管和集成電路的改進的結(jié)構(gòu)和方法，以及適合于在單一集成電路管芯上制造傳統(tǒng)和創(chuàng)新的數(shù)字和模擬晶體管二者的晶體管制造工藝。會發(fā)現(xiàn)，本文所述的多個實施例提供了這種結(jié)構(gòu)和工藝，用以以極佳的方式克服現(xiàn)有技術(shù)中的缺點。提供了一套創(chuàng)新和多樣化的結(jié)構(gòu)和方法來減小一大批電子器件和系統(tǒng)中的功耗。這些創(chuàng)新和多樣化的結(jié)構(gòu)可以與包括傳統(tǒng)器件的其他器件一起實現(xiàn)在公共硅襯底上。這些結(jié)構(gòu)和方法中的一些很大程度上可以通過重新使用現(xiàn)有體CMOS工藝流程和制造技術(shù)來實現(xiàn)，這允許半導(dǎo)體行業(yè)以及更廣泛的電子行業(yè)免于代價高且有風(fēng)險地轉(zhuǎn)換到替換技術(shù)。一些結(jié)構(gòu)和方法涉及深耗盡溝道(DDC)設(shè)計，允許基于CMOS的器件具有比常規(guī)體CMOS減小的σ Vt，并可以允許精確得多地設(shè)置溝道區(qū)中具有摻雜劑的FET的閾值電壓VT。存在許多方式來配置DDC以獲得不同的益處，本文提出的額外的結(jié)構(gòu)和方法可以單獨或結(jié)合DDC —起使用，以產(chǎn)生額外的益處。本公開內(nèi)容介紹了相對于常規(guī)半導(dǎo)體制造工藝的多個技術(shù)優(yōu)點。一個技術(shù)優(yōu)點是提供表示獨特的凹槽的摻雜劑剖面(profile)，以便實現(xiàn)對在精確范圍內(nèi)的Vt設(shè)定的調(diào)整。另一個技術(shù)優(yōu)點是通過適當(dāng)選擇金屬可以擴展Vt設(shè)置范圍，以便在管芯上適用極寬范圍的Vt設(shè)置。再另一個技術(shù)優(yōu)點包括使用體偏置以提供對DDC晶體管中的功耗的顯著動態(tài)控制。結(jié)果是能夠獨立控制Vt (以低σ Vt)和VDD，以使得可以獨立于給定器件的Vt來調(diào)節(jié)體偏置。本發(fā)明的某些實施例可以具有一些、全部這些優(yōu)點，或者不具有這些優(yōu)點。依據(jù)以下的附圖、說明和權(quán)利要求，其他技術(shù)優(yōu)點對于本領(lǐng)域技術(shù)人員而言也可以是顯而易見的。


為了更完整地理解本公開內(nèi)容，結(jié)合附圖參考以下的說明，在附圖中，相似的參考標(biāo)記代表相似的部分，其中:圖1示出了代表性的SoC以及示例性的剖面，所述代表性的SoC具有畫出輪廓的DDC數(shù)字晶體管、數(shù)字傳統(tǒng)晶體管、DDC模擬晶體管、模擬傳統(tǒng)晶體管、高Vt器件、低Vt器件及其他器件的分組。圖2A是示出根據(jù)不同實施例的涉及處理不同模擬和數(shù)字器件的不同工藝步驟的總體流程圖。圖2B是示出能夠根據(jù)多個實施例配置的摻雜劑剖面的圖示。圖2C和2D是示出能夠根據(jù)多個實施例配置的多個摻雜劑剖面的圖示。圖3是示出根據(jù)不同實施例的工藝步驟的晶體管工藝結(jié)構(gòu)的實例。圖3A包括根據(jù)不同實施例的器件特征的兩個表。圖4A-4L是示出集成電路工藝流程的一個實施例的流程圖。圖5A-5J是示出集成電路工藝流程的另一個實施例的流程圖。圖6A-6M是示出集成電路工藝流程的另一個實施例的流程圖。圖7A-7J是示出集成電路工藝流程的另一個實施例的流程圖。
具體實施例方式提供了創(chuàng)新的結(jié)構(gòu)和方法，所述結(jié)構(gòu)和方法被配置為減小大批電子器件和系統(tǒng)的功耗，它們可以與各種不同部件一起生產(chǎn)，包括數(shù)字和模擬器件，也可以與傳統(tǒng)的器件在同一電路中一起生產(chǎn)。提供了對工藝友好的技術(shù)，用于在同一管芯上以精確和寬范圍的Vt控制和改進的σντ構(gòu)造各種晶體管。此外，提供了可以在單個SoC上構(gòu)造的結(jié)構(gòu)，其能夠分別設(shè)置體偏置系數(shù)和VT。消除這兩個設(shè)置的相互影響為設(shè)計者提供了在單個SoC上混合并匹配極為不同的晶體管器件類型的能力?？梢允褂肈DC結(jié)構(gòu)(以低σ Vt)精確設(shè)置Vt的值，表示獨特的凹槽的創(chuàng)新的摻雜劑剖面實現(xiàn)了在精確范圍內(nèi)的Vt設(shè)置的調(diào)節(jié)，在一個實例中調(diào)節(jié)至約+/-0.2V?？梢酝ㄟ^適當(dāng)選擇金屬來擴展這個Vt設(shè)置范圍，以便在管芯上適用Vt設(shè)置的極寬范圍。并且有可能不必需要用于每一個晶體管的多個分離的掩蔽步驟。借助增加靜態(tài)和/或動態(tài)偏置的精確設(shè)定，可以在基本上精確的范圍內(nèi)以寬量程Vt構(gòu)造不同類型的晶體管。例如，實際上可以構(gòu)造具有-0.9到+0.9伏之間的Vt (對于1.0Vdd晶體管)的任何類型的晶體管，并構(gòu)造在同一管芯上。在功能上，這意味著本文所述的實施例提供了廣泛適用的晶體管工藝步驟，其允許了復(fù)雜的高和低Vt或混合信號電路的成本節(jié)約的制造。由這種工藝形成的晶體管很好地匹配和/或能夠運行在傳統(tǒng)模式中或按要求運行在各種低功率模式中。這些創(chuàng)新結(jié)構(gòu)和方法中的一些可以主要通過重新使用現(xiàn)有體CMOS工藝流程和當(dāng)前的基礎(chǔ)設(shè)施制造技術(shù)來實現(xiàn)，這允許半導(dǎo)體行業(yè)以及更廣泛的電子行業(yè)免于代價高且有風(fēng)險地轉(zhuǎn)換到替換技術(shù)，其需要制造工藝和設(shè)備的昂貴改變。包括模擬和數(shù)字晶體管，及傳統(tǒng)和創(chuàng)新結(jié)構(gòu)的混合體的不同晶體管設(shè)計可以包含在單個集成電路或片上系統(tǒng)(SoC)中，用于改善的功率節(jié)省和性能益處。按所希望的，可以實現(xiàn)不同功率模式，包括傳統(tǒng)模式或低功率模式。此外，這些新結(jié)構(gòu)可以連同傳統(tǒng)晶體管和布局結(jié)構(gòu)一起包含在工藝流程中，通過避免額外的工藝步驟減小了制造商在集成電路的工藝流程中并入新結(jié)構(gòu)的風(fēng)險。結(jié)果，很少地或者沒有增大包含創(chuàng)新的功率節(jié)省晶體管結(jié)構(gòu)的諸如SoC的集成電路的生產(chǎn)費用。還提供了用于在諸如電子產(chǎn)品的系統(tǒng)中結(jié)合并使用本文所述的本發(fā)明的方法和結(jié)構(gòu)，以提供優(yōu)于常規(guī)器件的低功率運行帶來的實質(zhì)益處。這種益處包括系統(tǒng)級的較低功耗、改進的系統(tǒng)性能、改進的系統(tǒng)成本、改進的系統(tǒng)可制造性和/或改進的系統(tǒng)可靠性，這是可以根據(jù)本文所述和所示實施例設(shè)計并制造的冷卻器低功率系統(tǒng)的結(jié)果。如將要說明的，本發(fā)明可以有利地用于各種電子系統(tǒng)中，包括消費設(shè)備，諸如個人計算機、移動電話、電視、數(shù)字音樂播放器、機頂盒、膝上型和掌上型計算設(shè)備、電子書閱讀器、數(shù)碼相機、GPS系統(tǒng)、平板顯示器、便攜式數(shù)據(jù)存儲設(shè)備和平板電腦，以及各種其他電子設(shè)備。在一些實施方式中，晶體管和集成電路可以實質(zhì)上增強電子系統(tǒng)整體上的操作，以及相應(yīng)的商業(yè)適用性。在一些實施例中，如本文所述的創(chuàng)新的晶體管、及包含它們的集成電路和系統(tǒng)也可以實現(xiàn)比替換方案對環(huán)境更為友好的實施方式。這些及其他益處提供了數(shù)字電路中的進步，其滿足了設(shè)計者、生產(chǎn)者和消費者的許多需要。這些益處可以提供由創(chuàng)新的結(jié)構(gòu)組成的系統(tǒng)，其實現(xiàn)了集成電路的不斷的更進一步的進步，從而得到了具有改進性能的器件和系統(tǒng)。本文將參考晶體管、集成電路、電子系統(tǒng)和相關(guān)方法來說明實施例和實例，并將在制造工藝和商業(yè)鏈的多個層面突出創(chuàng)新的結(jié)構(gòu)和方法提供的(包括向電子產(chǎn)品的終端用戶的)特征和益處。這些實例中固有的概念在生產(chǎn)集成電路和電子系統(tǒng)的結(jié)構(gòu)和方法中的應(yīng)用將證明是可擴展的。因此，將會理解，本發(fā)明的精神和范圍不局限于這些實施例和實例，而僅由本文所附權(quán)利要求來限定，并且還限定在相關(guān)的及共同指定的應(yīng)用中。在一個實施例中，提供了創(chuàng)新的納米級場效應(yīng)晶體管(FET)結(jié)構(gòu)，相比于具有相同溝道長度的傳統(tǒng)摻雜溝道器件，其具有精確控制的閾值電壓。在這個背景下，精確控制的閾值電壓包括設(shè)置及可能的調(diào)整Vt值的能力，該能力提供了 oVT的顯著改進或減小。該結(jié)構(gòu)及其制造方法可以允許相比于傳統(tǒng)器件的具有低運行電壓的FET晶體管。一個實施例包括納米級FET結(jié)構(gòu)，其可操作以具有耗盡帶或區(qū)(即，深耗盡溝道，DDC)，該耗盡帶或區(qū)從柵極延伸到設(shè)置在低于柵極的深度的高摻雜屏蔽層(screening layer)。在一個實施例中，與位于低于柵極至少1/2柵極長度距離的高濃度屏蔽區(qū)相比，接近柵極的溝道區(qū)基本上是未摻雜的。這提供了與高摻雜屏蔽區(qū)或?qū)映蓪Φ幕旧衔磽诫s的溝道區(qū)或?qū)?小于5 X IO17個原子/cm3的濃度，通常形成為外延生長的硅層)。在操作中，這些結(jié)構(gòu)共同起作用以限定深耗盡帶或區(qū)，其終止了在近似等于或大于閾值電壓的電壓施加到柵極時的源自柵極的電場。在某些實施例中，定位屏蔽層以避免與源極和漏極直接接觸。在某些其他實施例中，其可以形成為在多個源極/漏極/溝道/屏蔽區(qū)下延伸的薄片。屏蔽區(qū)的厚度范圍通常可以為5到50納米。屏蔽區(qū)相對于溝道、閾值電壓調(diào)節(jié)區(qū)(如果提供的話)和P阱是高摻雜的。實際上，將屏蔽區(qū)摻雜為具有在IX IO18到IXlO2tl個原子/cm3的濃度。在某些實施例中，可以在屏蔽區(qū)上涂覆碳、鍺等的抗摻雜劑遷移層，以防止摻雜劑朝向未摻雜溝道和柵極遷移。盡管主要由柵極功函數(shù)、體偏置、溝道厚度和屏蔽層的深度和摻雜劑濃度的組合設(shè)定閾值電壓，但借助相鄰于屏蔽區(qū)任選地提供分離的外延生長的硅層，可以對閾值電壓進行小的調(diào)整。這種閾值電壓調(diào)節(jié)區(qū)具有小于屏蔽區(qū)的摻雜劑濃度的摻雜劑濃度。對于通常的應(yīng)用，將閾值電壓調(diào)節(jié)區(qū)摻雜為具有從5X IO17到2X IO19個原子/cm3范圍的平均濃度。當(dāng)存在時，閾值調(diào)節(jié)區(qū) 厚度通?？梢栽?到50納米的厚度范圍。在某些實施例中，碳、鍺等的抗摻雜劑遷移層可以涂覆在閾值電壓調(diào)節(jié)區(qū)上和/或下，以防止摻雜劑遷移到溝道區(qū)中，或者可替換地，從屏蔽區(qū)遷移到閾值電壓調(diào)節(jié)區(qū)中。如同會理解的，對于低于IOOnm的邏輯器件，DDC深度(Xd)可以由柵極下的屏蔽層的深度來確立，通常是柵極長度的一半(即l/2Le)，有可能等于柵極長度(即Le)或者附近的中間分?jǐn)?shù)(例如，3/4Le)。在一個實例中，DDC深度可以設(shè)置為大于或約等于溝道長度的一半，這在工作中允許閾值電壓的精確設(shè)置設(shè)定，即使在低于I伏的低運行電壓情況下。根據(jù)特定應(yīng)用的需要，不同深度可以提供不同的有益結(jié)果?？紤]到本公開內(nèi)容，會理解不同DDC深度在不同應(yīng)用、不同器件幾何形狀和特定設(shè)計的多個參數(shù)中是可能的。根據(jù)特定應(yīng)用的參數(shù)，形成DDC晶體管中所用的不同區(qū)厚度、摻雜劑濃度和運行條件可以提供不同的有益結(jié)果。如同將論述的，一些結(jié)構(gòu)和方法與DDC設(shè)計有關(guān)，其可以在相同晶片和管芯上布置的單片電路中與傳統(tǒng)晶體管器件一起生產(chǎn)。DDC可以允許CMOS器件具有相比于具有高摻雜溝道的傳統(tǒng)體CMOS的減小的σ VT，允許增大的Vt的可變性。相比于傳統(tǒng)體CMOS晶體管，DDC設(shè)計還可以具有強的體效應(yīng)，這可以允許改進的體偏置輔助的對晶體管電壓閾值設(shè)定的控制。存在許多方式來配置DDC，以實現(xiàn)不同的益處，本文提出的另外的結(jié)構(gòu)和方法可以單獨或結(jié)合DDC來使用，以產(chǎn)生額外的益處。這些結(jié)構(gòu)和制造這些結(jié)構(gòu)的方法允許FET晶體管相比于傳統(tǒng)納米級器件具有低運行電壓和低閾值電壓。此外，DDC晶體管可以被配置為允許在電壓體偏置生成器的幫助下靜態(tài)地設(shè)置閾值電壓。在一些實施例中，甚至可以動態(tài)地控制閾值電壓，允許極大地減小晶體管泄漏電流(通過設(shè)定電壓偏置以針對低泄漏、低速工作上調(diào)^)，或者增大晶體管泄漏電流(通過針對高泄漏、高速工作下調(diào)\)。最終，這些結(jié)構(gòu)和制造這些結(jié)構(gòu)的方法用于設(shè)計具有可以在電路工作的同時進行動態(tài)調(diào)整的FET器件的集成電路。因此，可以用名義上相同的結(jié)構(gòu)來設(shè)計集成電路中的晶體管，并可以控制、調(diào)節(jié)或編程，以響應(yīng)于不同偏置電壓在不同運行電壓下工作，或者響應(yīng)于不同偏置電壓和運行電壓在不同運行模式下工作。另夕卜，可以在制造后配置這些以用于電路內(nèi)的不同應(yīng)用。本文參考晶體管說明了某些實施例和實例，并突出了提供晶體管的創(chuàng)新結(jié)構(gòu)和方法的特征和益處。然而，這些實例中固有的概念在生產(chǎn)集成電路的結(jié)構(gòu)和方法中的適用性是可擴展的，并且不局限于晶體管或體CMOS。因此，在本領(lǐng)域中將會理解，本發(fā)明的精神和范圍不局限于這些實施例和實例或本文所附權(quán)利要求，以及相關(guān)的及共同指定的應(yīng)用，但可以有利地應(yīng)用于其它數(shù)字電路環(huán)境中。在以下說明中，給出了可以在其中實施本發(fā)明的一些優(yōu)選方式的多個具體細節(jié)。顯然，可以在無需這些具體細節(jié)的情況下實現(xiàn)本發(fā)明。在其它實例中，沒有詳細示出公知的電路、部件、算法和工藝，或者以示意性的或方框圖形式示出，以便不在不必要的細節(jié)方面使得本發(fā)明難以理解。另外對于大多數(shù)部分，省略了有關(guān)于材料、工具、工藝時序、電路布局和管芯設(shè)計的細節(jié)，因為此類細節(jié)對于完整理解本發(fā)明是不必要的，認(rèn)為它們在相關(guān)領(lǐng)域普通技術(shù)人員的理解能力內(nèi)。在以下說明和權(quán)利要求中通篇使用了某些術(shù)語以指代特定系統(tǒng)部件。類似地，會理解，可以以不同名稱來指代部件，本文的說明并非旨在區(qū)分名稱上而非功能上不同的部件。在以下論述和權(quán)利要求中，以開放的方式使用詞語“包括”和“包含”，因此例如應(yīng)解釋為意思是“包括，但不限于”。本文說明了上述的方法和結(jié)構(gòu)的多個實施例和實例。會認(rèn)識到，該詳細說明僅是說明性的，任何情況下都并非旨在是限制性的。本領(lǐng)域技術(shù)人員得益于本公開內(nèi)容易于想到其它實施例。將對附圖中所示的實施例加以具體介紹。相同的附圖標(biāo)記在附圖和以下具體說明中通篇用于指代相同或相似的部分。為了清楚，沒有示出和說明本文所述的實施方式和實施例的全部常規(guī)特征。當(dāng)然，會理解，在本公開內(nèi)容的任何此類實際實施方式的開發(fā)中，通常會做出多個實施方式特定的決策，以便實現(xiàn)開發(fā)者的特定目標(biāo)。此外，會理解，該開發(fā)工作有可能是復(fù)雜且耗時的，但對于得益于本公開內(nèi)容的本領(lǐng)域技術(shù)人員來說仍然是常規(guī)的工程任務(wù)。此外，將按照物理和功能區(qū)或?qū)觼碚f明注入的或者以其它方式存在于半導(dǎo)體的襯底或晶體層中用以改進半導(dǎo)體的物理和電氣特性的原子的濃度。本領(lǐng)域技術(shù)人員可以將這些理解為具有特定濃度平均值的材料的三維體。或者，可以將它們理解為具有不同或空間上變化的濃度的子區(qū)或子層。它們也可以作為摻雜劑原子的小組、基本上類似地?fù)诫s劑原子的區(qū)域等，或者其它物理實施例而存在。對基于這些特性的區(qū)域的說明并非旨在限制形狀、實際位置或取向。它們也并非旨在將這些區(qū)域或?qū)泳窒抻谒玫墓に嚥襟E的任何特定類型或數(shù)量、層的類型或數(shù)量(例如，合成的或單一的)、半導(dǎo)體沉積、蝕刻技術(shù)、或者生長技術(shù)。這些工藝可以包括外延形成的區(qū)或原子層沉積、摻雜劑注入方法或包括線性的、單調(diào)增大的、退化或其它適合的空間變化的摻雜劑濃度的特定豎直或橫向摻雜劑剖面。本文包括的實施例和實例可以示出所用的特定處理技術(shù)或材料，諸如以下說明并在以下附圖中示出的外延及其它工藝。這些實例僅旨在作為說明性實例，不應(yīng)將它們解釋為限制性的。摻雜劑剖面可以具有摻雜劑濃度不同的一個或多個區(qū)或?qū)?，定義了濃度中的變化和如何定義區(qū)或?qū)樱还芄に嚾绾?，是否可以借助包括紅外光譜法、盧瑟福背散射法(RBS)、二次離子質(zhì)譜法(SIMS)或使用不同定性或定量摻雜劑濃度確定方法的其它摻雜劑分析工具的技術(shù)來加以檢測。在一個實施例中，可以用低功率晶體管來配置用于低功率電路的構(gòu)造塊，例如，本文提供的低功率場效應(yīng)晶體管，其可以在1.0伏或更低的電壓Vdd工作。在一個實例中，晶體管可以包括多晶硅柵極，具有小于100納米的柵極長度，其中，柵極包括多晶硅層和介電層。器件進一步包括低摻雜外延溝道，其接觸多晶硅柵極的介電層?？梢砸栽诘蛽诫s外延溝道下且在晶體管體上延伸的方式設(shè)置高摻雜屏蔽層?？梢蕴幚砥帘螌右詼p小摻雜劑在低摻雜外延溝道中的擴散，如以下更詳細論述的。器件包括源極和漏極，以及在源極與漏極之間延伸的低摻雜外延溝道。在某些實施例中，還可以包括體分接頭，以允許將體偏置電壓施加到晶體管體。體偏置依賴于體效應(yīng)現(xiàn)象，以調(diào)節(jié)MOSFET的Vt，且通常量化為體效應(yīng)系數(shù)。如會理解的，相對于源極前向體偏置(FBB)所述體減小了 Vt，這增大了晶體管速度。然而，因為泄漏對Vt的指數(shù)相關(guān)性，其還導(dǎo)致功率使用的大量增加。類似地，反向體偏置(RBB)減小了泄漏，但以減小速度和增大延遲為代價。在某些實施例中，例如體偏置的施加允許將閾值電壓Vt增大到大于0.3伏的值。體分接頭(tap)示意性地示出為在體偏置生成器與晶體管體之間的連接，根據(jù)應(yīng)用，其可以應(yīng)用于單個器件、器件的組、或者給定集成電路上的整個電路或子電路。根據(jù)這些實施例，改進的σ Vt允許更強的體偏置系數(shù)，后者又允許Vt中改進的變化。在現(xiàn)有技術(shù)的系統(tǒng)中，體偏置系數(shù)通過高摻雜溝道來改進，這導(dǎo)致σ Vt的較寬且不希望出現(xiàn)的范圍。因此，需要將高閾值電壓用于此類器件，從而以體偏置間接(mediated)控制來工作。根據(jù)本文所述的實施例，可以用低σ Vt和Vt的高可調(diào)值來構(gòu)造器件。此外，在給與設(shè)計者在單個SoC上混合和匹配各種部件的獨特能力的情況下，可以分離地且獨立地設(shè)置和/或調(diào)節(jié)體偏置和Vt。同樣，創(chuàng)新的結(jié)構(gòu)和方法被配置為減小大批電子器件和系統(tǒng)中的功耗，它們可以與各種不同部件一起生產(chǎn)，包括數(shù)字和模擬器件，也可以與傳統(tǒng)的器件在同一電路中一起生產(chǎn)。根據(jù)本文所述的實施例，提供了器件、系統(tǒng)和方法，它們允許極大地改進(降低)σ Vt,還提供了改進的和強體偏置系數(shù)。因此，具有強體偏置的各種可調(diào)Vt是可能的，得到了以較低功率工作的更好性能的器件和系統(tǒng)。為了實現(xiàn)它，提供了對工藝友好的技術(shù)，用于在同一管芯上以精確和寬范圍的Vt控制和改進的oVT構(gòu)造各種晶體管。此外，提供了可以在單個SoC上構(gòu)造的結(jié)構(gòu)，能夠分別設(shè)置體偏置系數(shù)和VT。消除這兩個設(shè)置的相互影響為設(shè)計者提供了在單個SoC上混合并匹配極為不同的晶體管器件的能力。圖1示出了示例性SoClOO，以幾個不同的數(shù)字和模擬晶體管結(jié)構(gòu)配置在硅片115上，其可以包含在使用本文所述方法的器件中。根據(jù)本文所述的方法和工藝，可以使用體CMOS在硅上生產(chǎn)具有創(chuàng)新和傳統(tǒng)晶體管器件和結(jié)構(gòu)的各種組合的系統(tǒng)。在不同實施例中，可以將芯片分割為一個或多個區(qū)域，其中動態(tài)偏置結(jié)構(gòu)10、靜態(tài)偏置結(jié)構(gòu)12或無偏置結(jié)構(gòu)14分別或以某些組合方式存在。例如，在動態(tài)偏置區(qū)10中，動態(tài)可調(diào)器件16可以連同高和低乂:器件18、20以及可能的DDC邏輯器件21 —起存在。例如，在靜態(tài)偏置區(qū)12中，DDC邏輯器件102可以連同傳統(tǒng)邏輯器件104以及高和低Vt器件22、24 —起存在。在無偏置的區(qū)14中，DDC模擬器件106、傳統(tǒng)模擬器件108和具有I/O通信信道112的傳統(tǒng)I/O模擬系統(tǒng)110可以共同存在。在該示例性系統(tǒng)中，各種不同器件可以存在于單個SoCIOO上，其可以分成不同的區(qū)，這可以取決于希望用于每一區(qū)的偏置的類型。因此，SoCIOO可以包括DDC數(shù)字邏輯器件102、傳統(tǒng)數(shù)字邏輯器件104、DDC模擬器件106、傳統(tǒng)模擬器件108及傳統(tǒng)輸入和輸出(I/O)模擬電路和系統(tǒng)110、高和低Vt器件18、20、22、24，及可能的其它器件，它們可以經(jīng)由公共總線114、線路跡線(未示出)或其它互連在電路內(nèi)彼此相互連接。作為公共襯底115上的體CMOS形成或者以其它方式處理器件，公共襯底115通常是硅或其它類似的襯底。SoClOO包括具有DDC橫截面剖面的至少一個或多個器件106，其一個實例在此示出為各種模擬和數(shù)字晶體管120、130、140、150，它們?nèi)靠梢怨餐纬捎谝r底115上。第一器件120是數(shù)字晶體管，具有柵極堆疊體122和間隔部、源極和漏極124/126、深耗盡溝道128下的淺阱127 (或者晶體管的體)和屏蔽層129，屏蔽層129在淺溝槽隔離(STI)結(jié)構(gòu)117之間延伸。該剖面的意義是由這個及其它器件借助深耗盡溝道和屏蔽層可能獲得的低功率特性。另一個數(shù)字器件130具有柵極堆疊體132和間隔部、源極和漏極134/136、和深耗盡溝道138下的淺阱137。與器件120不同，這個數(shù)字器件130具有屏蔽層139，其連同DDC138 —起在源極與漏極134/136之間延伸。類似于器件120，這個剖面的意義是由這個及其它器件借助深耗盡溝道和屏蔽層可能獲得的低功率特性。左側(cè)第三和第四器件是模擬器件，它們分享在其溝道區(qū)中的數(shù)字器件的一些物理特性，為這些及其它類似的模擬器件提供了功率節(jié)省特征。模擬器件140是數(shù)字晶體管，具有柵極堆疊體142和間隔部、源極和漏極144/146、在深耗盡溝道148下的淺阱147，和屏蔽層149，其在STI結(jié)構(gòu)117之間延伸。類似于上述的數(shù)字器件，這個模擬器件剖面的意義是由這個及其它模擬器件借助深耗盡溝道和屏蔽層可能獲得的低功率特性。另一個模擬器件150具有柵極堆疊體152和間隔部、源極和漏極154/156、和在深耗盡溝道158下的淺阱157。與器件140不同，這個數(shù)字器件150具有屏蔽層159，其連同DDC158 —起在源極與漏極154/156之間延伸。類似于器件140，這個剖面的意義是由這個及其它器件借助深耗盡溝道和屏蔽層可能獲得的低功率特性。以下將更進一步示出并說明這些及其它器件。在以下應(yīng)用中，希望將偏置電壓施加到晶體管的體127，諸如圖1中所示的偏置電壓源160。根據(jù)一個實施例，可以通過將偏置電壓施加到體來動態(tài)設(shè)置給定器件或多個器件的VT。因此，同樣，根據(jù)應(yīng)用，示意性地示出為在偏置電壓源160與晶體管之間的連接的體分接頭可以應(yīng)用于單個器件、器件的組、或者給定集成電路上的整個電路或子電路。根據(jù)這些實施例，改進的σ Vt允許更強的允許Vt中改進的變化的體偏置系數(shù)。這些器件可以具有高或低的Vt，并可以以不同參數(shù)來構(gòu)造。此外，這些器件可以構(gòu)造在單個SoC上，具有分別設(shè)置體偏置系數(shù)和Vt的能力。同樣，消除這兩個設(shè)置的相互影響為設(shè)計者提供了在單個SoC上混合并匹配極為不同的晶體管器件的能力。結(jié)果，可以調(diào)整并匹配諸如長和短溝道器件的不同器件的Vt設(shè)置，以在不同器件間建立功率一致性。實際上，相比于任意器件的總VT，VT的調(diào)整相對較小，例如0.2V?？梢杂闷渌に嚨玫絍t中較大的變化，所述其它工藝?yán)鐬榻饘贃艠O的構(gòu)造、柵極功函數(shù)、選擇性EPI沉積、離子注入、退火及提供Vt中更廣泛變化的其它工藝。參考圖2，示出了用于生產(chǎn)用于模擬和數(shù)字器件的不同類型DDC結(jié)構(gòu)的簡要工藝流程圖200。在此所示的工藝在其說明中旨在是概括和和寬泛的，以便不使得發(fā)明概念難以理解，以下闡明更詳細的實施例和實例。這些連同其它工藝步驟一起允許對包括DDC結(jié)構(gòu)器件以及傳統(tǒng)器件的集成電路進行處理和制造，從而允許設(shè)計覆蓋具有改進性能和較低功率的模擬和數(shù)字器件的全部范圍。
此外，借助調(diào)整Vt的能力，可以匹配不同晶體管，允許在同一硅晶片上生產(chǎn)極為不同的器件。可以使用公知的處理技術(shù)和設(shè)計規(guī)則連同傳統(tǒng)器件一起形成創(chuàng)新的結(jié)構(gòu)。這可以借助將體偏置系數(shù)的設(shè)置與Vt的設(shè)置分離來獲得。在步驟202中，過程以阱形成開始，其可以是根據(jù)不同實施例和實例的許多不同工藝中的一個。如在203中所示的，阱形成可以在STI (淺溝槽隔離)形成204之前或之后，這取決于應(yīng)用和希望的結(jié)果。硼(B)、銦(I)或其它P型材料可以用于P型注入，砷(As)或磷(P)及其它N型材料可以用于N型注入。對于PMOS阱注入，可以在10到80keV范圍內(nèi)以I X IO13到8 X IO1Vcm2的濃度注入P+注入。可以在5到60keV范圍內(nèi)以I X IO13到8 X IO13/cm2的濃度注入As+。對于NMOS阱注入，硼注入B+注入可以在0.5到5keV范圍內(nèi)，并在IXlO13到8 X IO1Vcm2的濃度范圍內(nèi)?？梢栽?0到60keV范圍內(nèi)以IXlO14到5 X IO1Vcm2的濃度執(zhí)行鍺注入Ge+?？梢栽?.5到5keV范圍以I X IO13到8 X 1013/cm2的濃度執(zhí)行碳注入C+。晶片上的一些器件是DDC類型器件，其它的是非DDC類型器件，工藝可以包括與本文所述相同的工藝流程，其中可以在無需DDC處理的某些器件上選擇性地掩蔽一些注入。阱形成202可以包括:Ge/B(N)、As(P)的束線注入，之后是外延(EPI)預(yù)清潔處理，隨后最終是非選擇性的均厚EPI沉積，如202A中所示的?？商鎿Q地，可以使用B (N)、As (P)的等離子體注入，之后是EPI預(yù)清潔，隨后最終是非選擇性(均厚)EPI沉積來形成阱，202B。阱形成可替換地包括:B(N) ,As(P)的固態(tài)一源極擴散，之后是EPI預(yù)清潔，隨后最終是非選擇性(均厚)EPI沉積，202C。作為再另一個可替換方案，阱形成可以簡單地包括:阱注入，之后是B(N)、P(P)的原位摻雜的選擇性EPI。以下將進一步說明，可以以想到的不同類型的器件來配置阱形成，包括創(chuàng)新的DDC結(jié)構(gòu)、傳統(tǒng)結(jié)構(gòu)、高Vt結(jié)構(gòu)、低Vt結(jié)構(gòu)、改進的σ Vt、標(biāo)準(zhǔn)或傳統(tǒng)σ VT。本文所述的實施例允許在公共襯底上以不同阱結(jié)構(gòu)且根據(jù)不同參數(shù)配置的許多器件中的任意一個。STI形成204同樣可以在阱形成202之前或之后進行，其可以包括在低于900°C溫度的低溫溝槽犧牲氧化物(TSOX)襯里，以下結(jié)合圖6A-H更詳細論述?？梢杂枚鄠€不同方式由不同材料以不同功函數(shù)形成或者構(gòu)造柵極堆疊體204。一個選擇是多晶/SiON柵極堆疊體206A。另一個選擇是先柵極工藝206B，包括SiON/金屬/多晶和/或SiON/多晶，隨后是高K/金屬柵極。另一個選擇，后柵極(gate-last)工藝206C包括高K/金屬柵極堆疊體，其中，可以用“先高K 一后金屬柵極”流程或者“后高K -后金屬柵極”流程來形成柵極堆疊體。再另一個選擇，206D是金屬柵極，其包括可根據(jù)器件構(gòu)造調(diào)節(jié)范圍的功函數(shù)，N(NMOS)/P(PMOS)/N(PMOS)/P(NMOS)/中間帶隙或者在其間的任何位置。在一個實例中，N具有4.05V±200mV的功函數(shù)(WF)，P具有5.01V±200mV的WF。接下來，在步驟208中，可以注入源極/漏極尖端(tip)，或者任選地可以不注入，這取決于應(yīng)用。尖端的尺寸可以按需要改變，并將部分取決于是否使用柵極間隔部。在一個選擇中，在208A中可以不進行尖端注入。接下來，在可任選的步驟210和212中，可以在源極和漏極區(qū)中形成PMOS或NMOSEPI層，作為應(yīng)變溝道的性能增強器。本領(lǐng)域技術(shù)人員會理解在應(yīng)變溝道的領(lǐng)域中存在大量的文獻。對于后柵極的柵極堆疊體選擇，在步驟214中，形成后柵極模塊。這可以僅用于后柵極工藝214A。將更詳細地并借助以下的實例來說明這些及其他特征。參考圖2B，示出了曲線圖203，該曲線圖203示出了晶體管器件中不同溝道層的不同范圍。這些范圍是深度和濃度的測量值，其限定了器件的不同層，包括溝道、閾值電壓設(shè)置層和屏蔽層。使用包括本文所述的那些實例的多種工藝在溝道內(nèi)形成這些不同層。深度和濃度的這些范圍定義了體偏置(Vbb)和閾值電壓(Vt)的示例的可能性的范圍。.X=10-50nm,理想情況下 30nm (溝道).Y=l_30nm，理想情況下 2Onm (VTA 層).Z=10_40nm，理想情況下30m (屏蔽層).A ^ 5el7at/cm3,理想情況下< lel7at/cm3.5el7at/cm3 ^ B ^ 5el8at/cm3,理想情況下 lel8at/cm3.5el8at/cm3 ^ B ^ le20at/cm3,理想情況下 lel9at/cm3.m=l-10nm/十個，理想情況下<5nm/十個.nl=l-15nm/十個，理想情況下<5nm/十個.n2=l-10nm/十個，理想情況下<5nm/十個.n3>10nm/十個，理想情況下`>20nm/十個實例:假定B 是 5e 18隨著B增大到lel9，Vt增大(高達0.5V)隨著B減小到0，Vt減小(高達-0.5V)假定X 是 30nm隨著X增大到50nm，Vt減小(高達-0.5V)隨著X減小10nm，Vt增大(高達0.5V)假定C 是 lel9隨著C增大到2el9，體系數(shù)增大40%隨著C減小到5el9，體系數(shù)減小40 $假定Y 是 15nm隨著Y增大到30nm，Vt減小(高達-0.5V)隨著Y減小到lnm，Vt增大(高達0.5V)參考圖2C和2D，示出了根據(jù)以上范圍配置的多個摻雜剖面。剖面220-A、220-B和220-C分別示出了:現(xiàn)有技術(shù)的剖面曲線，包括可以無需EPI層而執(zhí)行的SSRW或逆行注入(retrograde implant);凸和凹剖面,其也可以無需EPI層而僅以向外擴散而形成。根據(jù)本文所述的實施例，凹槽曲線示出了不同層的剖面，其定義了提供了獨特的特性的溝道區(qū)、Vt設(shè)置層和屏蔽層。這些特性包括在單個晶體管中分別控制Vt和Vbb的能力。根據(jù)凹槽所在的位置，可以實現(xiàn)晶體管的不同特性。在圖2C和2D中示出了不同結(jié)構(gòu)220-D到220-P。實例220-D包括具有90°或更大的中間拐點的凹槽，并可以在形成器件的阱和溝道時以單個EPI層產(chǎn)生。反向凹槽220-E具有小于90°的中間拐點，表示在Vt設(shè)置層與屏蔽層之間的摻雜劑濃度中的相對下降，并可以在形成器件的阱和溝道時以分級的(graded)單個EPI層或者以雙EPI層產(chǎn)生。淺凹槽220-F具有大于120°的凹槽角，表示與Vt設(shè)置層和屏蔽層相對較平滑的濃度對比，并可以在形成器件的阱和溝道時以分級的單個EPI層產(chǎn)生。低水平凹槽220-G表示Vt設(shè)置層中摻雜劑的較低濃度，并可以在形成器件的阱和溝道時以單個EPI層產(chǎn)生。深反向凹槽220-H表示相比于淺反向凹槽，在Vt設(shè)置層與屏蔽層之間的濃度中較深的中間下降，并可以在形成器件的阱和溝道時以分級的單個EPI層或者以雙EPI層產(chǎn)生。220-J中的高水平凹槽示出了 Vt設(shè)置層中相對高的摻雜劑濃度以及在屏蔽層之前的趨于平緩的實例，并可以在形成器件的阱和溝道時以單個EPI層產(chǎn)生。高反向凹槽220-K示出了 Vt屏蔽層中相對高的摻雜劑水平，隨后在屏蔽層之前摻雜劑水平中間下降的實例，并可以在形成器件的阱和溝道時以分級的單個EPI層或者以雙EPI層產(chǎn)生。給定上述實施例，其他變化也是可能的，包括:多凹槽剖面220-L，可以在形成器件的阱和溝道時以雙或多個EPI層產(chǎn)生，及多反向凹槽20-M，可以在形成器件的阱和溝道時以分級的單個或多個EPI層產(chǎn)生。其他變化也是可能的，諸如復(fù)合剖面220-N，復(fù)合反向剖面220-0，掩埋溝道220-P，及可以用單個或多個EPI層、一個或多個分級的EPI層、及本文所述的和本領(lǐng)域技術(shù)人員已知的其他工藝來產(chǎn)生以調(diào)整在溝道不同深度的摻雜劑水平的溝道剖面的其他變化。本領(lǐng)域技術(shù)人員會理解，在給定本公開內(nèi)容的情況下，其他剖面也是可能的。參考圖3，示出了結(jié)構(gòu)的多個選項的實例300，在圖4A-4L中示出了它們的工藝流程。選項A302示出了基準(zhǔn)(base I ine )創(chuàng)新晶體管結(jié)構(gòu)，其例如可以用于邏輯電路、SRAM器件或模擬器件，其包括具有淺阱、DDC溝道和TiN/多晶柵極堆疊體的晶體管。在一個實例中，選項A包括具有金屬/多晶混合柵極堆疊體的晶體管。金屬可以包括TaN、TiN、TiAlN、Mo或Ni,或者其他金屬,其中可以將得到的功函數(shù)從中間帶隙(midgap)調(diào)節(jié)到P+或N+多晶功函數(shù)的功函數(shù)。此外，例如ALD (原子層沉積)可以用作沉積技術(shù)。沉積的方法可任選地包括PVD (物理氣相沉積)或CVD (化學(xué)氣相沉積)。選項B304包括基準(zhǔn)創(chuàng)新晶體管結(jié)構(gòu)、淺阱、DDC溝道和TiN/多晶柵極堆疊體，并進一步包括非淺阱選項，所述非淺阱選項具有POR阱、DDC溝道和TiN/多晶柵極堆疊體以及具有POR阱、DDC溝道和TiN/多晶柵極堆疊體的模擬晶體管。選項C306包括淺阱、DDC溝道和POR柵極堆疊體以及具有POR阱、DDC溝道和TiN/多晶柵極堆疊體的可任選的非淺阱。不同選項提供了不同器件特性，并提供了使N型功函數(shù)適應(yīng)于可以用于PMOS模擬器件上的柵極的能力。參考表2，以圖表說明了多個器件，以顯示與NMOS和PMOS結(jié)構(gòu)的兼容性，表3示出了用于淺阱、非淺阱、傳統(tǒng)器件的三個選項的適用性，以及為每一個選項的流程增加多少掩模。掩模數(shù)隨每一個晶體管組合變化，如表3所示，根據(jù)所希望的選項，所需的額外掩?？梢陨僦烈粋€或多達三個。圖4A-L示出了用于創(chuàng)新的晶體管結(jié)構(gòu)的基準(zhǔn)，其例如可以用于邏輯電路、SRAM器件或模擬器件，包括具有淺阱、DDC溝道和TiN/多晶柵極堆疊體的晶體管。過程以硅晶片開始，所述硅晶片通常用于在其上形成多個集成電路。圖4A-L將借助硅晶片的一系列漸進的橫截面顯不幾個不同電路部件的處理的一個實例。圖5A-5J和6A-6M將不出可替換的實施例。隨著過程進展，存在不同結(jié)構(gòu)的交叉和去除，其中替換或者消除了一些結(jié)構(gòu)。因此，必須去除漸進圖中的標(biāo)記，因此在直到最后的所有圖中不會顯示所有編號標(biāo)記。這個實例將示出用于處理部件器件的工藝，部件器件包括PMOS DDC邏輯晶體管、NMOS DDC邏輯晶體管、PMOS DDC模擬晶體管、NMOS DDC模擬晶體管、PMOS傳統(tǒng)邏輯晶體管、NMOS傳統(tǒng)邏輯晶體管、PMOS傳統(tǒng)模擬晶體管、NMOS傳統(tǒng)邏輯晶體管、高Vt器件、低Vt器件、及單個SoC上的其他器件。本領(lǐng)域技術(shù)人員會理解，給定本文所述的實例的情況下，這些及其他器件的不同組合和排列也是可能的，以下的實例僅用于說明性目的。在圖4A中，器件400包括P型襯底402。首先對準(zhǔn)STI，隨后是P型阱(PWL)構(gòu)圖和注入以形成PWL410，和N型阱(NWL)構(gòu)圖以形成NWL412。在可替換的實施例中，可以使用與所不的相同的基礎(chǔ)結(jié)構(gòu)形成非淺講404和模擬的輸入/輸出電路(I/O) 406。在一個實例中，N 阱=As(50-150keV, Iel3_lel4)，P 阱=B(10_80keV，Iel3_lel4)。根據(jù)一個實施例，在STI構(gòu)圖前進行阱構(gòu)圖，這與傳統(tǒng)的已知流程相反。此外，一些器件可以獲得淺阱，其提供了額外的晶體管和電路功能。在淺阱器件的情況下，在NMOS晶體管中形成N阱，在PMOS晶體管中形成P阱。在非淺阱器件的情況下，在PMOS晶體管中形成N阱，反之亦然。參考圖4B，以在注入一個時掩蔽另一個的分離的構(gòu)圖注入淺阱414 (淺N型阱)和416 (淺P型阱)。對于非淺阱器件404以及模擬I/O器件406，這個實例沒有注入淺阱。在一個實例中，SN 阱=As(15-80keV，Iel3_lel4)，SP 阱=B (5_30keV，Iel3_lel4)。在這個實例中，淺阱是可任選的，且可以使用光刻掩模來形成或阻擋，以便在同一晶片上制造兩類晶體管。在圖4C中，執(zhí)行N型屏蔽以在淺N阱上注入As420，并執(zhí)行P型屏蔽以在淺P阱上注入Ge、B或C424。此外，執(zhí)行邏輯VTP (用于P型器件的Vt設(shè)置層)構(gòu)圖418L/S/H注入，用于設(shè)置淺N阱上的Vt設(shè)置層。類似地，執(zhí)行邏輯VTN (用于N型器件的Vt設(shè)置層)構(gòu)圖422L/H/S注入，用于設(shè)置淺P阱上的Vt設(shè)置層。在這個實例中以相同方式為非淺阱器件但不為模擬和I/O器件形成相同的層。在這個實例中，P型屏蔽例如可以是Ge、B和C注入中的任意一個或全部的組合(Ge (30-70keV5el3-5el4), B (0.5-2.5keVlel3_5el4)，C (2-8keV5el3_5el4))。N型屏蔽例如可以是As或P中的任意一個或全部的組合(As(3k-8k2el3-2el4)，P(2k-5k2el3-2el4))。NVTA 可以是 B 和 / 或 BF2 的組合(示例性劑量，能量=B (0.1k-5klel2-5el4) ,BF2 (0.5k-20keVlel2_5el4) )。PVTA 可以是 As 和 / 或 P 的組合(示例性劑量，能量=As (Ik-20klel2-5el4)，無機磷(0.5k_12keVlel2_5el4))。參考圖4D，針對每一類器件執(zhí)行兩個步驟，首先是DDC溝道EPI預(yù)清潔，隨后是DDC溝道EPI沉積，以給出EPI層426。在一個實例中，可以在包括DDC和非DDC阱的整個晶片上外延沉積Si的本征層(IO-SOnm)。在沉積之前，可以執(zhí)行表面處理的組合，以確保EPI與襯底之間的潔凈分界面，從而提供最佳表面處理，以便保持EPI層中的低缺陷密度?？梢詢H需在希望是DDC晶體管的阱中形成屏蔽層。可以使用光刻法掩蔽其他區(qū)域。此外，可以由器件中所期望的Vt來確定VTA層劑量/能量，例如以得到高Vt或低Vt器件，它們分別會需要多或少的劑量。參考圖4E，分別針對模擬器件的P阱和N阱形成高Vt構(gòu)圖和注入430、432。在這個實例中，在包括DDC和非DDC阱的整個晶片上外延沉積Si的本征層(10-80nm)。在一個實例中，在沉積前，可以執(zhí)行表面處理的組合，以確保EPI與襯底之間的潔凈分界面。確保適當(dāng)?shù)谋砻嫣幚砜梢允侵匾?，以便保持EPI層中的低缺陷密度。參考圖4F，在所有器件上執(zhí)行STI構(gòu)圖和蝕刻及之后的STI填充/拋光和犧牲氧化以形成STI434。傳統(tǒng)淺溝槽隔離工藝可以用于定義硅中的有效區(qū)域。實際上，需要將在STI形成期間的溫度循環(huán)限制在<900°C，以便與阱堆疊體兼容。在圖4G中，執(zhí)行例如諸如SiO2、高K或SiON之類的柵極電介質(zhì)的形成，以便為每一個器件形成柵極介電層436。在模擬I/O器件上形成可以是高K或SiO2的厚柵極介電層436。接下來，在淺阱、非淺阱和模擬I/O器件中的每一個上執(zhí)行ALD TiN沉積(在這個實例中是2 - 4nm) 438，之后是多晶一硅沉積(這個實例中是5 — IOnm) 440，以給出層438和440。在此，可以使用傳統(tǒng)技術(shù)在暴露的Si區(qū)域上生長SiON的薄層，以充當(dāng)柵極電介質(zhì)。在一些情況下SiON可以由高K電介質(zhì)代替?？梢杂弥T如TiN的ALD中間帶隙金屬的薄層(2 — 5nm)覆蓋電介質(zhì)?？梢杂枚嗑?Si的薄層(5nm)覆蓋金屬層。在一些實施例中，可以使用簡單的SiO2/多晶-Si虛設(shè)柵極堆疊體，其稍后可以由高K金屬柵極在替換柵極流程中代替。在圖4H中，剝離模擬I/O器件的TiN層438。在此，隨后使用光刻法暴露出諸如在其中不希望有金屬柵極的諸如模擬I/o器件之類的器件。從這些區(qū)域剝離多晶-Si和TiN0借助電路上的多個器件，隨后從晶片去除抗蝕劑，以便留下一些具有金屬的器件和一些不具有金屬的器件。在圖41中，執(zhí)行多晶-Si層沉積442，在此隨后將多晶-Si沉積在整個晶片上，在一個實例中厚度是80-100nm。這之后可以是平坦化，以去除由較早的5nm多晶-Si沉積導(dǎo)致的任何表面形狀。這之后是HM沉積，以使用傳統(tǒng)光刻法來幫助多晶構(gòu)圖，給出層444。參考圖4J，對多晶進行構(gòu)圖以在晶片上形成柵極446A、446B (對于非淺阱器件而言是448A、448B)。在一些器件中，可以存在多晶-Si柵極。在其它器件中會存在TiN/多晶-Si堆疊體柵極。在其它器件中，會存在具有或不具有DDC阱堆疊體的淺阱，例如模擬I/O器件，柵極450A、450B。參考圖4K，為每一個器件增加尖端和間隔部(用于淺阱器件的S/D452A、452B、456A、456B 和間隔部 454A、454B、458A、458B ;用于非淺阱器件的 S/D462A、462B、466A、466B和間隔部460A、460B、464A、464B ;及用于模擬I/O器件的S/D470A、470B、474A、474B和間隔部468A、468B、472A、472B)。在一個實例中，傳統(tǒng)處理可以用于在多晶-Si上注入N和P擴展結(jié)，并形成間隔部。參考圖4L, 一旦形成間隔部,就在每一個器件中使用傳統(tǒng)技術(shù)在每一個NMOS和PMOS器件中形成深S/D結(jié)476A、476B、478A、478B。在一些情況下，可以在PMOS器件的S/D區(qū)中集成SiGe，同時可以將Si或SiCEPI集成在NMOS器件中。隨后的步驟可以類似于阱建立的CMOS處理。柵極材料475和477在間隔部之間產(chǎn)生。根據(jù)一個實施例，通過使用這個工藝流程，可以形成在單個晶片上具有或不具有淺阱和具有多晶柵極或金屬柵極堆疊體的NMOS和PMOS器件。圖5A到5J示出了具有后柵極結(jié)構(gòu)的可替換實施例。在圖5A中，器件500包括P型襯底502。首先對準(zhǔn)STI，之后是P型阱(PWL)構(gòu)圖和注入以形成PWL504，以及N型阱(NWL)構(gòu)圖以形成NWL5106。類似于上面，在一個實例中，N阱=As (50_150keV, Iel3_lel4)，P阱=B(10-80keV，Iel3_lel4)。類似于以上討論的，可以在STI構(gòu)圖前進行阱構(gòu)圖，這與傳統(tǒng)已知的流程相反。參考圖5B，以分離的構(gòu)圖注入淺阱508 (淺N型阱)和510 (淺P型阱)，以便在對一個進行注入時掩蔽另一個。類似于以上，在一個實例中，SN阱=As(15-80keV，lel3-lel4)，SP阱=B (5-30keV，Ie 13-1e 14)。在這個實例中，淺阱是可任選的，可以使用光刻掩蔽來形成或阻擋，以便在同一晶片上得到兩類晶體管。在淺阱器件的情況下，在NMOS晶體管中形成N阱，在PMOS晶體管中形成P阱。在非淺阱器件的情況下，在PMOS晶體管中形成N阱，反之亦然。在圖5C中，執(zhí)行N型屏蔽，以在淺N阱上注入As512，執(zhí)行P型屏蔽，以在淺P阱上注入Ge/B/C的組合514。此外，執(zhí)行邏輯VTP (用于P型器件的Vt設(shè)置層)構(gòu)圖516L/S/H注入，用于設(shè)置P阱上的Vt設(shè)置層。類似地，執(zhí)行邏輯VTN (用于N型器件的Vt設(shè)置層)構(gòu)圖518L/H/S注入，用于設(shè)置N阱上的Vt設(shè)置層。在這個實例中，P型屏蔽可以是Ge、B和C注入中的任意一個或全部的組合。對于N型屏蔽，工藝可以是As或P中的任意一個或二者的組合。僅需在希望是DDC晶體管的阱中形成屏蔽層。任選地可以使用光刻法掩蔽其他區(qū)域。此外，可以由器件中所期望的Vt來確定VTA層劑量/能量，例如以便得到高Vt或低Vt器件，它們分別會需要較多或較少的劑量。參考圖5D，為EPI沉積執(zhí)行兩個步驟，首先是DDC溝道EPI預(yù)清潔，隨后是DDC溝道EPI沉積，以給出EPI層520。參考圖5E，在所有器件上執(zhí)行STI構(gòu)圖和蝕刻及之后的STI填充/拋光和犧牲氧化以形成STI522。傳統(tǒng)的淺溝槽隔離工藝可以用于定義硅片中的工作區(qū)域。實際上，可能需要將在STI形成期間的溫度循環(huán)限制在<900°C，以便與阱堆疊體兼容。在圖5F中，執(zhí)行柵極電介質(zhì)形成，以便為每一個相應(yīng)的器件形成層524、526?？梢栽趦蓚€器件上形成虛設(shè)多晶硅層528，例如80nm的虛設(shè)多晶硅沉積。隨后增加層530。在圖5G中，對多晶進行構(gòu)圖以在晶片上形成柵極532、534。這可以用HM/多晶構(gòu)圖和之后的多晶后蝕刻清潔處理來執(zhí)行。在圖5H中，將源極/漏極結(jié)構(gòu)和間隔部增加到每一個器件(S/D536、538和540、542)(間隔部542、544和546、548)。在一個實例中，傳統(tǒng)處理可以用于在多晶-Si上注入N和P擴展結(jié)并形成間隔部。可以以用于淺N阱上的源極和漏極的第一 NTP構(gòu)圖和注入，和用于形成淺P阱上的源極和漏極的PTP構(gòu)圖和注入來形成尖端。間隔部可以由預(yù)清潔和沉積以及之后的間隔部蝕刻和清潔處理來形成。接下來，如圖51中所示，可以在掩蔽NMOS器件的情況下通過PSD構(gòu)圖和注入形成PMOS器件上的源極和漏極?？梢栽谘诒蜳MOS器件的情況下通過NSD構(gòu)圖和注入形成NMOS器件上的源極和漏極。隨后用退火工藝激活兩個器件的每一個源極和漏極，為每一個器件給出源極和漏極。同樣，這個可替換的工藝稱為后柵極工藝，其沒有以傳統(tǒng)工藝進行。在最后的步驟中，如圖5J所示，使用幾個步驟來執(zhí)行柵極形成。首先是ILD沉積和拋光，之后是間隔564中的虛設(shè)柵極的去除，之后是使用掩模構(gòu)圖在每一個相應(yīng)的器件中進行高K/金屬柵極沉積和NMOS金屬沉積558和PMOS金屬沉積562。最后形成填充金屬,之后是金屬拋光。圖6A-6M示出了另一個可替換的實施例，其中使用了選擇性原位EPI工藝。在圖6A中，器件600中包括P型襯底602。首先對準(zhǔn)STI，之后是P型阱(PWL)構(gòu)圖和注入以形成PWL604，和N型阱(NWL)構(gòu)圖以形成NWL606。如上所述，在可替換的實施例中，可以使用與所不相同的基本結(jié)構(gòu)來形成非淺講604和模擬輸入/輸出電路(I/O)。在一個實例中，N阱=As (50-150keV, Iel3_lel4)，P 阱=B (10-80keV, Iel3_lel4)。根據(jù)一個實施例，在 STI 構(gòu)圖前進行阱構(gòu)圖，這與傳統(tǒng)已知的流程相反。參考圖6B，以分離的構(gòu)圖注入淺阱608 (淺N型阱)和610 (淺P型阱)，以便在注入一個時掩蔽另一個。在一個實例中，SN 阱=As (15-80keV, Iel3_lel4)，SP 阱=B (5-30keV,Iel3-lel4)。在這個實例中，淺阱是可任選的，可以使用光刻掩蔽來形成或阻擋，以便在同一晶片上得到兩類晶體管。參考圖6C，執(zhí)行SPWL上的氧化物層612的氧化物沉積，以暴露出SNWL608。接下來，參考圖6D，沉積原位As分步摻雜EPI膜。圖中所示的是兩層614、616，也可以有可任選的第三層。在一個工藝中，以分步摻雜沉積單一 EPI膜，其中初始層是10-30nm As=lel9，中間層是2nm到IOnm As=5el8,頂層是5nm到20nm As小于或等于5el7。在另一個實例中，僅沉積兩層，以使用分步摻雜形成單一 EPI膜，其中首先以10-30nm As=5el9沉積初始層，之后是頂層5nm到20nm As小于或等于5el7。在一個實例中，在STI寬度內(nèi)包含小平面，SP，寬度〈0.5 X寬度STI，對于每IOnm的膜厚度，小平面寬度約為7nm。參考圖6E，剝離氧化物612，在圖6F中，在SNWL608上的新結(jié)構(gòu)上沉積氧化物層618。在圖6G中，在與圖6E的結(jié)構(gòu)614、616相同或相似的構(gòu)件中形成新層620、622，但代替砷，以硼對其進行摻雜。在一個工藝中，以分步摻雜沉積單一 EPI膜，其中初始層是10_30nm B=lel9,中間層是2nm到IOnm B=5el8,頂層是5nm到20nm B小于或等于5el7。在另一個實例中，僅沉積兩層，以使用分步摻雜形成單一 EPI膜，其中首先以10-30nm B=5el9沉積初始層，之后是頂層5nm到20nm B小于或等于5el7。在圖6H中剝離氧化物618，在SNWL608和SPWL610上分別留下兩個匹配的結(jié)構(gòu)。在圖61中，STI墊層(pad)氧化物(Lo_T熱的)和氮化物沉積(Lo_T CVD)給出了新的墊層氧化物層624。實際上，可以對不同小平面進行摻雜，從而使其具有不同的氧化速率。在圖6J中，在相應(yīng)的N和P阱上沉積STI光刻層626、628，掩蔽各個晶體管，從而為STI處理做準(zhǔn)備。實際上，最小STI寬度是優(yōu)選的，例如大于最大小平面寬度的兩倍的STI寬度。在圖6K中，蝕刻并清潔STI空間，以給出STI空間630。在圖6L中，去除并清潔抗蝕劑層626、628，可以執(zhí)行STI溝槽犧牲氧化物和HDP、CVD或SOD填充，以形成STI632，之后是氧化物CMP，以便在氮化物上停止。在圖6M中，例如由熱過氧化物濕法蝕刻去除氮化物，之后是分步高度調(diào)整(例如通過HF濕法蝕刻)，以給出阱形成634。根據(jù)一個實施例，提供了低熱預(yù)算淺溝槽隔離(STI)工藝，以控制溝道和阱中摻雜劑到在先前部分中所述的器件規(guī)格的熱擴散。在處理中，特定流的熱預(yù)算是時間和溫度的函數(shù)，如果可以相對于一個減小另一個，就可以為工藝提供直接的經(jīng)濟和器件益處。作為更進一步的背景，現(xiàn)代IC技術(shù)使用STI作為單個晶體管彼此隔離電氣相互作用的手段。本文為先進的CMOS工藝提供了創(chuàng)新的低熱預(yù)算隔離工藝。這個工藝流程消除了用于通常集成電路制造中的傳統(tǒng)高熱預(yù)算步驟。堆疊體生長/沉積的PAD氧化物代替?zhèn)鹘y(tǒng)高熱預(yù)算(>9000C />15min)熱氧化物。新的低熱預(yù)算堆疊工藝可以以超薄生長的緩沖氧化物開始。緩沖氧化物的目的是保持硅的原子地(atomically)光滑和純凈的表面，其之后是較低膜質(zhì)量的低熱預(yù)算沉積的氧化物。生長的緩沖氧化物的熱預(yù)算可以是<600°C和〈120秒。通過將原子地純凈的緩沖氧化物的厚度減小到小于2nm，來將其總熱預(yù)算保持為低。緩沖氧化物可以是氯化氧化物，作為從引入的晶片的表面去除金屬雜質(zhì)的手段。為了完成PAD氧化物的最終堆疊體以達到其約Ilnm的最終厚度，利用了低熱預(yù)算沉積的氧化物?？梢栽?lt;500°C沉積PECVD (等離子體增強化學(xué)氣相沉積)或LPCVD (低壓化學(xué)氣相沉積)沉積的氧化物，以達到墊層氧化物的最終厚度。初始生長的緩沖氧化物也可以消耗一些引入的硅表面、缺陷和雜質(zhì)。在工藝中稍后這個氧化物的隨后的濕法蝕刻去除可以提供原子地光滑的硅表面，以用于柵極電介質(zhì)形成的目的。這個硅的頂表面還充當(dāng)用于NMOS和PMOS器件二者的CMOS器件的溝道?？梢砸源怪睌U散爐中的快速蒸汽氧化來使用可替換的低熱預(yù)算墊層氧化。同樣，根據(jù)一個實施例，為低熱預(yù)算處理提供了一工藝。隔離氮化物在墊層氧化物處理之后。隔離氮化物可以用作CMP停止層。這個氮化物的密度和厚度確定了間隙填充后的溝槽剖面、凹陷和垂懸物(over-hang)。通常在垂直擴散爐中以高溫實現(xiàn)典型的隔離氮化物。通常形成這種氮化物族以具有200MPa到IGPa范圍中的拉伸應(yīng)力?？梢猿练e具有3GPa拉伸應(yīng)力到_3GPa壓應(yīng)力性質(zhì)的可調(diào)應(yīng)力的PECVD氮化物層。可以調(diào)整諸如折射率、應(yīng)力、密度和拋光速率之類的基礎(chǔ)氮化物膜特性，以匹配給定產(chǎn)品所需的特定工藝條件。所述工藝之后是STI光刻和構(gòu)圖。典型的45nm節(jié)點STI使用約200/200nm的間距和深度。在32nm節(jié)點，間距和深度可以減小到約150/200nm。氮化物蝕刻及之后的氧化物蝕刻暴露出硅表面，用于最終的隔離硅蝕刻?；诼鹊幕瘜W(xué)反應(yīng)隨后可以用于蝕刻具有預(yù)期溝槽剖面的硅。硅蝕刻后，可以用濕法蝕刻化學(xué)反應(yīng)來清潔硅表面的蝕刻殘留物。兩步驟低熱預(yù)算氧化可以用于硅角落和側(cè)面的不對稱氧化，產(chǎn)生圓角，其可以減小得到的晶體管中的泄漏。隨后由諸如高密度等離子體、旋涂式介電材料或次大氣壓化學(xué)氣相沉積之類的氧化物間隙填充工藝來填充溝槽。可以在小于500°C (處理溫度顯著減小)執(zhí)行沉積工藝。需要這個沉積的間隙填充氧化物的高熱預(yù)算致密化以減小蝕刻速率并硬化氧化物，用于隨后的化學(xué)機械拋光步驟。這個高熱預(yù)算致密化步驟由快速熱處理(RTP)技術(shù)或諸如暴露于激光脈沖的其它快速熱退火技術(shù)來代替?？梢詢?yōu)化激光的頻率和脈沖范圍，以便或者使得間隙填充氧化物的熱吸收最大，或者使得周圍的硅的吸收最大。周圍的硅隨后將熱傳遞到溝槽中的相鄰的間隙填充氧化物。這個過程之后是化學(xué)機械拋光，利用氮化物作為蝕刻停止層，之后是氧化物的干法或受控濕法蝕刻，以減小蝕刻速率。為了控制沉積的間隙填充氧化物的濕法蝕刻速率，選擇化學(xué)反應(yīng)以使得蝕刻速率最小，其中首先通過在諸如NH3的氮化劑氣體或諸如N2O的雙氮化/氧化氣體助劑中使氧化物氮化。氮化的間隙填充氧化物的蝕刻速率顯著減小，從而允許顯著減小致密化步驟的熱預(yù)算。圖7A-7H示出了這個可替換方案的一個實例，示出了一工藝流程，該工藝流程被配置為減小制造過程中的熱預(yù)算，節(jié)省制造成本。圖7A中形成器件700的過程以P+襯底702開始，之后是P襯底EPI層704，隨后是緩沖氧化物層705，隨后是墊層氧化物層706，最后是隔離氮化物層708。在一個實施例中，可以用P+襯底上的P—型EPI產(chǎn)生引入的晶片。墊層氧化物可以是約IOnm的熱氧化物，在約900°C、在VDF工藝中產(chǎn)生。墊層氧化物是緩沖氧化物，并可以是PECVD氧化物沉積的。隔離氮化物可以是約IOOnm的CVD氮化物，在約500°C、在VDF工藝中產(chǎn)生。隔離氮化物可以是PECVD隔離氮化物。在圖7B中，抗蝕劑層710沉積在隔離氮化物上。這允許層712的去除，包括隔離氮化物、墊層氧化物、P—襯底和部分P+襯底。這可以通過首先執(zhí)行氮化物干法蝕刻，之后是墊層氧化物干法蝕刻，之后是硅蝕刻到特定深度來執(zhí)行。根據(jù)這個實施例，層的去除導(dǎo)致了低于P.襯底的STI溝槽和進入部分P+襯底的溝槽，允許對與多個不同器件一起形成的DDC結(jié)構(gòu)的阱結(jié)構(gòu)的適當(dāng)隔離。在圖7C中，結(jié)果顯示準(zhǔn)備好形成STI結(jié)構(gòu)的淺溝槽714。在圖7D中，側(cè)壁制備716由高溫氧化及之后的高溫氮化形成，實際上一起留下了具有墊層氧化物層706的擴展的墊層氧化物層和側(cè)壁制備層716。這個側(cè)壁制備層的一個益處在于其在某種程度上保護了 P_襯底，并且當(dāng)如圖7E執(zhí)行淺溝槽隔離(STI)填充時，圓整了 P_襯底719周圍的角。這個圓角減小了得到的晶體管器件中的泄漏。在一個實例中，圖7E的STI填充可以在高達32nm節(jié)點設(shè)計中由HDP壓縮氧化物來執(zhí)行。SACVD (亞原子化學(xué)氣相沉積)拉伸氧化物后處理可以用于32nm節(jié)點設(shè)計。SOD (旋涂介電材料)可以用于32nm節(jié)點，并可以需要高溫退火。在圖7F中，可以執(zhí)行化學(xué)機械拋光(CMP)，其中由化學(xué)機械拋光減小隔離氮化物層708上的頂層720。在借助當(dāng)前處理設(shè)備的應(yīng)用中，如沒有隔離氮化物層，層就自動停止。在圖7G中，用HF墊層氧化物蝕刻工藝蝕刻掉墊層氧化物層，用磷蝕刻工藝蝕刻掉隔離氮化物。結(jié)果是P+襯底，具有Γ襯底EP I并具有高質(zhì)量淺溝槽隔離填充722。圖7H示出了得到的結(jié)構(gòu)，可以生產(chǎn)它以用于多個器件，諸如所示的兩個局部器件，一個可能具有用于P型晶體管的P.襯底726，另一個728可以是P_襯底上的N+襯底上的P_襯底，或者是其他配置的器件并與具有STI724的另一個器件分離。圖71和7J示出了可替換的實施例，其中STI槽隔離填充722向下到達P—襯底中，但沒有向下進入P+襯底中。在諸如非DDC配置的器件的器件中，會希望獲得這個結(jié)構(gòu)，因為在一些器件中無需STI的較深隔離。根據(jù)本文所述的多個實施例，可以在特定范圍內(nèi)獲得不同的摻雜劑剖面。示出的這些范圍和闡述的參數(shù)旨在作為實例，本領(lǐng)域技術(shù)人員會理解，本文所述和所示實施例的益處在這些范圍內(nèi)或附近總體上是可實現(xiàn)的。實際上，設(shè)計者和制造商從數(shù)學(xué)模型和來自實際電路的樣品測量中收集統(tǒng)計數(shù)據(jù)，以確定電路設(shè)計的閾值電壓的變化。晶體管之間的電壓差不匹配不管是得自于制造變化還是RDF,都確定為σ VT。為了電路整體上的運行,必須考慮σ Vt來選擇運行電壓Vdd。通常變化越大，σ Vt越高，這使得必須將運行電壓Vdd設(shè)置得較高，以便晶體管適當(dāng)?shù)毓ぷ?。在電路中實現(xiàn)了多個器件的情況下，會需要將Vdd設(shè)置為最高總值，以便電路適當(dāng)?shù)毓ぷ?。提供了減小了 σ Vt的結(jié)構(gòu)及其生產(chǎn)的方法，減小了集成電路中晶體管的閾值電壓的變化范圍。借助減小的σντ，可以更精確地設(shè)置\的靜態(tài)值，并且甚至可以響應(yīng)于改變的偏置電壓而改變Vt的靜態(tài)值。借助減小的σ Vt可以更精確地設(shè)置用于電路中標(biāo)稱相同的器件的閾值電壓，從而允許器件使用較低運行電壓Vdd工作，并因此消耗較少的功率。此外，借助更大的改變給定晶體管或晶體管組的Vt的動態(tài)余量(headroom),器件可以響應(yīng)于用于特定模式的不同偏置電壓而在不同模式下工作。這可以為許多器件和系統(tǒng)增加功能，并且在器件功率模式的精密控制有用的情況下可以尤其有益于器件。在本文所述的多個工藝中，盡管在外延生長過程中可以注入或共沉積摻雜劑，但進一步的高溫處理可以促使摻雜劑通過硅晶格擴散。形成晶體管結(jié)構(gòu)所需的高溫處理步驟可以導(dǎo)致?lián)诫s劑原子從屏蔽層移動到先前未摻雜的溝道中，或者甚至遷移到柵極氧化物中。有本文提供的幾個方法來在不同工藝流程中進行對摻雜劑擴散的預(yù)防，例如當(dāng)在工藝中執(zhí)行熱退火過程時。在一個方法中，可以借助注入或碳化硅(SiC)外延層的生長將碳引入到屏蔽層中。例如在退火過程中，置換碳捕獲(借助逐出(kick-out)機制)諸如硼或磷的任何移動載流子。增加碳有助于防止多晶硅柵極晶體管通常會經(jīng)受的高熱循環(huán)期間的擴散。已知銦與不移動的硼形成團簇。然而，這也導(dǎo)致硼的低摻雜劑活性。因此，用以實現(xiàn)高活性和低擴散的方法包括銦與硼的共注入。本文包括了幾個實例，在考慮本公開內(nèi)容的情況下，其他的也是可能的，包括在不同組合中共同使用的這些實例及其他工藝。在一個示例性工藝中，可以執(zhí)行銦和硼的共注入，以使得他們的最高點對齊。在銦與硼的最高點之間的不同比率，連同諸如閃光和激光的退火選項一起會導(dǎo)致高濃度和銳剖面。在另一個實例中，可以執(zhí)行銦與硼的共注入，以使得銦的最高點接近于表面，隨后是硼。硼到表面的擴散將被銦減慢，同時屏蔽和Vt層將實現(xiàn)高活性。在另一個實例中，可以執(zhí)行銦與硼的共注入，以使得銦的最高點接近于襯底，隨后是硼。這將防止銦擴散到襯底中，允許屏蔽層中存在高濃度。在另一個實例中，可以使用硼與碳的分子形式。盡管碳在防止硼或其他摻雜劑的遷移中是有用的，但碳自身可以遷移到未摻雜的溝道中，增大了散射(scattering)并減小了溝道遷移率。為了防止碳擴散，以下過程可以是有用的。如果將碳和硼共注入到非晶硅中，低溫退火可以用于再生長硅層。在這個低溫退火過程中，碳置換地再生。這是因為當(dāng)從硅上晶體開始過程時，需要使其成為非晶的或者使其非晶化，用于處理以使其不再處于結(jié)晶狀態(tài)。于是在退火后必須將其設(shè)置回結(jié)晶狀態(tài)或者使其再結(jié)晶。于是可以實現(xiàn)硅上晶體從非結(jié)晶狀態(tài)的再生。借助位于晶格中的間隙位置的碳，碳將置換晶格中的硅原子。因此，碳置換地再生。該再生導(dǎo)致硅間隙原子(interstitial)的大量集中。利用隨后的退火，這些間隙原子迅速向表面擴散，并將硼從屏蔽區(qū)拉到溝道區(qū)。另外，借助延遲了硼擴散的逐出機制，置換的碳變?yōu)殚g隙原子。該間隙原子碳也向表面擴散，通常會導(dǎo)致溝道遷移率降低，并產(chǎn)生不期望的表面狀態(tài)。然而，在這個工藝實施例中，隨著硼、過量的間隙原子和碳移向表面，高溫退火及之后的氧化或高溫氧化用以消耗移向表面的硼、碳和間隙原子濃度。氧化工藝將產(chǎn)生額外的間隙原子，所以該氧化層需要是較薄的(約2nm)。隨后剝離氧化物，并在無污染的表面上外延生長未摻雜的硅溝道。未摻雜的EPI減少暴露于移動碳和硼，其借助氧化物生長和剝離已經(jīng)從系統(tǒng)去除了。另外，在EPI生長后柵極氧化前可以使用類似的氧化。這個另外的氧化可以作為第一次氧化的補充或者代替第一次氧化。在注入過程中，在硅中引入了相當(dāng)大的損害。得到的間隙原子幫助硼快速地擴散。根據(jù)一個實施例，通過去除注入損害，可以消除間隙原子，允許較少的擴散和更為突變的結(jié)。實現(xiàn)其的兩個方法是等離子體注入和摻雜旋涂玻璃。在旋涂玻璃工藝中，將高劑量的氧化硅放置在硅的表面上。對于等離子體注入，在表面上沉積高劑量的高摻雜等離子體。在此，襯底中沒有滲透或沉積，沒有發(fā)生注入。當(dāng)退火時，在所述固溶度下引入摻雜劑，其中較高的溫度導(dǎo)致較高的固溶度。于是可以由熱退火影響摻雜劑，以便在不損害硅結(jié)構(gòu)的情況下引入更多的摻雜劑。結(jié)果是以突變結(jié)實現(xiàn)的較高摻雜，并且極大地減小了對硅的損害。在一個實施例中，SiGe可以用于減慢硼從屏蔽層擴散到溝道中?？梢詫iGe沉積在襯底頂上。摻雜劑可以注入到襯底中，或者在SiGe層的外延生長過程中直接共沉積。Si層仍沉積為溝道。SiGe防止了從這些摻雜層到Si溝道中的擴散。在屏蔽層與EPI層之間的分界面處可以使用C/N/Ge/Cl/F的單原子層摻雜(deltadoping)。這個層用于防止摻雜劑擴散通過層。這個層還使得系統(tǒng)中可以擴散到器件的溝道中或析出進入柵極中的摻雜劑的量最小化。源極/漏極和源極/漏極延伸可以引發(fā)來自DDC溝道區(qū)的形成的損害。由于多晶硅需要深注入和高溫退火來防止多晶柵耗盡效應(yīng)(poly cbpletion)，經(jīng)由橫向分散引入到溝道區(qū)中的損害和摻雜劑可以產(chǎn)生從DDC溝道堆疊體到溝道中的較大擴散(借助間隙原子或共擴散效應(yīng))。由于不能犧牲多晶柵耗盡效應(yīng)，就沒有方法來降低注入能量/劑量或者退火標(biāo)準(zhǔn)。阻止溝道摻雜進入DDC溝道堆疊體的兩個方法是使用RSD和第二間隔部。第二個間隔部可以用于增大與SD注入和DDC溝道劑量的橫向距離，以防止注入摻雜劑時對娃的損害。在SD注入后、自對準(zhǔn)娃化(salicidation)前可以去除或不去除這個間隔部。借助在Si與DDC溝道之間增大的橫向Si，橫向分散效應(yīng)減小。盡管在附圖中說明并示出了某些示例性實施例，但會理解，這種實施例僅是說明寬泛的發(fā)明的，而非對其進行限制，本發(fā)明不局限于所示和所述的特定構(gòu)造和布置，因為本領(lǐng)域普通技術(shù)人員可以想到多種其他改進。因此，應(yīng)在說明性意義而非限制性意義上看待說明書和附圖。
權(quán)利要求
1.一種用于制造包含多個器件類型的集成電路管芯的方法。包括: 形成多個摻雜阱； 對所述多個摻雜阱中的至少一些進行二次摻雜，以形成高摻雜的屏蔽層； 在所述屏蔽層上外延生長均厚層； 對至少一些部分的所述外延生長均厚層進行摻雜，以在所述均厚層中形成閾值電壓設(shè)置層； 使用淺溝槽隔離來將所述多個摻雜阱中的至少一些彼此隔離；以及在所述均厚層上形成多個柵極堆疊體，至少一些柵極堆疊體具有第一成分并可操作以具有在所述柵極堆疊體與所述高摻雜屏蔽層之間延伸的耗盡區(qū)，其它柵極堆疊體具有第二成分，以允許多個器件類型。
2.根據(jù)權(quán)利要求1所述的方法，其中，在外延生長所述均厚層后進行:使用淺溝槽隔離來使所述多個摻雜阱中的至少一些彼此分離。
3.根據(jù)權(quán)利要求1所述的方法，其中，所述均厚層進一步包括在所述閾值電壓設(shè)置層上的溝道層。
4.根據(jù)權(quán)利要求1和3所述的方法，其中，將至少一部分所述均厚層保留在所述多個柵極堆疊體下，作為實質(zhì)上未摻雜的濃度小于5 X IO17個原子/cm3的溝道層。
5.根據(jù)權(quán)利要求1所述的方法，其中，在形成所述閾值電壓設(shè)置層的處理期間所述屏蔽層中的摻雜劑向外擴散到所述均厚層內(nèi)。
6.根據(jù)權(quán)利要求 1所述的方法，其中，通過在摻雜劑注入期間掩蔽至少一些所述均厚層并且保持被掩蔽的均厚層實質(zhì)上未摻雜來形成不同的器件類型。
7.根據(jù)權(quán)利要求1或3所述的方法，其中，通過對至少一些所述均厚層和/或溝道層進行摻雜來形成不同的器件類型。
8.根據(jù)權(quán)利要求1所述的方法，其中，對所述外延生長閾值電壓設(shè)置層進行摻雜以形成閾值電壓設(shè)置凹槽。
9.根據(jù)權(quán)利要求1所述的方法，其中，使用后柵極工藝形成所述多個柵極堆疊體中的至少一些。
10.根據(jù)權(quán)利要求1所述的方法，其中，通過用PAD氧化物替換熱氧化物來保持低熱預(yù)笪
11.一種包含多個器件類型的集成電路管芯，包括: 多個摻雜阱，至少一些摻雜阱被二次摻雜，以形成用于第一器件類型的屏蔽層，至少一些摻雜阱支持第二器件類型； 均厚層，包括位于所述第一器件類型的屏蔽層上的不同摻雜的第一溝道層和閾值電壓設(shè)置層； 所述第二器件類型的摻雜阱上的第二溝道層；以及 所述第一和第二溝道層上的多個柵極堆疊體，至少一些柵極堆疊體具有第一成分，其它柵極堆疊體具有第二成分。
12.根據(jù)權(quán)利要求11所述的集成電路管芯，其中，所述第一和第二溝道層都實質(zhì)上未摻雜，以在相應(yīng)的多個柵極堆疊體下具有小于5X IO17個原子/cm3的濃度。
13.根據(jù)權(quán)利要求11所述的集成電路管芯，其中，通過對至少一些所述均厚層和/或溝道層進行摻雜來形成不同的多個器件類型。
14.根據(jù)權(quán)利要求11所述的集成電路管芯，其中，所述閾值電壓設(shè)置層與所述屏蔽層接觸。
15.根據(jù)權(quán)利要求11所述的集成電路管芯，其中，選擇多個器件類型以包括DDC數(shù)字邏輯器件、傳統(tǒng)數(shù)字邏輯器件、DDC模擬器件、傳統(tǒng)模擬器件、傳統(tǒng)輸入輸出(I/O)模擬電路和系統(tǒng)、高VT器件和低VT器件中 的至少一個。
全文摘要
結(jié)構(gòu)和制造其的方法涉及深耗盡溝道(DDC)設(shè)計，允許基于CMOS的器件具有比傳統(tǒng)體CMOS減小的σVT，并可以允許精確得多地設(shè)置溝道區(qū)中具有摻雜劑的FET的閾值電壓VT。表示獨特的凹槽的創(chuàng)新?lián)诫s劑剖面實現(xiàn)了在精確范圍內(nèi)的VT設(shè)定的調(diào)整。通過適當(dāng)選擇金屬可以擴展這個VT設(shè)置范圍，以便在管芯上適應(yīng)極寬范圍的VT設(shè)置。DDC設(shè)計相比于傳統(tǒng)體CMOS晶體管還可以具有強體效應(yīng)，這可以允許DDC晶體管中有意義的功耗的動態(tài)控制。結(jié)果是能夠獨立控制VT(以低σVT)和VDD，以使得可以獨立于給定器件的VT來調(diào)節(jié)體偏置。
文檔編號H01L21/8234GK103081091SQ201180040485
公開日2013年5月1日 申請日期2011年6月21日 優(yōu)先權(quán)日2010年6月22日
發(fā)明者R·阿爾加瓦尼, L·希弗倫, P·拉納德, S·E·湯普森, C·德維爾納夫 申請人:蘇沃塔公司