專利名稱：反調(diào)sti形成的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般地涉及半導體領(lǐng)域，更具體地來說，涉及一種STI形成方法。
背景技術(shù)：
在集成電路的形成中，半導體晶圓中采用淺溝槽隔離(STI)區(qū)域以限定有源區(qū)域。然后，可以在有源區(qū)域的表面處形成集成電路器件，諸如晶體管。在現(xiàn)有的STI形成工藝中，通過首先在硅襯底中形成溝槽來形成STI區(qū)域。溝槽的形成包括:在硅襯底上方形成焊盤氧化物層，和在焊盤氧化物層上方形成氮化硅層。然后，蝕刻氮化硅層、焊盤氧化物層和硅襯底，從而形成溝槽。溝槽填充有介電材料。然后，實施化學機械拋光(CMP)以去除氮化硅層上方的多余的介電材料。因此，留下在硅襯底中的介電材料的部分形成STI區(qū)域。STI區(qū)域之間的硅襯底的部分為有源區(qū)域。然后，去除剩余的氮化硅層和焊盤氧化物層。已經(jīng)發(fā)現(xiàn)，在某些工藝中，如在雙圖案化工藝中，STI區(qū)域的厚度不一致。較大的STI區(qū)域和較小的STI區(qū)域在厚度上可能具有顯著差異。

發(fā)明內(nèi)容
為了解決現(xiàn)有技術(shù)中所存在的缺陷，根據(jù)本發(fā)明的一方面，提供了一種方法，包括:在襯底上方形成硬掩模；圖案化所述硬掩模以形成第一多個溝槽；在所述第一多個溝槽中填充有介電材料，以形成多個介電區(qū)域；從所述多個介電區(qū)域之間去除所述硬掩模，其中，由去除的硬掩模留下第二多個溝槽；以及實施外延步驟，以在所述第二多個溝槽內(nèi)生長半導體材料。在該方法中，圖案化所述硬掩模的步驟包括:在所述硬掩模上方形成芯軸層；圖案化所述芯軸層，以形成多個芯軸；形成隔離層，所述隔離層包括:所述多個芯軸的頂面上方的頂部，和所述多個芯軸的側(cè)壁上的側(cè)壁部；蝕刻所述隔離層，以去除所述隔離層的所述頂部，其中，將所述隔離層的所述側(cè)壁部的部分保持為未蝕刻；以及使用所述隔離層的所述側(cè)壁部的部分作為蝕刻掩模，蝕刻所述硬掩模。該方法進一步包括:在形成所述硬掩模的步驟之前，在所述襯底上方形成焊盤氧化物層；以及在去除所述硬掩模步驟之后，和在實施所述外延步驟之前，蝕刻所述焊盤氧化物層的部分，以暴露所述襯底的頂面。在該方法中，所述襯底包括半導體材料。在該方法中，所述襯底和在所述外延步驟中生長的所述半導體材料由基本上相同的材料形成。在該方法中，所述襯底是晶體硅襯底，且所述半導體材料由晶體硅形成。該方法進一步包括，在所述半導體材料中的一個的頂面處形成晶體管。根據(jù)本發(fā)明的另一方面，提供了一種方法，包括:在半導體襯底上方形成焊盤氧化物層；在所述焊盤氧化物層上方形成硬掩模；在所述硬掩模上方形成芯軸層；實施第一光刻工藝，以圖案化所述芯軸層，并形成多個芯軸；形成隔離層，其中，所述隔離層包括所述芯軸上方的頂部，和所述芯軸側(cè)壁上的側(cè)壁部；圖案化所述隔離層，以留下所述隔離層的所述側(cè)壁部；蝕刻所述硬掩模和所述焊盤氧化物層，以形成硬掩模圖案和焊盤氧化物圖案，其中，使用所述隔離層的所述側(cè)壁部作為蝕刻掩模，實施所述蝕刻步驟；去除所述隔離層的所述側(cè)壁部；在所述硬掩模圖案和所述焊盤氧化物圖案之間的間隙內(nèi)填充有介電材料；去除所述硬掩模圖案和所述焊盤氧化物圖案；以及實施外延工藝，以在由去除的所述硬掩模圖案和所述焊盤氧化物圖案所留下的間隙中生長半導體材料。在該方法中，圖案化所述隔離層的步驟包括兩次光刻工藝。在該方法中，填充所述間隙的步驟包括:旋涂步驟，和在所述旋涂步驟之后，用于固化所述介電材料的固化步驟。在該方法中，在所述外延步驟之后，所述半導體材料的頂面大體上與所述的介電材料的頂面平齊。該方法進一步包括:在所述間隙填充有所述介電材料的步驟之后，實施平坦化工藝，從而使所述介電材料的頂面和所述硬掩模圖案的頂面平齊；以及在所述平坦化工藝之后，實施退火工藝，以對介電材料進行退火。在該方法中，所述硬掩模包括多晶硅。在該方法中，所述硬掩模包括氮化硅。根據(jù)本發(fā)明的又一方面，提供了一種方法，包括:在半導體襯底的頂面上方形成電介質(zhì)圖案，其中，通過所述電介質(zhì)圖案之間的間隙，暴露所述半導體襯底的部分；以及實施外延工藝，以在所述間隙中生長外延區(qū)域，其中，所述外延區(qū)域從所述半導體襯底生長，并且其中，所述外延區(qū)域和所述半導體襯底由基本上相同的半導體材料形成。在該方法中，所述半導體襯底是晶體硅襯底，且所述外延區(qū)域是晶體硅區(qū)域。在該方法中，形成所述電介質(zhì)圖案的步驟包括:在所述半導體襯底上方形成硬掩模圖案；在所述硬掩模圖案之間的間隙填充有介電材料；以及實施平坦化工藝，以使所述介電材料的頂面和所述硬掩模圖案的頂面平齊；其中，在所述平坦化工藝之后，所述介電材料剩余的部分形成電介質(zhì)圖案。在該方法中，形成所述硬掩模圖案的步驟包括:在所述半導體襯底上方形成硬掩模；在所述硬掩模上方形成芯軸層；實施第一光刻工藝，從而圖案化所述芯軸層，并形成多個芯軸；形成隔離層，其中，所述隔離層包括所述芯軸上方的頂部，和所述芯軸的側(cè)壁上的側(cè)壁部；圖案化所述隔離層，從而至少留下所述隔離層的一些側(cè)壁部；以及使用所述隔離層的剩余部分作為蝕刻掩模，蝕刻所述硬掩模，以形成硬掩模圖案。在該方法中，所述硬掩模圖案包括多晶硅。該方法進一步包括:在所述外延區(qū)域中的一個的頂面處形成晶體管。


為了更完整地理解實施例及其優(yōu)點，現(xiàn)在將結(jié)合附圖所進行的以下描述作為參考，其中:圖1至圖13是根據(jù)各個實施例制造淺溝槽隔離(STI)區(qū)域和有源區(qū)域的中間階段的橫截面圖。
具體實施例方式以下詳細討論了本發(fā)明的實施例的制造和使用。然而，應該理解，本實施例提供了許多可以在各種具體環(huán)境中實現(xiàn)的可應用的創(chuàng)造性概念。所討論的具體實施例僅為示例性的，并且沒有限定本發(fā)明的范圍。提供了在半導體襯底中形成隔離區(qū)域和在隔離區(qū)域之間形成有源區(qū)域的方法。根據(jù)實施例，示出了制造隔離區(qū)域和有源區(qū)域的中間階段。然后，討論了實施例的變型例。在整個附圖和所描述的實施例中，將相同的參考標號用于指定相同的元件。圖1至圖13示出了根據(jù)各個實施例形成有源區(qū)域和隔離區(qū)域的中間階段的橫截面圖。圖1示出了包括襯底20以及上覆層的結(jié)構(gòu)。襯底20可以由半導體材料，如硅、硅鍺等形成，可以是塊狀襯底或絕緣體上半導體(SOI)襯底。在一些實施例中，襯底20是晶體半導體襯底，如晶體硅襯底。在襯底20上方形成焊盤氧化物層22和硬掩模24。根據(jù)實施例，焊盤氧化物層22包括氧化硅。硬掩模24可以由氮化硅、多晶硅等形成。焊盤氧化物層22的厚度可以在約50 A至150 A之間。硬掩模24的厚度可以大于約0.07 μ m。在一些實施例中，硬掩模24和焊盤氧化物層22的組合厚度可以選擇大體上等于，或大于圖12中隔離區(qū)域(STI區(qū)域)65的期望厚度T2。在襯底硬掩模24的上方形成硬掩模32。硬掩模32可以包括灰化可移除介電(Ashing Removable Dielectric,ARD)材料，因此此后被稱為ARD 32,但是該硬掩模也可以由其他材料形成。在一些實施例中，ARD 32包括無定形碳。在ARD 32上方形成等離子體增強(Plasma enhanced, PE)氧化物層34,并且該等離子體增強氧化物層34可以與ARD 32鄰接，其中，等離子體增強氧化物層34可以為采用等離子體增強化學氣相淀積(PECVD)所形成的氧化硅。在一些實施例中，在PE氧化物層34上方形成氮氧化硅層36。PE氧化物層34和氮氧化娃層36可以用于光刻目的，例如，用于減少在上覆光刻膠暴露過程中所使用的黃光的反射?？梢岳斫猓瑢?4和/或?qū)?6也可以由其他材料形成。可以在氮氧化硅層36上方形成ARD 38、氮氧化硅層40和底部防反射涂層(bottomant1-reflective coating, BARC)42。ARD 38可以由與ARD 32相同的材料形成。在通篇描述中，由于ARD 38用于形成芯軸46(圖1中未示出，請參考圖2)，所以可選地，將該ARD38稱為芯軸層。層38、40和42可以通過其他材料替代，且層的數(shù)量也可以與圖1中示出的數(shù)量不同。圖1和圖2還示出了圖案化ARD 38的第一光刻工藝。在BARC 42上方形成光刻膠44，然后進行圖案化。層38、40、42和44用于形成小間距的圖案，間距可以小于用于形成集成電路的光刻工藝所允許的最小間距。層32、34和36用于將這些小間距轉(zhuǎn)印至襯底20。在一些實施例中，光刻膠44的最小間距Pl可以接近于，或等于用于形成光刻膠44和用于采用光刻膠44作為蝕刻掩模實施蝕刻的技術(shù)所允許的最小間距。如圖2所示，例如，使用等離子體輔助干蝕刻蝕刻BARC 42、氮氧化硅層40、和ARD38，隨后去除光刻膠44和BARC 42。此后，將層38的剩余的部分稱為芯軸46。在由此產(chǎn)生的結(jié)構(gòu)中，氮氧化硅層40的剩余部分可能會保持在芯軸46的頂部上方。芯軸46的最小間距可能大體上等于光刻膠44的最小間距Pl (圖1)。接下來，如圖3所示，采用共形淀積方法淀積隔離層50。在一些實施例中，使用原子層淀積(Atomic Layer Deposition, ALD)淀積隔離層50,從而可以形成具有低蝕刻速率的高質(zhì)量膜?？梢圆捎枚燃坠柰?DiChloroSilane，DCS)和氨作為前體實施ALD，并且由此產(chǎn)生的隔離層50可能包括氮化硅或富硅氮化物。在可選實施例中，可以實施其他共形淀積方法，如低壓化學氣相淀積(LPCVD)。隔離層50的厚度Tl可以小于芯軸46的間距Pl的一半，且可以接近于芯軸46的間距Pl的三分之一。圖4和圖5示出了圖案化隔離層50的第二光刻工藝。參考圖4，在隔離層50上方形成底層54。底層54可能包含極性組成成分，如羥基或苯酚基的聚合物。在實施例中，底層54包括i行光刻膠?？蛇x地，底層54包括深紫外線(UV)光刻膠，該紫外線光刻膠包括具有羥基苯乙烯基的聚合物。然后，在底層54上方形成中間層56。中間層56可能由類氧化光刻膠(oxide-like photo resist)形成?？梢允褂眯抗に囆纬傻讓?4和中間層56。中間層56的形成之后,形成光刻膠58并進行圖案化。根據(jù)光刻膠58的圖案，圖案化中間層56和底層54，因此形成圖5中的結(jié)構(gòu)。在形成圖5中的結(jié)構(gòu)的示例性工藝中，首先蝕刻未被光刻膠58覆蓋的中間層56和底層54的部分，直到暴露出隔離層50的頂部50A (請參考圖4)。頂部50A位于芯軸46的上方并與其對準。此時，依然保持底層54的部分54A。接下來，蝕刻頂部50A和氮氧化硅層40，直到暴露出芯軸46。然后，例如，使用等離子體輔助灰化去除底層54和芯軸46的剩余部分54A。然后，去除光刻膠58以及中間層56和底層54的剩余部分。在圖5中示出了的所生成的結(jié)構(gòu)。可以理解，以上討論的圖案化隔離層50的工藝僅僅是示例性工藝，并且可以使用可選工藝。圖5中，隔離層50的剩余部分包括:位于如圖4所示的芯軸46的相對側(cè)壁上的一些側(cè)壁部。任選地，可以保持隔離層50的一些頂部50A。在通篇描述中，可選地，隔離層50的側(cè)壁部稱為側(cè)壁間隔件60。側(cè)壁間隔件60的間距P2可以如圖2中所示的芯軸46的間距Pl的一半那樣小。圖6和圖7示出了進一步圖案化隔離層50的第三光刻工藝。在圖6中，形成底層64和中間層66,隨后形成光刻膠68。底層64可以由選自形成底層54的相同材料組的材料形成。中間層66也可以由選自形成中間層56的相同材料組的材料形成。在一些實施例中，底層64和中間層66分別地由與底層54和中間層56相同的材料形成。接下來，如圖7所示，光刻膠68用作蝕刻掩模以去除一些側(cè)壁間隔件60，而其他一些側(cè)壁間隔件60依然未被去除。然后，去除底層64、中間層66和光刻膠68。在后續(xù)步驟中，側(cè)壁間隔件60及隔離層50的剩余部分用作蝕刻掩模，以實施圖案化。在圖案化期間，圖案化下面的氮氧化硅層36、PE氧化物層34、ARD層32、硬掩模24和焊盤氧化物層22。相應地，將側(cè)壁間隔件60及隔離層50的剩余部分的圖案轉(zhuǎn)印至硬掩模24和焊盤氧化物層22。然后，去除氮氧化硅層36、PE氧化物層34和ARD層32的剩余部分。圖8示出了由此產(chǎn)生的結(jié)構(gòu)。襯底20的頂面20A的部分可以通過剩余的硬掩模24和焊盤氧化物層22暴露出來。在可選實施例中，如虛線所示，可以保持焊盤氧化物層22的暴露部分不被蝕刻，其中，該虛線表示剩余的焊盤氧化物層22的頂面。參考圖9，在硬掩模部分24和焊盤氧化物層22之間的間隙內(nèi)填充介電材料65。介電材料65的頂面可以高于硬掩模部分24的頂面。根據(jù)一些實施例，通過旋涂來填充介電材料65。然后，實施固化工藝，如熱固化工藝，以固化介電材料65。在一些實施例中，介電材料65包括氧化娃。
圖10示出了平坦化步驟。在實施例中，實施化學機械拋光(CMP)以去除介電材料65的多余部分，使得剩余的介電材料65的頂面與硬掩模部分24的頂面平齊。然后，可以對圖10中的結(jié)構(gòu)實施退火步驟。在示例性的退火工藝中，退火溫度在約650°C至約1，IOO0C之間，退火持續(xù)時間在約30分鐘至約120分鐘之間。此后，由此產(chǎn)生的介電材料65可選地被稱為隔離區(qū)域65或STI區(qū)域65。圖11示出了去除剩余的硬掩模24和下面的焊盤氧化物層22的部分。相應地，在STI區(qū)域65之間形成了溝槽67。通過STI區(qū)域65暴露出半導體襯底20的頂面20A。參考圖12，實施外延以在溝槽67中生長外延區(qū)域69，其中，外延由襯底20開始。在一些實施例中，外延是選擇性的，并沒有由STI區(qū)域65生長的外延區(qū)域。外延區(qū)域69可以包括晶體硅、晶體硅鍺、II1-V化合物半導體材料、碳化硅等。外延區(qū)域69可以包括基本上與下面的襯底20相同的材料。例如，當襯底20是晶體硅襯底時，外延區(qū)域69可以也是晶體硅區(qū)域。注意，即使外延區(qū)域69和襯底20由相同的材料形成，也可以在外延區(qū)域69和襯底20之間形成明顯的界面69B。在由此產(chǎn)生的結(jié)構(gòu)中，外延區(qū)域69用作有源區(qū)域，而STI區(qū)域65限定有源區(qū)域69的邊界。外延區(qū)域69的頂面可能大體上與STI區(qū)域65的頂面平齊，或稍低于STI區(qū)域65的頂面?？蛇x地，外延區(qū)域69的頂面低于STI區(qū)域65的頂面。圖12中所示的結(jié)構(gòu)可以被用來形成有源器件。例如，可以在有源區(qū)域69上方形成平面晶體管、鰭式場效應晶體管(FinFET)、二極管等。圖13示出了示例性的平面晶體管70?？梢砸庾R到，根據(jù)實施例的結(jié)構(gòu)可以被用來形成FinFET。例如，可以實施蝕刻步驟從而使STI區(qū)域65的頂面凹進，直到STI區(qū)域65的頂面低于有源區(qū)域69的頂面。STI區(qū)域65的頂面上方的有源區(qū)域69的部分是鰭片，在該STI區(qū)域上方可以形成FinFET。在實施例中，不是通過蝕刻襯底以形成溝槽并且填充溝槽以形成STI區(qū)域，來形成STI區(qū)域。相反,采用了反調(diào)(reversed-tone)方法,其中，首先通過形成STI區(qū)域限定有源區(qū)域的圖案，然后實施外延從而生長有源區(qū)域。實驗結(jié)果表明，通過使用根據(jù)實施例的方法，在同一芯片或同一晶圓上的大面積STI區(qū)域和小面積STI區(qū)域具有更加一致的厚度。此外，可以省略現(xiàn)有工藝的若干工藝步驟。例如，可以省略現(xiàn)場蒸汽生成(In-Situ SteamGeneration, ISSG)步驟,該步驟用于去除表面娃層,通過焊盤氧化物層去除和硬掩模去除工藝對該表面硅層產(chǎn)生不利影響。根據(jù)實施例形成的有源區(qū)域具有高質(zhì)量。根據(jù)實施例，方法包括:在襯底上方形成硬掩模，圖案化硬掩模形成第一多個溝槽，在第一多個溝槽內(nèi)填充介電材料以形成多個介電區(qū)域。從多個介電區(qū)域之間去除硬掩模，其中，通過去除硬掩模留下第二多個溝槽。實施外延步驟以在第二多個溝槽內(nèi)生長半導體材料。根據(jù)其他的實施例，方法包括:在半導體襯底上方形成焊盤氧化物層，在焊盤氧化物層上方形成硬掩模，在硬掩模上方形成芯軸層，實施第一光刻工藝以圖案化芯軸層，形成多個芯軸，以及形成隔離層。隔離層包括芯軸上方的頂部，和芯軸側(cè)壁上的側(cè)壁部。圖案化隔離層以留下隔離層的側(cè)壁部。蝕刻硬掩模和焊盤氧化物層以形成硬掩模圖案和焊盤氧化物圖案，其中，采用隔離層的側(cè)壁部作為蝕刻掩模來實施蝕刻步驟。然后，去除隔離層的側(cè)壁部。在硬掩模圖案和焊盤氧化物圖案之間的間隙填充有介電材料。去除硬掩模圖案和焊盤氧化物圖案。實施外延步驟，以在去除的硬掩模圖案和焊盤氧化物圖案所留下的間隙中生長半導體材料。根據(jù)又一些實施例，方法包括:在半導體襯底的頂面上方形成電介質(zhì)圖案，其中，通過電介質(zhì)圖案之間的間隔，暴露出半導體襯底的部分。實施外延以在間隙中生長外延區(qū)域，其中，從半導體襯底生長外延區(qū)域。外延區(qū)域和半導體襯底由基本上相同的半導體材料形成。盡管已經(jīng)詳細地描述了實施例及其優(yōu)勢，但應該理解，可以在不背離所附權(quán)利要求限定的本發(fā)明主旨和范圍的情況下，做各種不同的改變、替換和更改。而且，本申請的范圍并不僅限于本說明書中描述的工藝、機器、制造、材料組成成分、裝置、方法和步驟的特定實施例。作為本領(lǐng)域普通技術(shù)人員應理解，通過本公開，現(xiàn)有的或今后開發(fā)的用于執(zhí)行與本文所述相應實施例基本相同的功能或獲得基本相同結(jié)果的工藝、機器、制造、材料組成成分、裝置、方法或步驟根據(jù)本發(fā)明可以被使用。因此，所附權(quán)利要求應該包括在這樣的工藝、機器、制造、材料組成成分、裝置、方法或步驟的范圍內(nèi)。此外，每條權(quán)利要求構(gòu)成單獨的實施例，并且多個權(quán)利要求和實施例的組合在本發(fā)明的范圍內(nèi)。
權(quán)利要求
1.一種方法，包括: 在襯底上方形成硬掩模； 圖案化所述硬掩模以形成第一多個溝槽； 在所述第一多個溝槽中填充有介電材料，以形成多個介電區(qū)域； 從所述多個介電區(qū)域之間去除所述硬掩模，其中，由去除的硬掩模留下第二多個溝槽；以及 實施外延步驟，以在所述第二多個溝槽內(nèi)生長半導體材料。
2.根據(jù)權(quán)利要求1所述的方法，其中，圖案化所述硬掩模的步驟包括: 在所述硬掩模上方形成芯軸層； 圖案化所述芯軸層，以形成多個芯軸； 形成隔離層，所述隔離層包括:所述多個芯軸的頂面上方的頂部，和所述多個芯軸的側(cè)壁上的側(cè)壁部； 蝕刻所述隔離層，以去除所述隔離層的所述頂部，其中，將所述隔離層的所述側(cè)壁部的部分保持為未蝕刻；以及 使用所述隔離層的所述側(cè)壁部的部分作為蝕刻掩模，蝕刻所述硬掩模。
3.根據(jù)權(quán)利要求1所述的方法，進一步包括: 在形成所述硬掩模的步驟之前，在所述襯底上方形成焊盤氧化物層；以及在去除所述硬掩模步驟之后，和在實施所述外延步驟之前，蝕刻所述焊盤氧化物層的部分，以暴露所述襯底的頂面。
4.根據(jù)權(quán)利要求1所述的方法,其中,所述襯底包括半導體材料。
5.根據(jù)權(quán)利要求1所述的方法，其中，所述襯底和在所述外延步驟中生長的所述半導體材料由基本上相同的材料形成。
6.根據(jù)權(quán)利要求5所述的方法，其中，所述襯底是晶體硅襯底，且所述半導體材料由晶體娃形成。
7.根據(jù)權(quán)利要求1所述的方法，進一步包括，在所述半導體材料中的一個的頂面處形成晶體管。
8.一種方法，包括: 在半導體襯底上方形成焊盤氧化物層； 在所述焊盤氧化物層上方形成硬掩模； 在所述硬掩模上方形成芯軸層； 實施第一光刻工藝，以圖案化所述芯軸層，并形成多個芯軸； 形成隔離層，其中，所述隔離層包括所述芯軸上方的頂部，和所述芯軸側(cè)壁上的側(cè)壁部; 圖案化所述隔離層，以留下所述隔離層的所述側(cè)壁部； 蝕刻所述硬掩模和所述焊盤氧化物層，以形成硬掩模圖案和焊盤氧化物圖案，其中，使用所述隔離層的所述側(cè)壁部作為蝕刻掩模，實施所述蝕刻步驟； 去除所述隔離層的所述側(cè)壁部； 在所述硬掩模圖案和所述焊盤氧化物圖案之間的間隙內(nèi)填充有介電材料； 去除所述硬掩模圖案和所述焊盤氧化物圖案；以及實施外延工藝，以在由去除的所述硬掩模圖案和所述焊盤氧化物圖案所留下的間隙中生長半導體材料。
9.根據(jù)權(quán)利要求8所述的方法，其中，圖案化所述隔離層的步驟包括兩次光刻工藝。
10.一種方法，包括: 在半導體襯底的頂面上方形成電介質(zhì)圖案，其中，通過所述電介質(zhì)圖案之間的間隙，暴露所述半導體襯底的部分；以及 實施外延工藝，以在所 述間隙中生長外延區(qū)域，其中，所述外延區(qū)域從所述半導體襯底生長,并且其中，所述外延區(qū)域和所述半導體襯底由基本上相同的半導體材料形成。
全文摘要
一種方法，包括在襯底上方形成硬掩模，圖案化硬掩模以形成第一多個溝槽，以及在第一多個溝槽內(nèi)填充有介電材料以形成多個介電區(qū)域。從多個介電區(qū)域之間去除硬掩模，其中，通過去除硬掩模留下第二多個溝槽。實施外延步驟以在第二多個溝槽內(nèi)生長半導體材料。本發(fā)明還提供了反調(diào)STI形成。
文檔編號H01L21/762GK103117243SQ20121007476
公開日2013年5月22日 申請日期2012年3月20日 優(yōu)先權(quán)日2011年11月16日
發(fā)明者張開泰, 陳頤珊, 陳欣志, 柯志欣, 萬幸仁 申請人:臺灣積體電路制造股份有限公司