專利名稱：晶片封裝體及其形成方法
技術領域：
本發(fā)明有關于晶片封裝體，且特別是有關于微機電系統(tǒng)晶片封裝體(MEMS chippackages)。
背景技術：
隨著電子產(chǎn)品朝向輕、薄、短、小發(fā)展的趨勢，半導體晶片的封裝結構也朝向多晶片封裝(multi-chip package, MCP)結構發(fā)展，以達到多功能和高性能要求。多晶片封裝結構是將不同類型的半導體晶片，例如邏輯晶片、模擬晶片、控制晶片或存儲器晶片，整合在單一封裝基底之上。不同晶片之間可通過焊線而彼此電性連接。然而，隨著需整合的晶片數(shù)量上升，將 多晶片以焊線相連接會造成封裝體體積無法有效縮小，且亦會占去過多面積而造成制作成本增加，不利于可攜式電子產(chǎn)品的應用。

發(fā)明內(nèi)容
本發(fā)明提供一種晶片封裝體，包括一第一基底；一第二基底，設置于該第一基底之上，其中該第二基底具有貫穿該第二基底之至少一開口，該至少一開口于該第二基底之中劃分出彼此電性絕緣的多個導電區(qū)；一第一絕緣層，設置于該第一基底之一側邊之上，且填充于該第二基底之該至少一開口之中；一承載基底，設置于該第二基底之上；一第二絕緣層，設置于該承載基底之一表面及一側壁之上；以及一導電層，設置于該承載基底上之該第二絕緣層之上，且電性接觸所述導電區(qū)中的一導電區(qū)。本發(fā)明所述的晶片封裝體，該導電層自該承載基底的該表面上的該第二絕緣層沿著該承載基底的該側壁朝該第二基底延伸。本發(fā)明所述的晶片封裝體，還包括一防焊層，設置于該導電層之上，其中該防焊層具有露出該導電層的一開口 ；以及一導電凸塊，設置于該防焊層的該開口之中，且電性接觸該導電層。本發(fā)明所述的晶片封裝體，該防焊層包覆該導電層的鄰近所述導電區(qū)中的一導電區(qū)的一部分的一側邊。本發(fā)明所述的晶片封裝體，該導電層延伸進入該第二基底之中。本發(fā)明所述的晶片封裝體，該承載基底的該側壁傾斜于該承載基底的該表面。本發(fā)明所述的晶片封裝體，還包括一第二導電層，設置于該承載基底及該第二絕緣層之上，且電性接觸所述導電區(qū)中的一導電區(qū)，其中該第二導電層不電性連接該導電層。本發(fā)明所述的晶片封裝體，該第一基底的該側邊傾斜于該第一基底的面向該第二基底的一表面。本發(fā)明所述的晶片封裝體，該第一絕緣層填充于該第一基底與該第二基底之間的一間隙之中，且覆蓋于該第一基底的一底表面之上。本發(fā)明所述的晶片封裝體，還包括一支撐基板，設置于該第一基底之下，其中該第一絕緣層夾于該第一基底的該底表面與該支撐基板之間。本發(fā)明提供一種晶片封裝體的形成方法，包括提供一第一基底；將一第二基底設置于該第一基底之上，其中該第二基底具有貫穿該第二基底之至少一開口，該至少一開口于該第二基底之中劃分出彼此電性絕緣的多個導電區(qū)；將一承載基底設置于該第二基底之上；自該第一基底之一底表面部分移除該第一基底以形成至少一第一溝槽開口，該至少一第一溝槽開口露出該第二基底之該至少一開口及該些導電區(qū)；于該至少一第一溝槽開口之一側壁上形成一第一絕緣層，其中該第一絕緣層填充于該第二基底之該至少一開口之中；自該承載基底之一上表面部分移除該承載基底以形成朝該第二基底延伸之至少一溝槽；于該承載基底之一表面及該至少一溝槽之一側壁上形成一第二絕緣層；以及于該第二絕緣層之上形成一導電層，其中該導電層電性接觸所述導電區(qū)中的一導電區(qū)。本發(fā)明所述的晶片封裝體的形成方法，還包括在形成至少一第一溝槽開口之前，薄化該第一基底。
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本發(fā)明所述的晶片封裝體的形成方法，還包括在形成該至少一溝槽之前，薄化該
承載基底。本發(fā)明所述的晶片封裝體的形成方法，還包括于該導電層之上形成一防焊層，該防焊層具有露出該導電層的一開口 ；以及于該防焊層的該開口中形成一導電凸塊，該導電凸塊電性接觸該導電層。本發(fā)明所述的晶片封裝體的形成方法，還包括切割移除部分的該第二絕緣層以于該第二絕緣層中形成一第二溝槽開口，該第二溝槽開口露出該第二基底的該至少一開口及所述導電區(qū)。本發(fā)明所述的晶片封裝體的形成方法，該第二溝槽開口延伸進入該第二基底之中。本發(fā)明所述的晶片封裝體的形成方法，還包括于該第二絕緣層之上形成一第二導電層，其中該第二導電層電性接觸所述導電區(qū)中的一導電區(qū)，且該第二導電層不電性連接該導電層。本發(fā)明所述的晶片封裝體的形成方法，該導電層及該第二導電層的形成步驟包括于該第二絕緣層上形成一導電材料層；以及將該導電材料層圖案化以形成該導電層及
該第二導電層。本發(fā)明所述的晶片封裝體的形成方法，還包括于該第一基底之下設置一支撐基板，其中該第一絕緣層夾于該第一基底與該支撐基板之間。本發(fā)明所述的晶片封裝體的形成方法，還包括于該至少一溝槽的一底部進行一切割制程以形成多個彼此分離的晶片封裝體。本發(fā)明可有效縮小多晶片封裝結構的體積，且節(jié)省制作成本。


圖IA至圖IL顯示根據(jù)本發(fā)明一實施例的晶片封裝體的制程剖面圖。圖2顯示相應于圖IF的結構的立體示意圖。附圖中符號的簡單說明如下100 :基底；102 :接墊；104 :保護層;106、106a :開口 ；108 :絕緣層；110 :支撐基板；200 :基底;201a、201b、201c 開口 ；202 :接墊;203a、203b、203c、203d :導電區(qū)；204 承載基底;206 :絕緣層；208 :溝槽；210 :絕緣層；212 :開口 ；214a:晶種層；214b :導電層；216 :防焊層；218 :導電凸塊；SC :切割道。
具體實施例方式以下將詳細說明本發(fā)明實施例的制作與使用方式。然應注意的是，本發(fā)明提供許多可供應用的發(fā)明概念，其可以多種特定型式實施。文中所舉例討論的特定實施例僅為制造與使用本發(fā)明的特定方式，非用以限制本發(fā)明的范圍。本領域技術人員自本發(fā)明的權利要求書所能推及的所有實施方式皆屬本發(fā)明所欲揭露的內(nèi)容。此外，在不同實施例中可能使用重復的標號或標示。這些重復僅為了簡單清楚地敘述本發(fā)明，不代表所討論的不同實施例及/或結構之間具有任何關聯(lián)性。再者，當述及一第一材料層位于一第二材料層上或之上時，包括第一材料層與第二材料層直接接觸或間隔有一或更多其他材料層的情形。本發(fā)明一實施例的晶片封裝體可用以封裝各種晶片。例如，其可用于封裝各種包含有源元件或無源元件(active or passive elements)、數(shù)字電路或模擬電路(digital or analog circuits)等集成電路的電子兀件(electronic components),例如是有關于光電兀件(optical electronic devices)、微機電系統(tǒng)(Micro Electro MechanicalSystem;MEMS)、微流體系統(tǒng)(micro fluidic systems)、或利用熱、光線及壓力等物理量變化來測量的物理感測器(Physical Sensor)。特別是可選擇使用晶圓級封裝(waferscale package;WSP)制程對影像感測元件、發(fā)光二極管(light-emitting diodes;LEDs)、太陽能電池(solar cells)、射頻元件(RF circuits)、加速計(accelerators)、陀螺儀(gyroscopes)、微制動器(micro actuators)、表面聲波兀件(surface acoustic wavedevices)、壓力感測器(process sensors)噴墨頭(ink printer heads)、或功率晶片(power IC)等半導體晶片進行封裝。上述晶圓級封裝制程主要指在晶圓階段完成封裝步驟后，再予以切割成獨立的封裝體。然而，在一特定實施例中，例如將已分離的半導體晶片重新分布在一承載晶圓上，再進行封裝制程，亦可稱之為晶圓級封裝制程。另外，上述晶圓級封裝制程亦適用于借堆疊(stack)方式安排具有集成電路的多片晶圓，以形成多層集成電路(multi-layerintegrated circuit devices)的晶片封裝體。圖IA至圖IL顯示根據(jù)本發(fā)明一實施例的晶片封裝體的制程剖面圖。在下述說明中，以采用晶圓級封裝制程的實施例為例。然應注意的是，本發(fā)明實施例亦可采用有別于晶圓級封裝制程的其他適合制程。如圖IA所不,提供基底100?；?00可為半導體基底(例如，娃基底)或半導體晶圓(例如，硅晶圓)。采用半導體晶圓可利于晶圓級封裝制程的進行、可確保封裝品質(zhì)、并節(jié)省制程成本及時間。在一實施例中，基底100中形成有多個CMO S元件(未顯示)?；?00的表面上形成有多個接墊102。這些接墊102分別電性連接至相應的CMOS元件?；?00的表面上還形成有保護層104，其可覆蓋基底100的表面，并具有露出接墊102的開口。保護層104的材質(zhì)例如是氧化物、氮化物、氮氧化物、高分子材料或前述的組合。如圖IA所不,提供基底200?；?00可為半導體基底(例如，娃基底)或半導體晶圓(例如，娃晶圓)。在一實施例中，基底100中形成有多個CMOS兀件(未顯不)。在一實施例中，基底200中形成有多個MEMS元件。基底200的上表面上可形成有絕緣層206及承載基底204。絕緣層206的材質(zhì)例如為氧化物、氮化物、氮氧化物、高分子材料或前述的組合。在一實施例中，絕緣層206的材質(zhì)為氧化硅。承載基底204例如可為半導體基底，例如是硅晶圓?；?00可通過形成于下表面上的接墊202而接合于基底100之上。如圖IA所示，接墊202與接墊102彼此接合。在一實施例中，接墊202及接墊102皆為導電材料。因此，接墊202及接墊102還可形成基底100與基底200之間的導電通路。例如，基底100中的CMOS元件與基底200中的MEMS元件可通過接墊202與接墊102而彼此傳遞電性信號。在一實施例中，可分別對基底100及/或承載基底204進行薄化制程。如圖IA所示，在一實施例中，可以承載基底204為支撐，對基底100的下表面進行研磨制程以將基底100薄化至適合的厚度。在一實施例中，多個預定切割道SC將基底100與基底200的堆疊晶圓劃分成多個區(qū)域。在后續(xù)封裝與切割制程之后，每一區(qū)域?qū)⒊蔀橐痪庋b體。在基底200的每一區(qū)域之中，可形成有多條貫穿基底200的縫隙(或開口)，其于基底200中劃分出多個彼此不電性連接的導電區(qū)。每一導電區(qū)可電性連接至相應的接墊202。在一實施例中，這些導電區(qū) 為基底200中的高摻雜區(qū)域。如圖IB所示，可部分移除基底100以形成至少一開口 106。開口 106可為大抵順著預定切割道SC延伸的溝槽。開口 106可露出保護層104。在一實施例中，可通過光刻及蝕刻制程(例如，干式蝕刻)形成開口 106。接著，如圖IC所示，例如以蝕刻制程移除部分的保護層104以形成露出基底200的開口 106a。開口 106a可露出貫穿基底200的開口以及多個彼此電性絕緣的導電區(qū)。如圖ID所示，可于基底100的下表面上形成絕緣層108。絕緣層108的材質(zhì)可為高分子材料，例如是環(huán)氧樹脂。絕緣層108亦可為氧化物、氮化物、氮氧化物、其他適合高分子材料或前述的組合。絕緣層108的形成方式例如是涂布、氣相沉積、噴涂或印刷等。絕緣層108可填入開口 106a之中而填充于基底200與基底100之間的間隙。在一實施例中，絕緣層108可僅填充并封住基底200的開口而不填滿基底200與基底100之間的間隙。在一實施例中，在形成絕緣層108之后，可選擇性于絕緣層108之上設置支撐基板110。支撐基板110可例如為玻璃基板或半導體基板，并可具有相似于基底100的尺寸與形狀。接著，如圖IE所示，可選擇性對承載基底204進行薄化制程。如圖IF所示，可接著部分移除承載基底204以形成至少一溝槽208。溝槽208可大抵沿著其中一預定切割道SC延伸。溝槽208可露出絕緣層206。在一實施例中，可通過光刻及蝕刻制程(例如，干式蝕刻)形成溝槽208。在一實施例中，溝槽208可大抵對齊于開口 106a。圖2顯示相應于圖IF的結構的立體示意圖。如圖2所示，基底200于溝槽208之下可具有至少一開口，其于基底200中劃分出多個彼此不電性連接的導電區(qū)。在一實施例中，多個開口 201a、201b及201c將溝槽208下的基底200劃分成多個導電區(qū)203a、203b、203c及203d。這些導電區(qū)因開口的隔離而彼此電性絕緣。在一實施例中，基底200的下表面上可形成有多個接墊202，這些接墊202可延著溝槽208 (或沿著預定切割道SC)而設置。每一導電區(qū)可電性連接至其中一相應的接墊而與基底100中的相應的CMO S元件電性連接。例如，在一實施例中，導電區(qū)203a可通過圖2所示的接墊202及接墊102而與基底100中的相應的CMOS元件電性連接。
如圖IG所示，于承載基底204之上形成絕緣層210。絕緣層210的材質(zhì)可為高分子材料，例如是環(huán)氧樹脂。絕緣層210亦可為氧化物、氮化物、氮氧化物、其他適合高分子材料或前述的組合。絕緣層210的形成方式例如是涂布、氣相沉積、噴涂或印刷等。絕緣層210可填入溝槽208之中。接著，如圖IH所示，移除部分的絕緣層210以自絕緣層210的表面形成朝基底200延伸的開口 212。開口 212的形成方式可為切割或蝕刻。開口 212露出基底200。在一實施例中，開口 212可穿過絕緣層206，并延伸進入基底200之中。開口 212可為一溝槽，并順著溝槽208 (或預定切割道SC)而延伸。開口 212可露出基底200中的開口(例如，開口201a、201b及201c)及導電區(qū)(例如，導電區(qū)203a、203b、203c及203d)，其中所露出的開口中填充有先前所形成的絕緣層108。在采用切割制程形成開口 212的實施例中，由于先前形成的絕緣層108已填充并封住基底200的開口(例如，開口 201a、201b及201c)，因此切割過程所造成的顆粒將不會經(jīng)由基底200的開口而落至基底200與基底100之間的間隙而影響晶片封裝體的運作。 接著，可于承載基底204之上形成圖案化導電層。導電層的材質(zhì)可包括鋁、銅、金、鎳或前述的組合。導電層的形成方式可包括物理氣相沉積、化學氣相沉積、涂布、電鍍、無電鍍或前述的組合。以下，以采用電鍍制程為例說明一實施例的圖案化導電層的形成過程。如圖II所示，于承載基底204之上形成晶種層。晶種層的材質(zhì)例如為鋁或銅，其形成方式例如為濺鍍。晶種層可沿著開口 212的側壁而延伸于開口 212的底部上，并與所露出的導電區(qū)(例如，導電區(qū)203a、203b、203c及203d)電性接觸。接著，例如通過光刻及蝕刻制程而將晶種層圖案化以形成圖案化晶種層214a。圖案化晶種層214a可僅電性接觸其中一導電區(qū)，例如是導電區(qū)203a。晶種層經(jīng)圖案化之后，還可形成出電性連接其他導電區(qū)(例如，導電區(qū)203b、203c或203d)的圖案化晶種層。由于先前所形成之絕緣層108已填充并封住基底200于溝槽208底部處的開口(例如，開口 201a、201b及201c)，因此晶種層的圖案化過程中所需采用的蝕刻液及/或蝕刻氣體將不會經(jīng)由基底200的開口而到達接墊202與接墊102，可確保基底100與基底200之間的接合與電性連接。如圖IJ所示，接著可通過電鍍制程而于晶種層214a的表面上電鍍導電材料以形成導電層214b。在一實施例中，導電層214b可包括鎳、金、銅或前述的組合。接著，如圖IK所示，于導電層214b上形成防焊層216。防焊層216具有露出導電層214b的開口。如圖IK所示，可于防焊層216的開口所露出的導電層214b之上形成導電凸塊218。如圖IL所示，可沿著預定切割道SC切割顯示于圖IK的結構而形成多個彼此分離的晶片封裝體。在一實施例中，晶片封裝體包括一第一基底100 ;—第二基底200，設置于該第一基底之上，其中該第二基底具有貫穿該第二基底的至少一開口(例如，開口 201a、201b及201c)，該至少一開口于該第二基底之中劃分出彼此電性絕緣的多個導電區(qū)(例如，導電區(qū)203b、203c及203d)；一第一絕緣層108,設置于該第一基底的一側邊之上，且填充于該第二基底的該至少一開口(例如，開口 201a、201b及201c)之中；一承載基底204，設置于該第二基底之上；一第二絕緣層210,設置于該承載基底之一表面及一側壁之上；以及一導電層(214a及214b)，設置于該承載基底上的該第二絕緣層之上，且電性接觸其中一導電區(qū)。
本發(fā)明實施例還可有許多變化。例如，在形成圖案化晶種層214a時，可使開口 212底部上的圖案化晶種層214a不觸及預定切割道S C而使后續(xù)電鍍的導電層214b亦不觸及預定切割道SC。換言之，可通過圖案化制程的調(diào)整使所形成的圖案化導電層與預定切割道S C之間隔有間距而不直接接觸。在此情形下，所形成的防焊層216將于開口 212的底部處包覆導電層的側邊。換言之，防焊層216包覆導電層的鄰近所接觸導電區(qū)的部分的一側邊。如此，在后續(xù)切割制程中，切割刀片將不會切割到圖案化導電層，可避免導電層因切割制程而受損或脫落。此外，由于防焊層216包覆導電層的側邊，可避免導電層氧化或受損。 以上所述僅為本發(fā)明較佳實施例，然其并非用以限定本發(fā)明的范圍，任何熟悉本項技術的人員，在不脫離本發(fā)明的精神和范圍內(nèi)，可在此基礎上做進一步的改進和變化，因此本發(fā)明的保護范圍當以本申請的權利要求書所界定的范圍為準。
權利要求
1.一種晶片封裝體，其特征在于，包括 一第一基底; 一第二基底，設置于該第一基底之上，其中該第二基底具有貫穿該第二基底的至少一開口，該至少一開口于該第二基底之中劃分出彼此電性絕緣的多個導電區(qū)； 一第一絕緣層，設置于該第一基底的一側邊之上，且填充于該第二基底的該至少一開口之中； 一承載基底，設置于該第二基底之上； 一第二絕緣層，設置于該承載基底的一表面及一側壁之上；以及 一導電層，設置于該承載基底上的該第二絕緣層之上，且電性接觸所述導電區(qū)中的一導電區(qū)。
2.根據(jù)權利要求I所述的晶片封裝體，其特征在于，該導電層自該承載基底的該表面上的該第二絕緣層沿著該承載基底的該側壁朝該第二基底延伸。
3.根據(jù)權利要求I所述的晶片封裝體，其特征在于，還包括 一防焊層，設置于該導電層之上，其中該防焊層具有露出該導電層的一開口 ；以及 一導電凸塊，設置于該防焊層的該開口之中，且電性接觸該導電層。
4.根據(jù)權利要求3所述的晶片封裝體，其特征在于，該防焊層包覆該導電層的鄰近所述導電區(qū)中的一導電區(qū)的一部分的一側邊。
5.根據(jù)權利要求I所述的晶片封裝體，其特征在于，該導電層延伸進入該第二基底之中。
6.根據(jù)權利要求I所述的晶片封裝體，其特征在于，該承載基底的該側壁傾斜于該承載基底的該表面。
7.根據(jù)權利要求I所述的晶片封裝體，其特征在于，還包括一第二導電層，設置于該承載基底及該第二絕緣層之上，且電性接觸所述導電區(qū)中的一導電區(qū)，其中該第二導電層不電性連接該導電層。
8.根據(jù)權利要求I所述的晶片封裝體，其特征在于，該第一基底的該側邊傾斜于該第一基底的面向該第二基底的一表面。
9.根據(jù)權利要求I所述的晶片封裝體，其特征在于，該第一絕緣層填充于該第一基底與該第二基底之間的一間隙之中，且覆蓋于該第一基底的一底表面之上。
10.根據(jù)權利要求9所述的晶片封裝體，其特征在于，還包括一支撐基板，設置于該第一基底之下，其中該第一絕緣層夾于該第一基底的該底表面與該支撐基板之間。
11.一種晶片封裝體的形成方法，其特征在于，包括 提供一第一基底； 將一第二基底設置于該第一基底之上，其中該第二基底具有貫穿該第二基底的至少一開口，該至少一開口于該第二基底之中劃分出彼此電性絕緣的多個導電區(qū)； 將一承載基底設置于該第二基底之上； 自該第一基底的一底表面部分移除該第一基底以形成至少一第一溝槽開口，該至少一第一溝槽開口露出該第二基底的該至少一開口及所述導電區(qū)； 于該至少一第一溝槽開口的一側壁上形成一第一絕緣層，其中該第一絕緣層填充于該第二基底的該至少一開口之中；自該承載基底的一上表面部分移除該承載基底以形成朝該第二基底延伸的至少一溝槽； 于該承載基底的一表面及該至少一溝槽的一側壁上形成一第二絕緣層；以及 于該第二絕緣層之上形成一導電層，其中該導電層電性接觸所述導電區(qū)中的一導電區(qū)。
12.根據(jù)權利要求11所述的晶片封裝體的形成方法，其特征在于，還包括在形成至少一第一溝槽開口之前，薄化該第一基底。
13.根據(jù)權利要求11所述的晶片封裝體的形成方法，其特征在于，還包括在形成該至少一溝槽之前，薄化該承載基底。
14.根據(jù)權利要求11所述的晶片封裝體的形成方法，其特征在于，還包括 于該導電層之上形成一防焊層，該防焊層具有露出該導電層的一開口 ；以及 于該防焊層的該開口中形成一導電凸塊，該導電凸塊電性接觸該導電層。
15.根據(jù)權利要求11所述的晶片封裝體的形成方法，其特征在于，還包括切割移除部分的該第二絕緣層以于該第二絕緣層中形成一第二溝槽開口，該第二溝槽開口露出該第二基底的該至少一開口及所述導電區(qū)。
16.根據(jù)權利要求15所述的晶片封裝體的形成方法，其特征在于，該第二溝槽開口延伸進入該第二基底之中。
17.根據(jù)權利要求11所述的晶片封裝體的形成方法，其特征在于，還包括于該第二絕緣層之上形成一第二導電層，其中該第二導電層電性接觸所述導電區(qū)中的一導電區(qū)，且該第二導電層不電性連接該導電層。
18.根據(jù)權利要求17所述的晶片封裝體的形成方法，其特征在于，該導電層及該第二導電層的形成步驟包括 于該第二絕緣層上形成一導電材料層；以及 將該導電材料層圖案化以形成該導電層及該第二導電層。
19.根據(jù)權利要求11所述的晶片封裝體的形成方法，其特征在于，還包括于該第一基底之下設置一支撐基板，其中該第一絕緣層夾于該第一基底與該支撐基板之間。
20.根據(jù)權利要求11所述的晶片封裝體的形成方法，其特征在于，還包括于該至少一溝槽的一底部進行一切割制程以形成多個彼此分離的晶片封裝體。
全文摘要
本發(fā)明提供一種晶片封裝體及其形成方法，該晶片封裝體包括一第一基底；一第二基底，設置于該第一基底之上，其中該第二基底具有貫穿該第二基底之至少一開口，該至少一開口于該第二基底之中劃分出彼此電性絕緣的多個導電區(qū)；一第一絕緣層，設置于該第一基底之一側邊之上，且填充于該第二基底之該至少一開口之中；一承載基底，設置于該第二基底之上；一第二絕緣層，設置于該承載基底之一表面及一側壁之上；以及一導電層，設置于該承載基底上之該第二絕緣層之上，且電性接觸其中一所述導電區(qū)。本發(fā)明可有效縮小多晶片封裝結構的體積，且節(jié)省制作成本。
文檔編號H01L23/538GK102779809SQ20121014367
公開日2012年11月14日 申請日期2012年5月9日 優(yōu)先權日2011年5月9日
發(fā)明者劉建宏 申請人:精材科技股份有限公司