專利名稱：一種SOI應(yīng)變SiGe CMOS集成器件及制備方法
技術(shù)領(lǐng)域：
本發(fā)明屬于半導(dǎo)體集成電路技術(shù)領(lǐng)域，尤其涉及一種制備SOI應(yīng)變SiGe CMOS集成器件及制備的方法。
背景技術(shù)：
半導(dǎo)體集成電路技術(shù)是高科技和信息產(chǎn)業(yè)的核心技術(shù)，已成為衡量一個(gè)國家科學(xué)技術(shù)水平、綜合國力和國防力量的重要標(biāo)志，而以集成電路為代表的微電子技術(shù)則是半導(dǎo)體技術(shù)的關(guān)鍵。半導(dǎo)體產(chǎn)業(yè)是國家的基礎(chǔ)性產(chǎn)業(yè)，其之所以發(fā)展得如此之快，除了技術(shù)本身對(duì)經(jīng)濟(jì)發(fā)展的巨大貢獻(xiàn)之外，還與它廣泛的應(yīng)用性有關(guān)。英特爾(Intel)創(chuàng)始人之一戈登 摩爾(Gordon Moore)于1965年提出了 “摩爾定律”，該定理指出集成電路芯片上的晶體管數(shù)目，約每18個(gè)月增加I倍，性能也提升I倍。多年來，世界半導(dǎo)體產(chǎn)業(yè)始終遵循著這條定律不斷地向前發(fā)展，尤其是Si基集成電路技術(shù)，發(fā)展至今，全世界數(shù)以萬億美元的設(shè)備和技術(shù)投入，已使Si基工藝形成了非常強(qiáng)大的產(chǎn)業(yè)能力。2004年2月23日英特爾首席執(zhí)行官克萊格 貝瑞特在東京舉行的全球信息峰會(huì)上表示，摩爾定律將在未來15到20年依然有效，然而推動(dòng)摩爾定律繼續(xù)前進(jìn)的技術(shù)動(dòng)力是不斷縮小芯片的特征尺寸。目前，國外45nm技術(shù)已經(jīng)進(jìn)入規(guī)模生產(chǎn)階段，32nm技術(shù)處在導(dǎo)入期，按照國際半導(dǎo)體技術(shù)發(fā)展路線圖ITRS，下一個(gè)節(jié)點(diǎn)是22nm。不過，隨著集成電路技術(shù)的繼續(xù)發(fā)展，芯片的特征尺寸不斷縮小，在Si芯片制造工業(yè)微型化進(jìn)程中面臨著材料物理屬性，制造工藝技術(shù)，器件結(jié)構(gòu)等方面極限的挑戰(zhàn)。比如當(dāng)特征尺寸小于IOOnm以下時(shí)由于隧穿漏電流和可靠性等問題，傳統(tǒng)的柵介質(zhì)材料SiO2無法滿足低功耗的要求；納米器件的短溝道效應(yīng)和窄溝道效應(yīng)越發(fā)明顯，嚴(yán)重影響了器件性能；傳統(tǒng)的光刻技術(shù)無法滿足日益縮小的光刻精度。因此傳統(tǒng)Si基工藝器件越來越難以滿足設(shè)計(jì)的需要。為了滿足半導(dǎo)體技術(shù)的進(jìn)一步發(fā)展需要，大量的研究人員在新結(jié)構(gòu)、新材料以及新工藝方面的進(jìn)行了深入的研究，并在某些領(lǐng)域的應(yīng)用取得了很大進(jìn)展。這些新結(jié)構(gòu)和新材料對(duì)器件性能有較大的提高，可以滿足集成電路技術(shù)繼續(xù)符合“摩爾定理”迅速發(fā)展的需要。

發(fā)明內(nèi)容
本發(fā)明的目的在于利用在一個(gè)SOI襯底片上生長應(yīng)變SiGe的方法，制備SOI應(yīng)變SiGe CMOS集成器件及電路，以實(shí)現(xiàn)器件性能的最優(yōu)化，即提供一種SOI應(yīng)變SiGe CMOS器件及電路制備方法。本發(fā)明的目的在于提供一種SOI應(yīng)變SiGe CMOS器件，所述CMOS器件襯底為SOI材料。進(jìn)一步、PMOS器件和NMOS器件溝道采用了應(yīng)變SiGe材料。進(jìn)一步、PMOS器件采用量子阱結(jié)構(gòu)。
本發(fā)明的另一目的在于提供一種所述SOI應(yīng)變SiGe CMOS集成器件及電路制備方法，包括如下步驟 第一步、選取兩片N型摻雜的Si片，其中兩片摻雜濃度均為r5 X IO15Cm-3,對(duì)兩片Si片表面進(jìn)行氧化，氧化層厚度為0. 5^1 u m ;將其中的一片作為上層基體材料，并在該基體材料中注入氫，將另一片作為下層基體材料；采用化學(xué)機(jī)械拋光(CMP)工藝對(duì)兩個(gè)氧化層表面進(jìn)行拋光； 第二步、將兩片Si片氧化層相對(duì)置于超高真空環(huán)境中在350 480°C的溫度下實(shí)現(xiàn)鍵合；將鍵合后的Si片溫度升高100 200°C，使上層基體材料在注入的氫處斷裂，對(duì)上層基體材料多余的部分進(jìn)行剝離，保留IOOlOOnm的Si材料，并在其斷裂表面進(jìn)行化學(xué)機(jī)械拋光(CMP)，形成SOI襯底；第三步、利用化學(xué)汽相淀積(CVD)方法，在600 750°C，在SOI襯底表面連續(xù)生長三層材料第一層是厚度為80 120nm的N型Si緩沖層，該層摻雜濃度為5 X IO15CnT3 ;第二層是厚度為10 15nm的N型SiGe外延層，該層Ge組分為15 30%，摻雜濃度為I 5 X IO16CnT3 ;第三層是厚度為3飛nm的本征弛豫型Si帽層；第四步、利用化學(xué)汽相淀積(CVD)方法，在600 800°C，在外延材料表面淀積一層厚度為300 500nm的SiO2層；光刻隔離區(qū)，利用干法刻蝕工藝，在隔離區(qū)刻蝕出深度為240 400nm的淺槽，利用化學(xué)汽相淀積(CVD)方法，在600 800°C，在淺槽內(nèi)填充SiO2 ；最后，用化學(xué)機(jī)械拋光(CMP)方法，除去多余的氧化層，形成淺槽隔離；第五步、利用化學(xué)汽相淀積(CVD)方法，在600 800°C，在外延材料表面淀積一層厚度為300 500nm的SiO2層；光刻PMOS有源區(qū)，對(duì)PMOS有源區(qū)進(jìn)行N型離子注入，使其摻雜濃度達(dá)到I 5X 1017cm_3 ;光刻N(yùn)MOS有源區(qū)，利用離子注入工藝對(duì)NMOS區(qū)域進(jìn)行P型離子注入，形成NMOS有源區(qū)P阱，P阱摻雜濃度為I 5X IO17CnT3;第六步、利用濕法刻蝕，刻蝕掉表面的SiO2層，利用化學(xué)汽相淀積(CVD)方法，在600 800°C，在襯底表面淀積一層厚度為3 5nm的SiN層作為柵介質(zhì)和一層厚度為300 500nm的本征Poly-Si層，光刻Poly-Si柵和柵介質(zhì)，形成22 350nm長的偽柵；第七步、利用離子注入，分別對(duì)NMOS有源區(qū)和PMOS有源區(qū)進(jìn)行N型和P型離子注入，形成N型輕摻雜源漏結(jié)構(gòu)(N-LDD)和P型輕摻雜源漏結(jié)構(gòu)(P-LDD)，摻雜濃度均為I
5X IO18Cm 3 ；第八步、利用化學(xué)汽相淀積(CVD)方法，在600 800°C，在襯底表面淀積一層厚度為5 15nm的SiO2層，利用干法刻蝕工藝，刻蝕掉表面的SiO2層，保留Poly-Si柵和柵介質(zhì)側(cè)面的SiO2，形成側(cè)墻；第九步、光刻出PMOS有源區(qū)，利用離子注入技術(shù)自對(duì)準(zhǔn)形成PMOS的源漏區(qū)；反刻出NMOS有源區(qū)，利用離子注入技術(shù)自對(duì)準(zhǔn)形成NMOS的源漏區(qū)；將襯底在950 1100°C溫度下，退火15 120s，進(jìn)行雜質(zhì)激活；第十步、用化學(xué)汽相淀積(CVD)方法，在600 800°C，在襯底表面淀積一層SiO2,厚度為30(T500nm，利用化學(xué)機(jī)械拋光(CMP)技術(shù)，將SiO2平坦化到柵極表面；第十一步、利用濕法刻蝕將偽柵極完全去除，留下氧化層上的柵堆疊的自對(duì)準(zhǔn)壓印，在襯底表面生長一層厚度為2 5nm的氧化鑭(La2O3);在襯底表面派射一層金屬鶴(W),最后利用化學(xué)機(jī)械拋光(CMP)技術(shù)將柵極區(qū)域以外的金屬鎢(W)及氧化鑭(La2O3)除去；
第十二步、利用化學(xué)汽相淀積(CVD)方法，在600 800°C，表面生長一層SiO2層，并在柵、源和漏區(qū)上光刻引線孔；第十三步、金屬化、光刻引線，形成漏極、源極和柵極金屬引線，構(gòu)成導(dǎo)電溝道為22 350nm的SOI應(yīng)變SiGe CMOS集成器件及電路。進(jìn)一步、NMOS和PMOS溝道長度根據(jù)第六步中偽柵的長度來確定，為22 350nm。進(jìn)一步、所述方法過程中的最高溫度根據(jù)第三、四、五、六、八、十和十二步中的化學(xué)汽相淀積(CVD)工藝溫度決定，最高溫度< 800°C。本發(fā)明具有如下優(yōu)點(diǎn):I.本發(fā)明制備的應(yīng)變SiGe CMOS器件中采用了 SOI襯底，降低了器件與電路的功耗和開啟電壓，提高了器件與電路的可靠性；
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2.本發(fā)明制備的應(yīng)變SiGe CMOS器件結(jié)構(gòu)中采用了輕摻雜源漏(LDD)結(jié)構(gòu)，有效地抑制了熱載流子對(duì)器件性能的影響；3.本發(fā)明制備的應(yīng)變SiGe CMOS器件在PMOS結(jié)構(gòu)中都采用了量子阱結(jié)構(gòu)，能有效地把空穴限制在SiGe層內(nèi)，減少了界面散射，提高了器件的頻率、電流驅(qū)動(dòng)能力等電學(xué)性能；4.本發(fā)明制備的應(yīng)變SiGe CMOS器件采用了高K柵介質(zhì)，提高了 NMOS和PMOS的柵控能力，增強(qiáng)了器件的電學(xué)性能；5.本發(fā)明制備應(yīng)變SiGe CMOS器件過程中涉及的最高溫度為800°C，低于引起應(yīng)變SiGe溝道應(yīng)力弛豫的工藝溫度，因此該制備方法能有效地保持應(yīng)變SiGe溝道應(yīng)力，提高集成電路的性能；6.本發(fā)明制備的應(yīng)變SiGe CMOS中，在制備NMOS和PMOS柵電極時(shí)采用了金屬柵鑲嵌工藝(damascene process),該工藝中使用了金屬鶴(W)作為金屬電極,降低了柵電極的電阻，提高了器件設(shè)計(jì)的靈活性和可靠性。


圖I是本發(fā)明SOI應(yīng)變SiGe CMOS集成器件及電路的制備方法的工藝流程圖；圖2、圖3是本發(fā)明SOI襯底材料制備示意圖；圖4是本發(fā)明應(yīng)變SiGe材料制備剖視圖；圖5是本發(fā)明應(yīng)變SiGe材料制備俯視圖；圖6是本發(fā)明淺槽隔離制備剖視圖；圖7是本發(fā)明淺槽隔離制備俯視圖；圖8是本發(fā)明NMOS和PMOS形成剖視圖；圖9是本發(fā)明NMOS和PMOS形成俯視圖；圖10是本發(fā)明柵制備剖視圖；圖11是本發(fā)明柵制備俯視圖；圖12是本發(fā)明構(gòu)成CMOS集成電路剖視圖；圖13是本發(fā)明構(gòu)成CMOS集成電路俯視圖。
具體實(shí)施方式
為了使本發(fā)明的目的、技術(shù)方案及優(yōu)點(diǎn)更加清楚明白，以下結(jié)合附圖及實(shí)施例，對(duì)本發(fā)明進(jìn)行進(jìn)一步詳細(xì)說明。應(yīng)當(dāng)理解，此處所描述的具體實(shí)施例僅僅用以解釋本發(fā)明，并不用于限定本發(fā)明。本發(fā)明實(shí)施例提供了一種SOI應(yīng)變SiGe CMOS器件，所述CMOS器件襯底為SOI材料。作為本發(fā)明實(shí)施例的一優(yōu)化方案，PMOS器件和NMOS器件溝道采用了應(yīng)變SiGe材料。 作為本發(fā)明實(shí)施例的一優(yōu)化方案，PMOS器件采用量子阱結(jié)構(gòu)。以下參照?qǐng)D1-13，對(duì)本發(fā)明制備的22 350nm溝道長度的SOI應(yīng)變SiGe CMOS集成器件及電路的工藝流程作進(jìn)一步詳細(xì)描述。實(shí)施例I :制備溝道長度為22nm的SOI應(yīng)變SiGe CMOS集成器件及電路，具體步驟如下步驟1，SOI襯底材料制備，如圖2、圖3所示。(Ia)選取N型摻雜濃度為I X IO15CnT3的Si片1，對(duì)其表面進(jìn)行氧化，氧化層厚度為I Pm,作為上層基體材料,并在該基體材料中注入氫；(Ib)選取N型摻雜濃度為I X IO15CnT3的Si片2，對(duì)其表面進(jìn)行氧化，氧化層厚度為I U m，作為下層基體材料；( Ic)分別對(duì)下層和注入氫后的上層基體材料表面進(jìn)行化學(xué)機(jī)械拋光(CMP)處理；( Id)將拋光處理后的下層和上層基體材料表面氧化層3相對(duì)緊貼，置于超高真空環(huán)境中在350°C溫度下實(shí)現(xiàn)鍵合；(Ie)將鍵合后的基片溫度升高200°C，使上層基體材料在注入的氫處斷裂，對(duì)上層基體材料多余的部分進(jìn)行剝離，保留IOOnm的Si材料4，并在該斷裂表面進(jìn)行化學(xué)機(jī)械拋光(CMP)，形成SOI結(jié)構(gòu)。步驟2，應(yīng)變SiGe材料制備，如圖4、圖5所示。(2a)利用化學(xué)汽相淀積(CVD)方法，在600°C，在SOI襯底表面生長厚度為80nm的N型Si緩沖層5，該層摻雜濃度為I X IO15CnT3 ；(2b)利用化學(xué)汽相淀積(CVD)方法，在600°C，在SOI襯底表面生長厚度為IOnm的N型SiGe外延層6，該層Ge組分為15%，摻雜濃度為lX1016cm_3;(2c)利用化學(xué)汽相淀積(CVD)方法，在600°C，在SOI襯底表面生長厚度為3nm的本征弛豫型Si帽層7。步驟3，淺槽隔離制備，如圖6、圖7所示。(3a)利用化學(xué)汽相淀積(CVD)方法，在600°C，在外延材料表面淀積一層厚度為300nm 的 SiO2 層；(3b)光刻隔離區(qū)；(3c)利用干法刻蝕工藝，在隔離區(qū)刻蝕出深度為240nm的淺槽；(3d)利用化學(xué)汽相淀積(CVD)方法，在600°C，在淺槽內(nèi)填充SiO2 ；(3e)用化學(xué)機(jī)械拋光(CMP)方法，除去多余的氧化層，形成淺槽隔離8。步驟4，NMOS和PMOS形成，如圖8、圖9所示。(4a)利用化學(xué)汽相淀積(CVD)方法，在600°C，在襯底上生長一層300nm的SiO2 ；
(4b)光刻PMOS有源區(qū)，對(duì)PMOS有源區(qū)進(jìn)行N型離子注入，使其摻雜濃度達(dá)到I X IO17Cm 3 ；(4c)光刻N(yùn)MOS有源區(qū)，利用離子注入工藝對(duì)NMOS區(qū)域進(jìn)行P型離子注入，形成NMOS有源區(qū)P阱，P阱摻雜濃度為I X IO17CnT3 ；(4d)利用化學(xué)汽相淀積(CVD)方法，在600°C，在表面生長一層厚度為3nm的SiN層9;(4e)利用化學(xué)汽相淀積(CVD)方法，在600°C，在SiN層上生長一層300nm的多晶娃10 ；(4f)光刻Poly-Si柵和柵介質(zhì),形成22nm長的偽柵；(4g)光刻N(yùn)MOS有源區(qū)，對(duì)NMOS有源區(qū)進(jìn)行N型離子注入，形成N型輕摻雜源漏結(jié)構(gòu)(N-LDD) 11，摻雜濃度為 I X 1018cm_3 ；
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(4h)光刻PMOS有源區(qū)，對(duì)PMOS有源區(qū)進(jìn)行P型離子注入，形成P型輕摻雜源漏結(jié)構(gòu)(P-LDD) 12，摻雜濃度為 I X 1018cm_3 ；(4i)在襯底表面，利用化學(xué)汽相淀積(CVD)方法，在600°C，生長一層SiO2，厚度為10nm，隨后利用干法刻蝕工藝光刻掉多余的SiO2，保留柵極側(cè)壁SiO2，形成側(cè)墻13。(4j)光刻出PMOS有源區(qū)，利用離子注入技術(shù)自對(duì)準(zhǔn)形成PMOS的源漏區(qū)14 ；(4k)光刻出NMOS有源區(qū)，利用離子注入技術(shù)自對(duì)準(zhǔn)形成NMOS的源漏區(qū)15 ；(41)將襯底在950°C溫度下，退火120s，進(jìn)行雜質(zhì)激活。步驟5，柵制備，如圖10、圖11所示。(5a)利用化學(xué)汽相淀積(CVD)方法，在600°C，在襯底表面淀積一層SiO2層16，SiO2厚度為300nm厚度；(5b)利用化學(xué)機(jī)械拋光(CMP)方法，對(duì)表面進(jìn)行平坦化至柵極水平；(5c)利用濕法刻蝕將偽柵極完全去除，留下氧化層上的柵堆疊的自對(duì)準(zhǔn)壓印；(5d)在襯底表面生長一層厚度為2nm的氧化鑭(La2O3) 17 ；(5e)在襯底表面派射一層金屬鶴(W) 18 ；(5f)利用化學(xué)機(jī)械拋光(CMP)技術(shù)將柵極區(qū)域以外的金屬鎢(W)及氧化鑭(La2O3)除去。步驟6，構(gòu)成CMOS集成電路，如圖12、圖13所示。(6a)利用化學(xué)汽相淀積(CVD)方法，在600°C，在表面生長一層SiO2層19 ;(6b)在柵、源和漏區(qū)上光刻引線孔；(6c)金屬化；(6d)光刻引線，形成漏極金屬引線20、源極金屬引線21和柵極金屬引線22，構(gòu)成導(dǎo)電溝道為22nm的SOI應(yīng)變SiGe CMOS集成器件及電路。實(shí)施例2 :制備溝道長度為130nm的SOI應(yīng)變SiGe CMOS集成器件及電路，具體步驟如下步驟1，SOI襯底材料制備，如如圖2、圖3所示。(Ia)選取N型摻雜濃度為3X IO15CnT3的Si片I，對(duì)其表面進(jìn)行氧化，氧化層厚度為0. 7 ii m，作為上層基體材料，并在該基體材料中注入氫；(Ib)選取N型摻雜濃度為3X IO15CnT3的Si片2，對(duì)其表面進(jìn)行氧化，氧化層厚度為0. 7 i! m，作為下層基體材料；( lc)分別對(duì)下層和注入氫后的上層基體材料表面進(jìn)行化學(xué)機(jī)械拋光(CMP)處理；( Id)將拋光處理后的下層和上層基體材料表面氧化層3相對(duì)緊貼，置于超高真空環(huán)境中在420°C溫度下實(shí)現(xiàn)鍵合；(Ie)將鍵合后的基片溫度升高150°C，使上層基體材料在注入的氫處斷裂，對(duì)上層基體材料多余的部分進(jìn)行剝離，保留150nm的Si材料4，并在該斷裂表面進(jìn)行化學(xué)機(jī)械拋光(CMP)，形成SOI結(jié)構(gòu)。步驟2，應(yīng)變SiGe材料制備，圖4、圖5。
(2a)利用化學(xué)汽相淀積(CVD)方法，在700°C，在SOI襯底表面生長厚度為IOOnm的N型Si緩沖層5，該層摻雜濃度為3 X IO15CnT3 ；(2b)利用化學(xué)汽相淀積(CVD)方法，在700°C，在SOI襯底表面生長厚度為12nm的N型SiGe外延層6，該層Ge組分為20 %，摻雜濃度為3 X 1016cm_3 ；(2c)利用化學(xué)汽相淀積(CVD)方法，在700°C，在SOI襯底表面生長厚度為4nm的本征弛豫型Si帽層7。步驟3，淺槽隔離制備，如圖6、圖7所示。(3a)利用化學(xué)汽相淀積(CVD)方法，在700°C，在外延材料表面淀積一層厚度為400nm 的 SiO2 層；(3b)光刻隔離區(qū)；(3c)利用干法刻蝕工藝，在隔離區(qū)刻蝕出深度為320nm的淺槽；(3d)利用化學(xué)汽相淀積(CVD)方法，在700°C，在淺槽內(nèi)填充SiO2 ；(3e)用化學(xué)機(jī)械拋光(CMP)方法，除去多余的氧化層，形成淺槽隔離8。步驟4，NMOS和PMOS形成，如圖8、圖9所示。(4a)利用化學(xué)汽相淀積(CVD)方法，在700°C，在襯底上生長一層400nm的SiO2 ；(4b)光刻PMOS有源區(qū)，對(duì)PMOS有源區(qū)進(jìn)行N型離子注入，使其摻雜濃度達(dá)到3 X IO17Cm 3 ；(4c)光刻N(yùn)MOS有源區(qū)，利用離子注入工藝對(duì)NMOS區(qū)域進(jìn)行P型離子注入，形成NMOS有源區(qū)P阱，P阱摻雜濃度為8 X IO16CnT3 ；(4d)利用化學(xué)汽相淀積(CVD)方法，在700°C，在表面生長一層厚度為4nm的SiN層9;(4e)利用化學(xué)汽相淀積(CVD)方法，在700°C，在SiN層上生長一層400nm的多晶娃10 ；(4f)光刻Poly-Si柵和柵介質(zhì),形成130nm長的偽柵；(4g)光刻N(yùn)MOS有源區(qū)，對(duì)NMOS有源區(qū)進(jìn)行N型離子注入，形成N型輕摻雜源漏結(jié)構(gòu)(N-LDD) 11，摻雜濃度為 3 X IO18CnT3 ；(4h)光刻PMOS有源區(qū)，對(duì)PMOS有源區(qū)進(jìn)行P型離子注入，形成P型輕摻雜源漏結(jié)構(gòu)(P-LDD)區(qū)域12，摻雜濃度為3 X IO18CnT3 ；(4i)在襯底表面，利用化學(xué)汽相淀積(CVD)方法，在700°C，生長一層SiO2，厚度為15nm，隨后利用干法刻蝕工藝光刻掉多余的SiO2，保留柵極側(cè)壁SiO2，形成側(cè)墻13。(4j)光刻出PMOS有源區(qū)，利用離子注入技術(shù)自對(duì)準(zhǔn)形成PMOS的源漏區(qū)14 ；
(4k)光刻出NMOS有源區(qū)，利用離子注入技術(shù)自對(duì)準(zhǔn)形成NMOS的源漏區(qū)15 ；(41)將襯底在1000°C溫度下，退火60s，進(jìn)行雜質(zhì)激活。步驟5，柵制備，如圖10、圖11所示。(5a)利用化學(xué)汽相淀積(CVD)方法，在700°C，在襯底表面淀積一層SiO2層16，SiO2厚度為400nm厚度； (5b)利用化學(xué)機(jī)械拋光(CMP)方法，對(duì)表面進(jìn)行平坦化至柵極水平；(5c)利用濕法刻蝕將偽柵極完全去除，留下氧化層上的柵堆疊的自對(duì)準(zhǔn)壓?。?5d)在襯底表面生長一層厚度為4nm的氧化鑭(La2O3) 17 ；(5e)在襯底表面派射一層金屬鶴(W) 18 ；(5f)利用化學(xué)機(jī)械拋光(CMP)技術(shù)將柵極區(qū)域以外的金屬鎢(W)及氧化鑭(La2O3)除去。步驟6，構(gòu)成CMOS集成電路，如圖12、圖13所示。(6a)利用化學(xué)汽相淀積(CVD)方法，在700°C，在表面生長一層SiO2層19 ;(6b)在柵、源和漏區(qū)上光刻引線孔；(6c)金屬化；(6d)光刻引線，形成漏極金屬引線20、源極金屬引線21和柵極金屬引線22，構(gòu)成導(dǎo)電溝道為130nm的SOI應(yīng)變SiGe CMOS集成器件及電路。實(shí)施例3 :制備溝道長度為350nm的SOI應(yīng)變SiGe CMOS集成器件及電路，具體步驟如下步驟1，SOI襯底材料制備，如圖2、圖3所示。(Ia)選取N型摻雜濃度為5 X IO15CnT3的Si片I，對(duì)其表面進(jìn)行氧化，氧化層厚度為0. 5 ii m，作為上層基體材料，并在該基體材料中注入氫；(Ib)選取N型摻雜濃度為5X IO15cnT3的Si片2，對(duì)其表面進(jìn)行氧化，氧化層厚度為0. 5 ii m，作為下層基體材料；( Ic)分別對(duì)下層和注入氫后的上層基體材料表面進(jìn)行化學(xué)機(jī)械拋光(CMP)處理；( Id)將拋光處理后的下層和上層基體材料表面氧化層3相對(duì)緊貼，置于超高真空環(huán)境中在480°C溫度下實(shí)現(xiàn)鍵合；(Ie)將鍵合后的基片溫度升高100°C，使上層基體材料在注入的氫處斷裂，對(duì)上層基體材料多余的部分進(jìn)行剝離，保留200nm的Si材料4，并在該斷裂表面進(jìn)行化學(xué)機(jī)械拋光(CMP)，形成SOI結(jié)構(gòu)。步驟2，應(yīng)變SiGe材料制備，如圖4、圖5所示。(2a)利用化學(xué)汽相淀積(CVD)方法，在750°C，在SOI襯底表面生長厚度為120nm的N型Si緩沖層5，該層摻雜濃度為5 X IO15CnT3 ；(2b)利用化學(xué)汽相淀積(CVD)方法，在750°C，在SOI襯底表面生長厚度為15nm的N型SiGe外延層6，該層Ge組分為30 %，摻雜濃度為5 X 1016cm_3 ；(2c)利用化學(xué)汽相淀積(CVD)方法，在750°C，在SOI襯底表面生長厚度為5nm的本征弛豫型Si帽層7。步驟3，淺槽隔離制備，如圖6、圖7所示。(3a)利用化學(xué)汽相淀積(CVD)方法，在800°C，在外延材料表面淀積一層厚度為500nm 的 SiO2 層；(3b)光刻隔離區(qū)；(3c)利用干法刻蝕工藝，在隔離區(qū)刻蝕出深度為400nm的淺槽；(3d)利用化學(xué)汽相淀積(CVD)方法，在800°C，在淺槽內(nèi)填充SiO2 ；(3e)用化學(xué)機(jī)械拋光(CMP)方法，除去多余的氧化層，形成淺槽隔離8。步驟4，NMOS和PMOS形成，如圖8、圖9所示。(4a)利用化學(xué)汽相淀積(CVD)方法，在800°C，在襯底上生長一層500nm的SiO2 ；

(4b)光刻PMOS有源區(qū)，對(duì)PMOS有源區(qū)進(jìn)行N型離子注入，使其摻雜濃度達(dá)到
5X IO17Cm 3 ；(4c)光刻N(yùn)MOS有源區(qū)，利用離子注入工藝對(duì)NMOS區(qū)域進(jìn)行P型離子注入，形成NMOS有源區(qū)P阱，P阱摻雜濃度為5 X IO16CnT3 ；(4d)利用化學(xué)汽相淀積(CVD)方法，在800°C，在表面生長一層厚度為5nm的SiN層9;(4e)利用化學(xué)汽相淀積(CVD)方法，在800°C，在SiN層上生長一層500nm的多晶娃10 ；(4f)光刻Poly-Si柵和柵介質(zhì),形成350nm長的偽柵；(4g)光刻N(yùn)MOS有源區(qū)，對(duì)NMOS有源區(qū)進(jìn)行N型離子注入，形成N型輕摻雜源漏結(jié)構(gòu)(N-LDD)區(qū)域11，摻雜濃度為5 X IO18CnT3 ；(4h)光刻PMOS有源區(qū)，對(duì)PMOS有源區(qū)進(jìn)行P型離子注入，形成P型輕摻雜源漏結(jié)構(gòu)(P-LDD)區(qū)域12，摻雜濃度為5 X IO18CnT3 ；(4i)在襯底表面，利用化學(xué)汽相淀積(CVD)方法，在800°C，生長一層SiO2，厚度為5nm，隨后利用干法刻蝕工藝光刻掉多余的SiO2，保留柵極側(cè)壁SiO2，形成側(cè)墻13。(4j)光刻出PMOS有源區(qū)，利用離子注入技術(shù)自對(duì)準(zhǔn)形成PMOS的源漏區(qū)14 ；(4k)光刻出NMOS有源區(qū)，利用離子注入技術(shù)自對(duì)準(zhǔn)形成NMOS的源漏區(qū)15 ；(41)將襯底在1100°C溫度下，退火15s，進(jìn)行雜質(zhì)激活。步驟5，柵制備，如圖10、圖11所示。(5a)利用化學(xué)汽相淀積(CVD)方法，在800°C，在襯底表面淀積一層SiO2層16，SiO2厚度為500nm厚度；(5b)利用化學(xué)機(jī)械拋光(CMP)方法，對(duì)表面進(jìn)行平坦化至柵極水平；(5c)利用濕法刻蝕將偽柵極完全去除，留下氧化層上的柵堆疊的自對(duì)準(zhǔn)壓??；(5d)在襯底表面生長一層厚度為5nm的氧化鑭(La2O3) 17 ；(5e)在襯底表面派射一層金屬鶴(W) 18 ；(5f)利用化學(xué)機(jī)械拋光(CMP)技術(shù)將柵極區(qū)域以外的金屬鎢(W)及氧化鑭(La2O3)除去。步驟6，構(gòu)成CMOS集成電路，如圖12、圖13所示。(6a)利用化學(xué)汽相淀積(CVD)方法，在800°C，在表面生長一層SiO2層19 ;(6b)在柵、源和漏區(qū)上光刻引線孔；(6c)金屬化；(6d)光刻引線，形成漏極金屬引線20、源極金屬引線21和柵極金屬引線22，構(gòu)成導(dǎo)電溝道為350nm的SOI應(yīng)變SiGe CMOS集成器件及電路。以上實(shí)驗(yàn)過程中的數(shù)據(jù)統(tǒng)計(jì)表I所示。
[
權(quán)利要求
1.一種SOI應(yīng)變SiGe CMOS器件，其特征在于，所述CMOS器件襯底為SOI材料。
2.根據(jù)權(quán)利要求I所述的SOI應(yīng)變SiGeCMOS器件，其特征在于，PMOS器件和NMOS器 件溝道采用了應(yīng)變SiGe材料。
3.根據(jù)權(quán)利要求I所述的SOI應(yīng)變SiGeCMOS器件，其特征在于，PMOS器件采用量子阱結(jié)構(gòu)。
4.一種權(quán)利要求1-3任一項(xiàng)所述SOI應(yīng)變SiGe CMOS器件及電路制備方法，其特征在于，包括如下步驟 第一步、選取兩片N型摻雜的Si片，其中兩片摻雜濃度均為Γ5 X 1015cnT3，對(duì)兩片Si片表面進(jìn)行氧化，氧化層厚度為0. 5^1 μ m ;將其中的一片作為上層基體材料，并在該基體材料中注入氫，將另一片作為下層基體材料；采用化學(xué)機(jī)械拋光(CMP)工藝對(duì)兩個(gè)氧化層表面進(jìn)行拋光； 第二步、將兩片Si片氧化層相對(duì)置于超高真空環(huán)境中在350 480°C的溫度下實(shí)現(xiàn)鍵合；將鍵合后的Si片溫度升高100 200°C，使上層基體材料在注入的氫處斷裂，對(duì)上層基體材料多余的部分進(jìn)行剝離，保留IOOlOOnm的Si材料，并在其斷裂表面進(jìn)行化學(xué)機(jī)械拋光(CMP)，形成SOI襯底； 第三步、利用化學(xué)汽相淀積(CVD)方法，在600 750°C，在SOI襯底表面連續(xù)生長三層材料第一層是厚度為80 120nm的N型Si緩沖層，該層摻雜濃度為1 5 X IO15CnT3 ;第二層是厚度為10 15nm的N型SiGe外延層，該層Ge組分為15 30%，摻雜濃度為I 5X IO16CnT3 ;第三層是厚度為3飛nm的本征弛豫型Si帽層； 第四步、利用化學(xué)汽相淀積(CVD)方法，在600 800°C，在外延材料表面淀積一層厚度為300 500nm的SiO2層；光刻隔離區(qū)，利用干法刻蝕工藝，在隔離區(qū)刻蝕出深度為240 400nm的淺槽，利用化學(xué)汽相淀積(CVD)方法，在600 800°C，在淺槽內(nèi)填充SiO2 ;最后，用化學(xué)機(jī)械拋光(CMP)方法，除去多余的氧化層，形成淺槽隔離； 第五步、利用化學(xué)汽相淀積(CVD)方法，在600 800°C，在外延材料表面淀積一層厚度為300 500nm的SiO2層；光刻PMOS有源區(qū)，對(duì)PMOS有源區(qū)進(jìn)行N型離子注入，使其摻雜濃度達(dá)到I 5X 1017cm_3 ;光刻N(yùn)MOS有源區(qū)，利用離子注入工藝對(duì)NMOS區(qū)域進(jìn)行P型離子注入，形成NMOS有源區(qū)P阱，P阱摻雜濃度為I 5X 1017cm_3; 第六步、利用濕法刻蝕，刻蝕掉表面的SiO2層，利用化學(xué)汽相淀積(CVD)方法，在600 8000C，在襯底表面淀積一層厚度為3 5nm的SiN層作為柵介質(zhì)和一層厚度為300 500nm的本征Poly-Si層,光刻Poly-Si柵和柵介質(zhì),形成22 350nm長的偽柵； 第七步、利用離子注入，分別對(duì)NMOS有源區(qū)和PMOS有源區(qū)進(jìn)行N型和P型離子注入，形成N型輕摻雜源漏結(jié)構(gòu)N型輕摻雜源漏結(jié)構(gòu)(N-LDD)和P型輕摻雜源漏結(jié)構(gòu)P型輕摻雜源漏結(jié)構(gòu)(P-LDD)，摻雜濃度均為I 5X IO18CnT3 ； 第八步、利用化學(xué)汽相淀積(CVD)方法，在600 800°C，在襯底表面淀積一層厚度為5 15nm的SiO2層,利用干法刻蝕工藝,刻蝕掉表面的SiO2層,保留Poly-Si柵和柵介質(zhì)側(cè)面的SiO2，形成側(cè)墻； 第九步、光刻出PMOS有源區(qū)，利用離子注入技術(shù)自對(duì)準(zhǔn)形成PMOS的源漏區(qū)；反刻出NMOS有源區(qū)，利用離子注入技術(shù)自對(duì)準(zhǔn)形成NMOS的源漏區(qū)；將襯底在950 1100°C溫度下，退火15 120s，進(jìn)行雜質(zhì)激活；第十步、用化學(xué)汽相淀積(CVD)方法，在600 800°C，在襯底表面淀積ー層SiO2，厚度為30(T500nm，利用化學(xué)機(jī)械拋光(CMP)技術(shù)，將SiO2平坦化到柵極表面； 第十一歩、利用濕法刻蝕將偽柵極完全去除，留下氧化層上的柵堆疊的自對(duì)準(zhǔn)壓印，在襯底表面生長ー層厚度為2 5nm的氧化鑭(La2O3);在襯底表面派射ー層金屬鶴(W),最后利用化學(xué)機(jī)械拋光(CMP)技術(shù)將柵極區(qū)域以外的金屬鎢(W)及氧化鑭(La2O3)除去； 第十二步、利用化學(xué)汽相淀積(CVD)方法，在600 800°C，表面生長ー層SiO2層，并在柵、源和漏區(qū)上光刻引線孔； 第十三步、金屬化、光刻引線，形成漏極、源極和柵極金屬引線，構(gòu)成導(dǎo)電溝道為22 .350nm的SOI應(yīng)變SiGe CMOS集成器件及電路。
5.根據(jù)權(quán)利要求4所述的方法，其特征在干，NMOS和PMOS溝道長度根據(jù)第六步中偽柵的長度來確定，為22 350nm。
6.根據(jù)權(quán)利要求4所述的方法，其特征在干，所述方法過程中的最高溫度根據(jù)第三、四、五、六、八、十和十二步中的化學(xué)汽相淀積(CVD)エ藝溫度決定，最高溫度彡800°C。
全文摘要
本發(fā)明公開了一種SOI應(yīng)變SiGe CMOS器件及制備方法，其過程為在600～800℃，在SOI襯底上生長應(yīng)變SiGe材料，利用淺槽隔離技術(shù)對(duì)NMOS和PMOS有源區(qū)進(jìn)行隔離，光刻N(yùn)MOS有源區(qū)，利用離子注入工藝對(duì)NMOS區(qū)域進(jìn)行P型離子注入，使NMOS區(qū)域變?yōu)镻摻雜區(qū)域，然后在NMOS和PMOS有源區(qū)淀積SiO2和多晶硅，通過刻蝕制備長度為22～350nm的偽柵，應(yīng)用自對(duì)準(zhǔn)工藝分別自對(duì)準(zhǔn)生成NMOS和PMOS的源漏區(qū)，再在襯底表面生長SiO2層，去除偽柵，在偽柵處壓印槽中制備氧化鑭(La2O3)材料形成柵介質(zhì)和金屬鎢(W)形成柵極，最后在鈍化層上刻蝕漏、源、柵的引線孔、金屬化、濺射金屬、光刻引線，構(gòu)成溝道長度為22～350nm的SOI應(yīng)變SiGe CMOS集成器件及電路，以實(shí)現(xiàn)器件性能的最優(yōu)化。
文檔編號(hào)H01L21/28GK102738179SQ20121024446
公開日2012年10月17日 申請(qǐng)日期2012年7月16日 優(yōu)先權(quán)日2012年7月16日
發(fā)明者呂懿, 宋建軍, 宣榮喜, 張鶴鳴, 王斌, 王海棟, 胡輝勇, 郝躍 申請(qǐng)人:西安電子科技大學(xué)