專利名稱：與體硅襯底絕緣的半導(dǎo)體器件結(jié)構(gòu)及其形成方法
技術(shù)領(lǐng)域：
本發(fā)明的實(shí)施例總體上涉及半導(dǎo)體制造，且具體而言，涉及一種與體硅襯底絕緣的半導(dǎo)體器件結(jié)構(gòu)及其形成方法。
背景技術(shù)：
集成電路中持續(xù)增大的器件密度致使器件性能和成本的不斷改進(jìn)。為了有利于器件密度的進(jìn)一步增大，不斷需要新技術(shù)以允許半導(dǎo)體器件的特征尺寸減小。用以有利于器件密度增大的一類半導(dǎo)體器件為鰭式場(chǎng)效應(yīng)晶體管(fin fieldeffect transistor)或finFET。不同于較為傳統(tǒng)的平面晶體管，finFET為三維結(jié)構(gòu),其中，晶體管的體由一般稱作“鰭(fin)”的垂直結(jié)構(gòu)形成，并且晶體管的柵極形成在fin的兩側(cè)或更多側(cè)。finFET —般允許對(duì)短溝道FET器件電流進(jìn)行較好的柵極控制，并且因此有利于 集成電路中的器件密度增大，而不降低器件性能或增大功耗。finFET的設(shè)計(jì)和制造中的重要缺點(diǎn)在于每個(gè)finFET器件一般均需要以兩種方式電隔離。第一，每個(gè)finFET均需要與相鄰的finFET隔離；第二，由于源極-漏極分離(decouple)防止或最小化了源極和漏極之間的截止態(tài)泄漏，所以特定的finFET器件中的源極和漏極需要相互隔離，以確保源極-漏極分離。為此，為了提供這樣的電隔離，使用額外的處理步驟將finFET制造在了(I)絕緣體上硅(SOI)晶片或(2)體硅襯底上，以在fin和fin下面的高摻雜娃層之間形成介電層。在第一種情況下，SOI晶片上的finFET的fin結(jié)構(gòu)由位于掩埋隔離層上方的硅層形成，該掩埋隔離層通常為二氧化硅層。每個(gè)fin因而均借助fin下方的掩埋隔離層而與相鄰的fin隔離。同樣，SOI晶片上的特定finFET的源極和漏極也通過(guò)該掩埋隔離層而相互分離。在第二種情況下，體硅襯底上的finFET形成為在fin之間具有厚隔離層，例如二氧化硅。每個(gè)fin因而均借助fin之間的隔離層而相互分離。另外，通常通過(guò)離子注入在每個(gè)fin下面形成高摻雜硅層，以減小經(jīng)由位于fin下方的半導(dǎo)體襯底的體半導(dǎo)體材料而發(fā)生的源極和漏極之間的泄漏。上述方法中每一個(gè)均具有明顯的缺點(diǎn)。盡管SOI晶片的使用為finFET提供了所需要的隔離，但與體硅晶片相比，為SOI晶片所增加的成本會(huì)過(guò)高。例如，SOI晶片通常要花費(fèi)體硅晶片的兩倍到三倍之多。另外，SOI晶片的使用與所有半導(dǎo)體制造工藝都不兼容。當(dāng)在體半導(dǎo)體襯底上形成finFET時(shí)，用以在體硅襯底上形成finFET的額外的工藝步驟對(duì)蝕刻較高的fin以及在fin之間形成厚隔離層提出了工藝挑戰(zhàn)，其導(dǎo)致較低的器件密度。此外，fin下面的高摻雜硅層導(dǎo)致電學(xué)特性惡化，即，較低的電流密度和/或較高的導(dǎo)通電壓。如上所述，本領(lǐng)域需要一種與體硅襯底隔離的半導(dǎo)體器件結(jié)構(gòu)及其形成方法。

發(fā)明內(nèi)容
本發(fā)明的一個(gè)實(shí)施例提出一種形成在半導(dǎo)體襯底上并與半導(dǎo)體襯底電隔離的半導(dǎo)體器件結(jié)構(gòu)及其形成方法。該結(jié)構(gòu)為由半導(dǎo)體襯底材料構(gòu)成的半導(dǎo)體器件的一部分，并通過(guò)絕緣阻擋層與該半導(dǎo)體襯底的其余部分電隔離。該絕緣阻擋層通過(guò)氧化半導(dǎo)體襯底中未被氧化阻擋層所保護(hù)的部分的各向同性氧化工藝而形成。本發(fā)明的一個(gè)優(yōu)點(diǎn)在于，由具有下層電隔離層而獲益的半導(dǎo)體器件，例如低泄漏finFET器件，可以由體硅晶片而不是由絕緣體上硅晶片制得。另外，本發(fā)明的實(shí)施例允許用與絕緣體上硅晶片不兼容的半導(dǎo)體制造工藝形成器件，以有利地使用下層電隔離層。


為了能夠詳細(xì)地理解本發(fā)明的上述特征，可以參考實(shí)施例對(duì)上面所簡(jiǎn)要說(shuō)明的本發(fā)明進(jìn)行更具體的描述，其中一些實(shí)施例在附圖中示出。然而，應(yīng)當(dāng)注意的是，附圖僅示出了本發(fā)明的典型實(shí)施例，因此不應(yīng)被認(rèn)為是對(duì)本發(fā)明范圍的限制，本發(fā)明可以適用于其他等效的實(shí)施例。圖I是根據(jù)本發(fā)明實(shí)施例的鰭式場(chǎng)效應(yīng)晶體管(finFET)的示意性立體圖；圖2是在圖I中截面2-2處所截取的圖I所示的finFET器件的橫截面視圖；圖3是在圖2中截面3-3處所截取的圖I所示的finFET的橫截面視圖；圖4A-E示出了依據(jù)本發(fā)明一個(gè)實(shí)施例而形成的電絕緣阻擋層200的示意性側(cè)視圖；
圖5A-C示出了根據(jù)本發(fā)明一個(gè)實(shí)施例的來(lái)自在圖2中截面3-3處所截取的橫截面視圖中的體半導(dǎo)體襯底的視圖；圖6是根據(jù)本發(fā)明實(shí)施例的具有多個(gè)fin結(jié)構(gòu)的finFET器件的示意性立體圖；以及圖7示出了根據(jù)本發(fā)明實(shí)施例的用于在半導(dǎo)體襯底上形成器件的方法步驟的流程圖。為了清楚起見(jiàn)，在適用的情況下，用相同的附圖標(biāo)記來(lái)表示各圖之間共同的相同要素。預(yù)期一個(gè)實(shí)施例中的特征可以包含在其他實(shí)施例中而無(wú)需進(jìn)一步敘述。
具體實(shí)施例方式圖I是根據(jù)本發(fā)明實(shí)施例的鰭式場(chǎng)效應(yīng)晶體管(finFET)器件100的示意性立體圖。finFET器件100可以構(gòu)造為nMOSFET或pMOSFET，形成在體半導(dǎo)體襯底101上，并包括源極區(qū)102、漏極區(qū)103、溝道區(qū)104和柵極導(dǎo)體105。finFET器件100通過(guò)場(chǎng)氧化物(FOX)層110以及電絕緣阻擋層(barrier)200而與形成在體半導(dǎo)體襯底101上的其他finFET電隔離。另外，源極區(qū)102和漏極區(qū)103通過(guò)電絕緣阻擋層200相互電隔離。體半導(dǎo)體襯底101為使用本領(lǐng)域中公知的技術(shù)制造并且可以具有任何適合的晶體取向的體半導(dǎo)體襯底，包括例如(110)、(100)或(111)。在一些實(shí)施例中，體半導(dǎo)體襯底101包括體硅晶片或體硅晶片的一部分。在另一些實(shí)施例中，體半導(dǎo)體襯底101包括一種或多種其他半導(dǎo)體材料，諸如砷化鎵(GaAs)、鍺硅(SiGe)和/或鍺(Ge)。在一些實(shí)施例中，體半導(dǎo)體襯底101也可按需要摻雜，以有利于傳統(tǒng)的平面MOSFET和/或其他半導(dǎo)體器件形成在其上面。溝道區(qū)104用作finFET器件100的導(dǎo)電溝道。在一些實(shí)施例中，例如通過(guò)用本領(lǐng)域中已知的一個(gè)或多個(gè)蝕刻工藝去除周圍的材料，由體半導(dǎo)體襯底101的體半導(dǎo)體材料形成溝道區(qū)104。替代地，可以從體半導(dǎo)體襯底101的表面來(lái)外延生長(zhǎng)溝道區(qū)104。在任一情況下，當(dāng)溝道區(qū)104最初形成在體半導(dǎo)體襯底101的表面上時(shí)，在溝道區(qū)104和體半導(dǎo)體襯底101之間不存在介電層。在本發(fā)明中，在形成了溝道區(qū)104之后，在溝道區(qū)104和體半導(dǎo)體襯底101的體部分之間生成電絕緣阻擋層200。下面結(jié)合圖4A-E來(lái)描述電絕緣阻擋層200和溝道區(qū)104的形成。在一些實(shí)施例中，依據(jù)finFET器件100的構(gòu)造，溝道區(qū)104經(jīng)摻雜以用作η型或P型材料。源極區(qū)102和漏極區(qū)103分別用作finFET器件100的源極區(qū)和漏極區(qū)。因此，在一些實(shí)施例中，源極區(qū)102和漏極區(qū)103包括按需要摻雜以使finFET器件100能夠用作場(chǎng)效應(yīng)晶體管的重?fù)诫s半導(dǎo)體區(qū)。源極區(qū)102耦接至源極接觸部(contact)，且漏極區(qū)103耦接至漏極接觸部。為了清楚起見(jiàn)，圖I中未示出finFETlOO的源極接觸部和漏極接觸部。柵極導(dǎo)體105用以根據(jù)需要在源極區(qū)102和漏極區(qū)103之間感生導(dǎo)電溝道。柵極導(dǎo)體105 —般包括任何適合的導(dǎo)電材料，包括摻雜多晶娃、摻雜SiGe、導(dǎo)電兀素金屬(conductive elemental metal)、導(dǎo)電元素金屬的合金、導(dǎo)電元素金屬的氮化物或娃化物 或者它們的多層結(jié)構(gòu)等。在形成了溝道區(qū)104之后，對(duì)柵極導(dǎo)體105進(jìn)行沉積、構(gòu)圖和蝕刻。場(chǎng)氧化物層110有助于將finFET器件100與相鄰的finFET電隔離，并且包括介電材料，諸如二氧化硅(SiO2)tj下面結(jié)合圖2來(lái)描述進(jìn)一步將finFET器件100電隔離的電絕緣阻擋層200。圖2是在圖I中截面2-2 (由虛線表示)處所截取的圖I所示的finFET器件的橫截面視圖。如圖所示，電絕緣阻擋層200形成在finFET器件100和體半導(dǎo)體襯底101的下層(underlying)體半導(dǎo)體材料201之間。電絕緣阻擋層200包括由體半導(dǎo)體襯底101的下層體半導(dǎo)體材料201形成的介電材料。例如，在其中體半導(dǎo)體襯底101為體硅晶片的實(shí)施例中，電絕緣阻擋層200由通過(guò)對(duì)下層體半導(dǎo)體材料201的一部分以及溝道區(qū)104的底部執(zhí)行氧化工藝而形成的二氧化硅構(gòu)成。因?yàn)殡娊^緣阻擋層200為介電材料，所以源極區(qū)102和漏極區(qū)103相互電隔離，在它們之間不存在明顯的泄漏路徑。在源極區(qū)102和漏極區(qū)103之間不存在泄漏路徑的情況下，finFET器件100所需要的閑置(idle)功率明顯減少。相反，形成在體半導(dǎo)體襯底101上且在finFET器件和下層體半導(dǎo)體材料201之間沒(méi)有電隔離的finFET器件將遭受源極區(qū)102和漏極區(qū)103之間的明顯截止態(tài)泄漏(off-stateleakage)。圖2示出了這樣的泄漏路徑202，以供參考。圖2中還示出了間隙壁(spaCer)203、柵極導(dǎo)體105、場(chǎng)氧化物層110、源極接觸部220和漏極接觸部230。間隙壁203包括介電材料并將柵極導(dǎo)體105與源極區(qū)102和漏極區(qū)103電隔離。源極接觸部220和漏極接觸部230穿透finFET器件100和金屬互連之間的絕緣層(未示出)以在finFET器件100和金屬互連之間構(gòu)成電連接。圖3是在圖2中截面3-3處所截取的圖I所示的finFET的橫截面視圖。如圖所示，電絕緣阻擋層200位于溝道區(qū)104和體半導(dǎo)體襯底101的下層體半導(dǎo)體材料201之間。根據(jù)本發(fā)明的實(shí)施例，電絕緣阻擋層200由下層體半導(dǎo)體材料201中與溝道區(qū)104相鄰的部分301形成。使用氧化工藝以將下層體半導(dǎo)體材料201的部分301中的體半導(dǎo)體材料轉(zhuǎn)變成介電材料。例如，在其中體半導(dǎo)體襯底101為體硅晶片的實(shí)施例中，電絕緣阻擋層200由通過(guò)這樣的氧化工藝形成的二氧化硅構(gòu)成。下面結(jié)合圖4A-E來(lái)描述在溝道區(qū)104和下層體半導(dǎo)體材料201之間形成電絕緣阻擋層200所采用的工藝。圖4A-E是依據(jù)本發(fā)明一個(gè)實(shí)施例而形成的電絕緣阻擋層200的示意性側(cè)視圖。圖4A-E從于圖2中截面3-3處所截取的橫截面視圖來(lái)觀察體半導(dǎo)體襯底101。圖4A示出了體半導(dǎo)體襯底101的在其上形成了體半導(dǎo)體結(jié)構(gòu)450之后的表面區(qū)域410。在一些實(shí)施例中，體半導(dǎo)體結(jié)構(gòu)450由體半導(dǎo)體襯底101的下層體半導(dǎo)體材料201形成。可以使用本領(lǐng)域中通常已知的常規(guī)的構(gòu)圖和蝕刻技術(shù)來(lái)形成體半導(dǎo)體結(jié)構(gòu)450。例如，可以在體半導(dǎo)體襯底101上對(duì)硬掩膜層進(jìn)行沉積和構(gòu)圖，并且可以使用諸如反應(yīng)離子蝕刻(RIE)的方向性蝕刻工藝從體半導(dǎo)體襯底101中蝕刻出經(jīng)適當(dāng)定位的凹槽404。通過(guò)相互接近地蝕刻出兩個(gè)凹槽404，可以如圖所示形成體半導(dǎo)體結(jié)構(gòu)450。圖4A中，硬掩膜材料的剩余部分403示出為在蝕刻工藝之后位于體半導(dǎo)體結(jié)構(gòu)450的頂部上。圖4B示出了在將場(chǎng)氧化物層110沉積到凹槽404中之后的表面區(qū)域410。在一些實(shí)施例中，可以使用本領(lǐng)域中已知的化學(xué)氣相沉積(CVD)工藝如圖所示地形成場(chǎng) 氧化物層110。場(chǎng)氧化物層110用作形成在表面區(qū)域410上的器件之間的淺槽隔離(STI)。圖4C示出了在使用本領(lǐng)域已知的沉積工藝來(lái)沉積共形(conformal)氧化阻擋層420之后的表面區(qū)域410。共形氧化阻擋層420包括經(jīng)選擇用以在用于形成電絕緣阻擋層200的后續(xù)氧化工藝期間防止氧穿透體半導(dǎo)體結(jié)構(gòu)450的材料。采用共形工藝來(lái)沉積共形氧化阻擋層420，使得體半導(dǎo)體結(jié)構(gòu)450的側(cè)壁451、452被共形氧化阻擋層420所覆蓋。在一些實(shí)施例中，共形氧化阻擋層420包括用諸如等離子體增強(qiáng)CVD工藝(PECVD)這樣的CVD工藝所沉積的氮化硅(Si3N4)15圖4D示出了在使用本領(lǐng)域已知的一個(gè)或多個(gè)各向異性蝕刻工藝?yán)鏡IE來(lái)選擇性去除共形氧化阻擋層420之后的表面區(qū)域410。如圖所示，各向異性蝕刻工藝去除形成在場(chǎng)氧化物層110的表面411上的共形氧化阻擋層420，而沉積在體半導(dǎo)體結(jié)構(gòu)450的側(cè)壁451,452上的共形氧化阻擋層420仍保留在原位。將共形氧化阻擋層420從表面411去除的處理允許后續(xù)氧化工藝形成電絕緣阻擋層200，如圖4E所示。圖4E示出了在使用各向同性氧化工藝來(lái)氧化下層體半導(dǎo)體材料201的部分301之后的表面區(qū)域410。在一些實(shí)施例中，用以氧化部分301的各向同性氧化工藝可以是熱氧化工藝。通常，諸如熱氧化這樣的氧化工藝的各向同性特性被認(rèn)為是缺點(diǎn)，這是因?yàn)槿绱诵纬傻难趸镌谒蟹较蛏隙忌L(zhǎng)且因此會(huì)不合期望地侵蝕(encroach)半導(dǎo)體器件中的有源區(qū)。然而，本發(fā)明的實(shí)施例利用氧化物從場(chǎng)氧化物層110生長(zhǎng)到體半導(dǎo)體材料201的各部分中的非方向性特性，以在溝道區(qū)104和下層體半導(dǎo)體材料201之間形成電絕緣阻擋層200。因而，電絕緣阻擋層200是在已由體半導(dǎo)體結(jié)構(gòu)450形成了溝道區(qū)104之后形成的浸入式(immersed)介電區(qū)。如圖所示，各向同性氧化工藝的結(jié)果是將溝道區(qū)104與下層體半導(dǎo)體材料201電隔離，從而有效地消除了如圖2所示的源極區(qū)102和漏極區(qū)103之間的泄漏路徑202。在氧化工藝之后隨后可以將共形氧化阻擋層420從側(cè)壁451、452去除，并且然后可以使用本領(lǐng)域已知的常規(guī)的finFET制造工藝來(lái)完成表面區(qū)域410上finFET器件100的形成。因而，根據(jù)本發(fā)明的實(shí)施例，可以在體半導(dǎo)體襯底上制造具有低截止態(tài)泄漏電流的finFET器件，而這樣的截止態(tài)泄漏電流通常只可由使用絕緣體上硅(SOI)襯底所形成的finFET器件實(shí)現(xiàn)。因此，可以用體半導(dǎo)體襯底而不是用更昂貴的SOI襯底來(lái)形成低泄漏finFET器件。另外，需要與SOI襯底的使用不兼容的半導(dǎo)體制造工藝的器件能夠從本發(fā)明的實(shí)施例受益，這是因?yàn)橛糜谶@樣的器件的低泄漏結(jié)構(gòu)至此可通過(guò)在器件和下層體半導(dǎo)體材料之間形成電絕緣阻擋層來(lái)獲得。此外，本發(fā)明的實(shí)施例有利于在普通襯底上采用通常必須形成在SOI襯底上的finFET器件來(lái)形成傳統(tǒng)的平面MOSFET和/或其他半導(dǎo)體器件。根據(jù)一些實(shí)施例，通過(guò)在形成電絕緣阻擋層200的各向同性氧化工藝之前暴露體半導(dǎo)體結(jié)構(gòu)450的側(cè)壁來(lái)改進(jìn)溝道區(qū)104的拓?fù)洹D5A-C示出了一個(gè)這樣的實(shí)施例。圖5A-C是依據(jù)本發(fā)明的實(shí)施例而形成的電絕緣阻擋層200的示意性側(cè)視圖。圖5A-C示出了根據(jù)本發(fā)明一個(gè)實(shí)施例的來(lái)自在圖2中截面3-3處所截取的橫截面視圖中的體半導(dǎo)體襯底101的視圖。圖5A示出了在從場(chǎng)氧化物層110的表面選擇性去除共形氧化阻擋層420之后且在用以氧化下層體半導(dǎo)體材料201的一部分的各向同性氧化工藝之前的表面區(qū)域410。另夕卜，場(chǎng)氧化物層110已受損至所期望的深度501，以制作受損氧化物層510。深度501取決于體半導(dǎo)體結(jié)構(gòu)450的厚度505、構(gòu)成體半導(dǎo)體結(jié)構(gòu)450的特定半導(dǎo)體材料、以及隨后將對(duì)表面區(qū)域410執(zhí)行的各向同性氧化工藝的工藝溫度。據(jù)此，對(duì)于finFET器件100的特定構(gòu)造，深度501可以容易地由本領(lǐng)域普通技術(shù)人員確定。在一個(gè)實(shí)施例中，采用允許對(duì)深度501進(jìn)行精確控制的離子注入工藝來(lái)使場(chǎng)氧化物層110受損。 圖5B示出了在去除了受損氧化物層510之后的表面區(qū)域410。在一些實(shí)施例中，使用諸如基于HF的工藝的濕法蝕刻工藝來(lái)去除受損氧化物層510，而在另一些實(shí)施例中，也可以使用其他的材料去除工藝。將材料從場(chǎng)氧化物層110的表面去除的處理暴露了體半導(dǎo)體結(jié)構(gòu)450的側(cè)壁451上的表面551以及側(cè)壁452上的表面552。與場(chǎng)氧化物層110的未受損部分相比，受損氧化物層510遭受高得多的蝕刻速率，因此受損氧化物層510的形成有利于通過(guò)后續(xù)化學(xué)蝕刻工藝來(lái)僅去除受損氧化物層510。替代地，在一些實(shí)施例中，受損氧化物層510并非是如上所述那樣形成在場(chǎng)氧化物層110中的。而是，將未受損氧化物材料從場(chǎng)氧化物層Iio的所暴露的表面去除而如圖5B所不露出表面551、552。在這樣的實(shí)施例中，可以使用各向異性蝕刻工藝將未受損氧化物材料從場(chǎng)氧化物層110去除，例如RIE。在一些實(shí)施例中，用以選擇性去除共形氧化阻擋層420中形成在場(chǎng)氧化物層110的表面411上的部分的蝕刻工藝是用以將未受損氧化物材料從場(chǎng)氧化物層110去除的同一工藝。圖5C示出了在使用各向同性氧化工藝對(duì)下層體半導(dǎo)體材料201中與體半導(dǎo)體結(jié)構(gòu)450中用以形成溝道區(qū)104的部分相鄰的部分509進(jìn)行氧化之后的表面區(qū)域410。對(duì)部分509進(jìn)行的氧化形成電絕緣阻擋層200。如圖5C所示，當(dāng)表面551、552在該氧化工藝之前暴露時(shí)，氧化物在橫向上即在與表面551、552正交的方向上生長(zhǎng)明顯快于在縱向上即在與表面551、552平行的方向上生長(zhǎng)。因此，各向同性氧化工藝形成與電絕緣阻擋層200大致平坦的界面508，相比于當(dāng)對(duì)于未暴露的側(cè)壁表面例如表面551、552開(kāi)始氧化工藝時(shí)的界面，所述界面508對(duì)于溝道區(qū)104的底部表面而言是更加均一且符合期望的表面幾何形狀。要注意的是，用以氧化下層體半導(dǎo)體材料201的部分509的各向同性氧化工藝的結(jié)果是，場(chǎng)氧化物層110變得更厚，部分地覆蓋體半導(dǎo)體結(jié)構(gòu)450上之前所暴露的表面551、552。圖6是根據(jù)本發(fā)明實(shí)施例的具有多個(gè)fin結(jié)構(gòu)的finFET器件600的示意性立體圖。除 finFET 器件 600 包括 fin 結(jié)構(gòu) 650 和 660 以外，finFET600 在結(jié)構(gòu)(organization)和操作上與finFET器件100大致相似。fin結(jié)構(gòu)650包括源極區(qū)652、漏極區(qū)653和溝道區(qū)654。類似地，fin結(jié)構(gòu)660包括源極區(qū)662、漏極區(qū)663和溝道區(qū)664。如圖所示，fin結(jié)構(gòu)650通過(guò)電絕緣阻擋層200而與fin結(jié)構(gòu)660電隔離。具體地，如果未如圖所示存在電絕緣阻擋層200，則在fin結(jié)構(gòu)650和660之間會(huì)沿著泄漏路徑670發(fā)生明顯泄漏。因而，根據(jù)本發(fā)明的實(shí)施例，fin結(jié)構(gòu)650、660無(wú)需使用SOI晶片來(lái)制造finFET器件600或者通過(guò)對(duì)體半導(dǎo)體材料中位于每個(gè)fin結(jié)構(gòu)下方的部分進(jìn)行高摻雜就能相互電隔離。盡管本文中是圍繞finFET器件來(lái)描述本發(fā)明的實(shí)施例的，但本領(lǐng)域技術(shù)人員將認(rèn)識(shí)到，在體半導(dǎo)體器件和下層體半導(dǎo)體材料之間形成電絕緣阻擋層對(duì)于其他半導(dǎo)體器件同樣也可以是有益的。類似地，盡管本文中是將finFET器件100作為非平面晶體管器件的特定構(gòu)造來(lái)描述的，但本領(lǐng)域技術(shù)人員將認(rèn)識(shí)到，本發(fā)明的實(shí)施例可同等地適用于本領(lǐng)域中已知的任何非平面finFET器件。圖7列出了根據(jù)本發(fā)明實(shí)施例的用于在半導(dǎo)體襯底上形成器件的方法步驟的流程圖。雖然這些方法步驟是圍繞圖I的finFET器件100來(lái)描述的，但本領(lǐng)域技術(shù)人員將理解的是，以任何次序執(zhí)行這些方法步驟來(lái)形成任何其他的半導(dǎo)體器件都在本發(fā)明的范圍內(nèi)。如圖所示，方法700開(kāi)始于步驟701，其中由半導(dǎo)體襯底形成體半導(dǎo)體結(jié)構(gòu)450。體 半導(dǎo)體結(jié)構(gòu)450具有側(cè)壁451、452，并且包括半導(dǎo)體襯底材料，例如單晶硅。在步驟702中，在體半導(dǎo)體結(jié)構(gòu)450的側(cè)壁451、452上形成共形氧化阻擋層420。在步驟703中，執(zhí)行諸如熱氧化工藝這樣的各向同性氧化工藝，以生成電絕緣阻擋層200，該電絕緣阻擋層200將體半導(dǎo)體結(jié)構(gòu)450與半導(dǎo)體襯底101的下層體半導(dǎo)體材料201電隔離。綜上，本發(fā)明的實(shí)施例提出了形成在半導(dǎo)體襯底上并與半導(dǎo)體襯底電隔離的半導(dǎo)體器件結(jié)構(gòu)及其形成方法。本發(fā)明的一個(gè)優(yōu)點(diǎn)在于，由具有下層電隔離層而獲益的半導(dǎo)體器件，例如低泄漏finFET器件，可以由體硅晶片而不是由絕緣體上硅晶片制得。另外，本發(fā)明的實(shí)施例允許用與絕緣體上硅晶片不兼容的半導(dǎo)體制造工藝來(lái)形成器件，以有利地使用下層電隔離層。另外，本發(fā)明的實(shí)施例允許用體硅襯底形成的器件以有利地具有較低的泄漏、較高的電流密度以及較高的器件密度。盡管前文針對(duì)的是本發(fā)明的實(shí)施例，但在不偏離其基本范圍的前提下，可以構(gòu)思本發(fā)明的其他的和進(jìn)一步的實(shí)施例，并且其范圍由隨附的權(quán)利要求書(shū)界定。
權(quán)利要求
1.一種用于由半導(dǎo)體襯底形成器件的方法，該方法包括 由所述半導(dǎo)體襯底形成具有第一側(cè)壁和第二側(cè)壁并且由所述半導(dǎo)體襯底的材料構(gòu)成的結(jié)構(gòu)； 在所述結(jié)構(gòu)的所述第一側(cè)壁上形成氧化阻擋層；以及 執(zhí)行各向同性氧化工藝，以生成將所述結(jié)構(gòu)與所述半導(dǎo)體襯底的其余部分電隔離的絕緣阻擋層。
2.根據(jù)權(quán)利要求I所述的方法，其中，在所述第一側(cè)壁上形成所述氧化阻擋層包括在包含所述結(jié)構(gòu)的所述半導(dǎo)體襯底上共形地沉積氧化阻擋層，并且將所述氧化阻擋層從所述半導(dǎo)體襯底的除所述結(jié)構(gòu)的表面以外的所有表面各向異性地去除。
3.根據(jù)權(quán)利要求I所述的方法，進(jìn)一步包括在執(zhí)行所述各向同性氧化工藝之前，將額外的材料從所述襯底去除，以增大所述結(jié)構(gòu)的高度。
4.根據(jù)權(quán)利要求I所述的方法，進(jìn)一步包括在所述結(jié)構(gòu)的所述第二側(cè)壁上形成所述氧化阻擋層，并且其中，執(zhí)行所述各向同性氧化工藝包括由所述半導(dǎo)體襯底中與所述第二側(cè)壁相鄰的部分形成所述電絕緣阻擋層的一部分。
5.根據(jù)權(quán)利要求I所述的方法，其中，所述半導(dǎo)體襯底的所述其余部分包括由所述半導(dǎo)體襯底所形成的相鄰的結(jié)構(gòu)。
6.根據(jù)權(quán)利要求I所述的方法，其中，所述結(jié)構(gòu)包括溝道區(qū)，所述溝道區(qū)將非平面晶體管結(jié)構(gòu)的源極區(qū)和所述非平面晶體管結(jié)構(gòu)的漏極區(qū)電耦接。
7.一種半導(dǎo)體器件結(jié)構(gòu)，包括 具有第一側(cè)壁和第二側(cè)壁的半導(dǎo)體結(jié)構(gòu)，其中所述半導(dǎo)體結(jié)構(gòu)由半導(dǎo)體襯底的材料構(gòu)成；和 絕緣阻擋層，其將所述半導(dǎo)體結(jié)構(gòu)與所述半導(dǎo)體襯底的其余部分電隔離，其中所述電絕緣阻擋層是通過(guò)各向同性氧化工藝而由所述半導(dǎo)體襯底的所述材料形成的。
8.根據(jù)權(quán)利要求7所述的半導(dǎo)體器件，其中，所述半導(dǎo)體結(jié)構(gòu)包括與所述電絕緣阻擋層的大致平坦的界面。
9.根據(jù)權(quán)利要求7所述的半導(dǎo)體器件，其中，由其形成所述絕緣阻擋層的所述半導(dǎo)體襯底的所述其余部分與所述半導(dǎo)體結(jié)構(gòu)相鄰。
10.根據(jù)權(quán)利要求7所述的半導(dǎo)體器件，其中，所述半導(dǎo)體結(jié)構(gòu)包括溝道區(qū)，所述溝道區(qū)將非平面晶體管結(jié)構(gòu)的源極區(qū)和所述非平面晶體管結(jié)構(gòu)的漏極區(qū)電耦接。
全文摘要
諸如finFET器件的fin結(jié)構(gòu)這樣的構(gòu)成半導(dǎo)體器件的一部分的結(jié)構(gòu)形成在半導(dǎo)體襯底上并與其電隔離。該結(jié)構(gòu)由半導(dǎo)體襯底材料構(gòu)成，并通過(guò)絕緣阻擋層與半導(dǎo)體襯底的其余部分電隔離。該絕緣阻擋層通過(guò)氧化半導(dǎo)體襯底中未被氧化阻擋層所保護(hù)的部分的各向同性氧化工藝而形成。
文檔編號(hào)H01L29/78GK102891087SQ201210247449
公開(kāi)日2013年1月23日 申請(qǐng)日期2012年7月17日 優(yōu)先權(quán)日2011年7月18日
發(fā)明者約翰·Y·陳, 布恩·欽·劉 申請(qǐng)人:輝達(dá)公司