專利名稱：包括納米導體層的薄膜晶體管的制作方法
技術(shù)領(lǐng)域：
本公開大體涉及薄膜晶體管，并且更具體來說，涉及具有包括納米線或納米管的溝道區(qū)的薄膜晶體管。
背景技術(shù)：
顯示器可以由有機發(fā)光裝置(“OLEDs”)的陣列形成，每個有機發(fā)光裝置都由單個電路(即，像素電路)控制，這些單個電路具有用于選擇性地控制所述電路的晶體管，從而用顯示信息編程并且根據(jù)顯示信息來發(fā)光。制作在襯底上的薄膜晶體管(“TFTs”)可以被并入這些顯示器中。遷移率表征載流子在電場存在下的反應(yīng)性。遷移率通常以單位cm2/Vs表示。對于晶體管來說，溝道區(qū)的遷移率提供了晶體管“接通”電流(例如，該電流可以由晶體管供應(yīng))時的性能的度量。在薄膜晶體管中，通常利用半導體材料層來形成溝道區(qū)。OLED顯示裝置的發(fā)展因為像素電路中對于合適的驅(qū)動晶體管的需求而受到了挑戰(zhàn)。作為源于電壓來切換AM-LCD像素的晶體管溝道材料的非晶硅(a-Si)具有較低的遷移率( 0. lcm2V-ls-l)0有機半導體溝道材料因其均質(zhì)性、低成本和可以進行沉積的手段多樣，而十分適合用作像素電路驅(qū)動晶體管，但所述有機半導體溝道材料的最佳遷移率與a-Si的遷移率相似。在典型的TFT結(jié)構(gòu)中，低遷移率溝道層需要較大的源極-漏極電壓來驅(qū)動必要的電流。這就消耗了晶體管內(nèi)的電力(與在OLED中產(chǎn)生光相反)，有損于電力節(jié)省。P型a-Si TFT甚至可以具有更低的遷移率值，并且可以低至0. 01cm2V-ls_l
發(fā)明內(nèi)容

本公開的多個方面提供適合用作顯示器像素電路中的有機發(fā)光二級管(“0LED”)驅(qū)動晶體管的薄膜晶體管(“TFT”)。TFT包括具有兩個層的溝道區(qū)，即半導體層和納米導體層。所述納米導體層可以是由碳形成的納米管和/或納米線的分散的單層。納米導體層中的單個納米導體沿從漏極端子到源極端子的方向大體對齊。通過半導體層將納米導體層與漏極端子和源極端子兩者分離。因此，納米導體層大體位于半導體層與柵極端子上的介電層之間。在TFT操作中，增強了有效遷移率。在高場效應(yīng)操作(例如，高柵極-源極電壓)期間，通過納米導體進行導電來增強溝道區(qū)的電荷轉(zhuǎn)移特性。舉例來說，可以經(jīng)由納米導體將載流子輸送到靠近TFT漏極端子/源極端子的半導體的區(qū)域，或可以經(jīng)由納米導體從靠近TFT漏極端子/源極端子的半導體的區(qū)域輸送。因此，在半導體區(qū)域內(nèi)輸送載流子的能力通過納米導體得以補充。然而，在低場效應(yīng)操作(例如，低柵極-源極電壓)期間，TFT的性能由半導體層來支配，這是因為納米導體不與TFT的源極端子或漏極端子存在任何直接接觸。因此，TFT提供良好的泄漏電流性能。鑒于各種實施方案和/或方面的詳細描述，本發(fā)明的前文方面和另外方面以及實施方案對于本領(lǐng)域的普通技術(shù)人員來說將變得顯而易見，所述詳細描述是參考附圖來進行的，接下來提供所述附圖的簡述。


在閱讀以下詳細描述并且參考附圖之后，本發(fā)明的前文和其它優(yōu)點將變得顯而易見。圖I示出具有包括納米導體層的溝道區(qū)的底柵極薄膜晶體管的方塊圖。圖2示出具有包括納米導體層的溝道區(qū)的頂柵極薄膜晶體管的方塊圖。圖3A是具有包括納米導體層的溝道區(qū)的薄膜晶體管100的橫截面示意圖。圖3B是與圖3A中示出的薄膜晶體管類似、但具有更短納米導體層的薄膜晶體管的示意圖。
圖4A是具有大于TFT的漏極端子與源極端子之間的間隔的特性長度的納米導體層的俯視示意圖。圖4B是與圖4A類似的納米導體層的俯視示意圖，但其中單個納米導體并未完全沿從漏極端子到源極端子的方向?qū)R。圖4C是與圖4A類似的納米導體層的俯視示意圖，但其中納米導體層的特性長度小于TFT的漏極端子與源極端子之間的間隔。圖5是示出用于制造具有包括納米導體層的溝道區(qū)的薄膜晶體管的示例過程的流程圖。雖然本發(fā)明容易有各種更改和替代形式，但已通過舉例方式在附圖中顯示了本發(fā)明的具體實施方案并在本文中對其作了詳細的描述。然而，應(yīng)理解，本發(fā)明并不意圖限制于所公開的特定形式。事實上，本發(fā)明欲覆蓋屬于隨附權(quán)利要求書所限定的本發(fā)明的精神和范圍內(nèi)的所有的更改、相等物和替代形式。
具體實施例圖I示出具有包括納米導體層20的溝道區(qū)31的底柵極薄膜晶體管10的方塊圖。薄膜晶體管10通?？梢酝ㄟ^在顯示器的襯底12上的沉積作用或類似過程來形成。舉例來說，襯底12可以是背板襯底或封裝玻璃襯底，或提供其上可以生成TFT 10的表面的另一種合適的襯底。柵極端子14形成在襯底12上。柵極端子14是用于接收信號來操作TFT 10的導電電極。施加到柵極端子14上的信號可以是開啟或關(guān)閉TFT 10的二進制“高”信號或二進制“低”信號，或可以是控制通過漏極端子和源極端子來輸送的電流的數(shù)量的處于多個電平的信號。在柵極端子14的上方生成介電層16(“絕緣層”)，來防止電流流到柵極端子14和TFT 10的溝道區(qū)31或防止電流從柵極端子14和TFT 10的溝道區(qū)31流動?？梢酝ㄟ^沉積過程來生成介電層16。然后將納米導體的層(即，納米導體層20)放置(“定位”)在介電層16上。納米導體層20通常包括多個納米導體并且可以包括納米線、納米纖維和/或諸如單壁納米管(“SWNT”)、雙壁納米管(“DWNT”)和/或多壁納米管(“MWNT”)的納米管。納米導體可以由碳和/或硅形成，并且可以任選地并入摻雜材料以更改納米導體的導電性質(zhì)。納米導體層20可以是納米導體的單一層(S卩，單層)。
在納米導體層20上方生成半導體層30。半導體層30和納米導體層20 —起形成TFT 10的雙層溝道區(qū)31。舉例來說，半導體層30可以由有機半導體材料或無機半導體材料制成。例如，半導體層30可以由非晶硅或多晶硅形成。半導體層30也可以并入摻雜物來更改TFT 10的遷移率特性。然后將TFT的漏極端子32和源極端子34形成在半導體層上。漏極端子32和源極端子34各自都由適合于輸送電能的導電材料來形成。例如，端子32、34可以是金屬性的。漏極端子32與源極端子34之間的距離界定出一個溝道間隔距離。該溝道間隔距離是影響TFT 10操作性能的一個參數(shù)。由于柵極14直接形成在襯底12上，所以將TFT 10稱為底柵極TFT，從而具有柵極14的TFT 10的一側(cè)稱為TFT 10的底側(cè)，而具有漏極端子32和源極端子34的TFT 10的一側(cè)稱為TFT 10的頂側(cè)。圖2示出具有包括納米導體層20的溝道區(qū)31的頂柵極薄膜晶體管40的方塊圖。頂柵極TFT 40是通過以相反的順序施加與圖I中所示的底柵極TFT 10相關(guān)地論述的分層組件來制造。漏極端子32和源極端子34各自都形成在襯底12上。然后將半導體層30沉積在漏極端子32和源極端子34上。然后將納米導體層20施加到半導體層30以形成雙層溝道區(qū)31。通過將納米導體層20施加到與漏極端子32和源極端子34相反的半導體層30的表面，納米導體層20被定位成不與漏極端子32和源極端子34存在任何直接接觸。因此，在低場效應(yīng)操作(例如，低柵極 -源極電壓)期間，TFT的性能由半導體層來支配，這是因為納米導體不與TFT的源極端子或漏極端子存在任何直接接觸。TFT因而提供與半導體層30的性能類似的良好的泄漏電流性能。然后在溝道區(qū)31的納米導體側(cè)上生成介電層16，并且將柵極端子14形成在介電層16上。此外，納米導體納米導體層可以改變TFT裝置的極性。舉例來說，碳納米管具有P型特性。因此，形成有包括碳納米管的溝道區(qū)的非晶硅(a-Si)TFT可以具有p型特性。如此形成的P型a-Si TFT因與常規(guī)p型TFT相比較之下的這種p型晶體管的增強的遷移率，而可以大大地有益于a-SiTFT應(yīng)用。與常規(guī)p型TFT相比較之下的這種p型晶體管的增強的遷移率可以有利地允許這種P型a-Si TFT被利用在先前由n型TFT支配的AMOLED顯示器應(yīng)用中，從而允許P型像素電路結(jié)構(gòu)。圖3A是具有包括納米導體層120的溝道區(qū)131的薄膜晶體管110( “TFT”)的橫截面示意圖。在圖3A中的示意圖中，TFT 110的組件被編有比圖I的方塊圖中TFT 10的相應(yīng)組件的參考數(shù)字大100的參考數(shù)字。TFTllO形成在襯底112上，所述襯底112可以是顯示器的襯底，如背板襯底、透明平面襯底或封裝玻璃襯底。柵極端子114形成在襯底112上。柵極端子114可以是具有與圖I相關(guān)地描述的柵極端子14的特性類似的特性的導電端子。在柵極端子114上生成介電層116以使柵極端子114與TFT 110的溝道區(qū)131絕緣。介電層116可以是電絕緣體。TFT的溝道區(qū)131具有兩個層納米導體層120和半導體層130。半導體層130使納米導體層120避免與漏極端子132或源極端子134的直接接觸。納米導體層120通常包括多條納米線、多條納米纖維和/或多根納米管。將納米導體層120中的單個納米導體(“納米顆?！?放置在介電層116上的薄膜內(nèi)。單個納米導體各自都合意地沿從漏極端子132到源極端子134的方向大體對齊，以增加漏極端子132與源極端子134之間的電荷轉(zhuǎn)移的效力。圖3B是與圖3A中示出的薄膜晶體管類似但具有更短納米導體層121的薄膜晶體管111的示意圖。圖3B中的示意圖示出了漏極端子132和源極端子134能夠以不同的數(shù)量與納米導體層121重疊。通過沿從漏 極端子132到源極端子134的方向調(diào)節(jié)納米導體層121的尺寸程度，可以更改雙層溝道區(qū)131的電荷轉(zhuǎn)移特性。舉例來說，雙層溝道區(qū)131可以通過增加納米導體層121的尺寸程度(例如，長度)、通過增加納米導體層121內(nèi)的納米導體的密度和/或通過增加與漏極端子132和/或源極端子134的重疊數(shù)量來提供相對較多的電荷轉(zhuǎn)移(例如，增加的遷移率)。如本文所述，納米導體層121與漏極端子132和源極端子134之間的重疊數(shù)量，指代僅通過穿過半導體層130的垂直路徑來與納米導體層121分離的漏極端子132/源極端子134的表面積數(shù)量。在圖3A和圖3B中，穿過半導體層130的垂直方向是向外垂直于襯底112的方向。本公開的多個方面進一步提供，納米導體層121可以沿從漏極端子132到源極端子134的方向被配置有不與漏極端子132或源極端子134中的任一個重疊的尺寸程度。舉例來說，納米導體層121的長度可以小于漏極端子132與源極端子134之間的間隔距離。通過圖4A至圖4C中的俯視示意圖來大體示出納米導體層121的另外配置。圖4A是具有大于TFT的漏極端子與源極端子之間的間隔的特性長度的納米導體層的俯視示意圖。雖然出于示意性目的，以具有均一長度且各自在漏極端子32與源極端子34之間對齊的單個納米導體(例如，納米導體21、22)示出了納米導體層20，但本公開并不限于此。本公開的多個方面適用于納米導體層20具有長度和定向不均一的單個納米導體的配置。圖4A中的納米導體層20的示意圖也示出了單個納米導體(例如，納米導體21、22)是以單層設(shè)置的。納米導體層20可以是未完全覆蓋住雙層溝道區(qū)的完整橫截面積的納米導體的分散單層。舉例來說，單個納米導體(例如，納米導體21、22)之間的間隙大致可以是與納米導體自身寬度相同的尺寸，以使得納米導體層20中的單個納米導體(例如，納米導體21、22)累積覆蓋住近似一半(例如，50%)的雙層溝道區(qū)。在一個執(zhí)行方案中，單個納米導體(例如，納米導體21、22)之間的任何間隙都由沉積在納米導體層20上方的半導體層填充?？梢栽诟采w范圍大于或小于50%的覆蓋范圍(諸如，30%覆蓋范圍或70%覆蓋范圍)的情況下執(zhí)行納米導體層20。通常來說，增加納米導體單層的密度(即，覆蓋率)可以增強雙層溝道區(qū)的電荷轉(zhuǎn)移特性。在圖4A至圖4C中，標示為“D”和“S”的散列塊分別表示漏極端子32和源極端子34的位置。漏極端子32具有溝道側(cè)33，而源極端子34具有溝道側(cè)35。出于方便考慮，可以將漏極端子32的溝道側(cè)33與源極端子34的溝道側(cè)35之間的距離稱為溝道間隔距離。如圖4A中所示，納米導體層20的長度可以大于漏極端子32與源極端子34之間的溝道間隔距離，以使得漏極端子32和源極端子34各自都與納米導體層20的至少一部分重疊。通過使納米導體層20的至少一部分與漏極端子32/源極端子34重疊，納米導體層20有利地允許穿過半導體層的垂直連接路徑來增強雙層溝道區(qū)的電荷轉(zhuǎn)移特性。圖4B是與圖4A類似的納米導體層的俯視示意圖，但其中單個納米導體(例如，納米導體21、23)并未完全沿從漏極端子32定向到源極端子34的方向?qū)R。由于納米導體層20并未直接連接到漏極端子32/源極端子34的任一個(即，納米導體層20僅通過半導體層連接到漏極端子/源極端子)，所以雙層溝道區(qū)的電荷轉(zhuǎn)移特性對單個納米導體(例如，納米導體23)的精確對齊要求相對不敏感。因此，納米導體(例如，納米導體21、23)通常通過穿過半導體層輸送電荷到漏極端子32/源極端子34或從漏極端子32/源極端子34輸送電荷穿過半導體層來增強雙層溝道區(qū)的有效遷移率，以使得薄膜晶體管的電荷轉(zhuǎn)移特性不受限于半導體層的遷移率。圖4C是與圖4A類似的納米導體層的俯視示意圖，但其中納米導體層的特性長度小于TFT的漏極端子與源極端子之間的間隔。在圖4C中的示意圖中，單個納米導體(例如，納米導體24、25)示出為具有小于溝道間隔距離的長度。在圖4C中示出的配置中，納米導體層20并不與漏極端子32或源極端子34的任一個重疊。因此，從漏極端子32/源極端子34至納米導體層20不存在電荷轉(zhuǎn)移路徑，所述電荷轉(zhuǎn)移路徑只包括穿過半導體層的垂直電荷轉(zhuǎn)移路徑。舉例來說，在圖4C中示出的配置中，雙層溝道區(qū)的有效遷移率可能會受到電荷橫向轉(zhuǎn)移穿過的要求的限制。圖5是示出用于制造具有包括納米導體層的溝道區(qū)的薄膜晶體管(“TFT”)的示例過程的流程圖50。在第一步驟51中將TFT的柵極端子形成在襯底上。接著，在步驟52中在柵極端子54上生成介電層。該介電層包蓋住柵極端子的暴露表面，以便防止接下來沉積的雙層溝道區(qū)直接接觸柵極端子。在步驟53中將諸如納米管或納米線的納米導體分散層定位在介電層上。如與圖3A至圖3C相關(guān)地論述，納米導體分散層可以是未覆蓋住溝道區(qū)的全部暴露面積的單層。在步驟54中，將半導體層沉積在納米導體層、和介電層的任何暴露區(qū)域上。半導體層可以包括非晶硅。因此，半導體層和納米導體層共同形成雙層溝道區(qū)。然后在步驟55中將源極端子和漏極端子形成在半導體層上。源極端子和漏極端子被如此形成從而不與納米導體直接連接。流程圖50是用于制造底柵極TFT (即，將柵極端子沉積在襯底上)的過程的實施例。然而，可以采用類似的過程來制造頂柵極TFT，該頂柵極TFT具有并入不直接接觸漏極端子或源極端子的納米導體的雙層溝道區(qū)，諸如圖2中示出的頂柵極TFT 40。舉例來說，漏極端子和源極端子可以形成在襯底上?？梢詫雽w層沉積在漏極端子和源極端子的上方，并且可以將納米導體層放置在半導體層的上方，從而形成雙層溝道區(qū)?？梢詫⒔殡妼映练e在雙層溝道區(qū)的上方，并且可以將柵極端子形成在介電層上。在更改的結(jié)構(gòu)中，其中金屬源和漏極端子61和62 (例如，厚度為約100納米的鋁)形成在P+硅(例如，厚度為約35納米)的相應(yīng)層63和64上。緊接在層63和64下方的是半導體材料(例如，總厚度為約30納米的交替的納米晶硅和非晶硅)層65，所述半導體材料層65被沉積在諸如碳納米管(例如，厚度為約I至2納米)的納米導體層66之上。將納米導體沉積在介電層67 (例如，厚度為約100納米的熱二氧化硅)之上，又將所述介電層沉積在襯底68 (例如，p+硅)上。襯底67的底面覆蓋有導電背部觸點69 (例如，厚度為約100納米的鋁)。用于形成這種更改的結(jié)構(gòu)的示例性過程如下I.熱P+硅襯底清洗(a)使襯底在丙酮中進行10分鐘的超聲波清洗，然后在異丙醇(IPA)中進行另外10分鐘的超聲波清洗。將這一過程重復兩次。(b)用去離子水對襯底進行漂洗并且用氮進行干燥。注意在下一步驟之前將襯底放在電爐C90。C.)上持續(xù)10分鐘。
2.碳納米管涂布(a)使用氨丙基三乙氧基硅烷(APTES)處理襯底。在涂布之前，將襯底浸入APTES溶液(l%v/v的IPA溶液)中20分鐘，然后用IPA對所述襯底進行漂洗并且用氮進行干燥。(b)將碳納米管浸涂在經(jīng)過APTES處理的襯底上。將襯底浸入碳納米管溶液中15分鐘。然后用充足的去離子水對襯底進行漂洗并且用氮進行干燥。將所述涂布有碳納米管的襯底在180° C電爐上烘烤20分鐘，之后將它加載到等離子增強化學氣相沉積(PECVD)系統(tǒng)上。
3.使用PECVD沉積納米晶硅(nc_Si)和非晶硅SiNx。(a)nc-Si ( 30nm.)氣體SiH4/H2=40/200sccm；Pr=900mtorr ；RF=2ff ；T=210C (設(shè)定)；速率=4. 07nm/
mirio(b) SiNx (150nm)氣體SiH4/NH3/N2=5/100/50sccm；Pr=1000mtorr ；RF=15ff ；T=250C (設(shè)定)；速率=15nm/min。4.經(jīng)由(掩模 #1)的 SiNx(a)光刻法光致抗蝕劑NL0F 2035旋轉(zhuǎn)10秒 500rpm,接著 90 秒 4000rmp。軟性烘烤110° C下持續(xù)I分鐘。接觸低真空。曝光5.4 秒。曝光后烘烤110° C。顯影 30秒的 AZ300MIF。(b)使用緩沖氫氟酸(BHF)濕法蝕刻SiNx。將襯底浸入在BHF溶液(10%v/v)中27秒。(c)光致抗蝕劑的剝離將襯底浸入AZ KffIT剝離劑中10分鐘，然后通過去離子水、丙酮和IPA來對所述襯底進行漂洗。5. P+ 沉積( 35nm 厚)氣體SiH4/B2H6/H2=l.8/1. 8/200sccm ；Pr=1500mtorr ；RF=65ff ；T=250C,(設(shè)定)；速率=7.7nm/min。6. S/D金屬沉積(招, IOOnm厚)7. S/D 圖案化(掩模 #1 ’)光致抗蝕劑AZ 3312旋轉(zhuǎn)10秒 7OOrpm,接著⑶秒 4000rmp。軟性烘烤90°C下持續(xù)I分鐘。接觸低真空。曝光4秒。
曝光后烘烤120°C下持續(xù)I分鐘。顯影 15秒的 AZ300MIF。蝕刻在室溫下在PAN蝕刻劑中 3分鐘。剝離在AZ KffIT剝離劑中漂洗4分鐘，然后用去離子水、丙酮和IPA來對所述襯底進行漂洗。8.將S/D金屬用作硬質(zhì)掩模來分離P+。RIE干法蝕刻P+硅
RF=50ff ；Pr=20mtorr ；CF4/H2=20/3sccm ;速率= 0. 43nm/s9.裝置分離和隔離(掩模#2)(a)光刻法光致抗蝕劑AZ 3312旋轉(zhuǎn)10秒 7OOrpm,接著⑶秒 4000rmp。軟性烘烤90°C下持續(xù)I分鐘。接觸低真空。曝光4秒。曝光后烘烤120°C下持續(xù)I分鐘。顯影 15秒的 AZ300MIF。(b)干法蝕刻SiNx/Si/碳納米管。RF=125ff ；Pr=150mtorr ；CF4/02=43/5sccm ;速率= 4nm/s。10.背部觸點金屬沉積(鋁， IOOnm厚)(a)除去背部熱氧化物。將所述晶圓前側(cè)由PR AZ3312來保護，之后將它浸入BHF(10%v/v)中4分鐘。(b)金屬沉積在晶圓的后側(cè)上。在通過BHF將晶圓后側(cè)上的熱氧化物除去之后，將晶圓立即加載到真空室中以便進行金屬沉積。雖然已示出和描述了本發(fā)明的具體實施方案和應(yīng)用，但應(yīng)理解，本發(fā)明并不限于本文所公開的精確構(gòu)造和組成，并且在不脫離隨附權(quán)利要求書中限定的本發(fā)明的精神和范圍的情況下，各種更改、改變和變化可以根據(jù)前文描述變得顯而易見。
權(quán)利要求
1.一種薄膜晶體管，其包括 柵極端子、漏極端子和源極端子；以及 雙層溝道區(qū)，其包括 半導體層，其具有緊鄰所述漏極端子和所述源極端子的第一側(cè)，和緊鄰所述柵極端子的第二側(cè)，以及 納米導體層，其與所述半導體層的所述第二側(cè)直接相鄰。
2.如權(quán)利要求I所述的薄膜晶體管，其中所述納米導體層是在所述漏極端子與所述源極端子之間延伸的大體對齊的納米線或納米管的單層。
3.如權(quán)利要求2所述的薄膜晶體管，其中納米線或納米管的所述單層是分散的單層，以用所述納米線或納米管稀疏地覆蓋住所述半導體層的所述第二側(cè)。
4.如權(quán)利要求I所述的薄膜晶體管，其中施加到所述柵極端子的電壓通過在所述溝道區(qū)中產(chǎn)生電場來影響所述溝道區(qū)的導電性，并且其中在低場效應(yīng)水平下，所述雙層溝道區(qū)的性能由所述半導體層來支配以防止泄漏電流，并且其中在高場效應(yīng)水平下，所述雙層溝道區(qū)的性能受所述納米導體層的影響以增強所述雙層溝道區(qū)的電荷轉(zhuǎn)移特性。
5.如權(quán)利要求I所述的薄膜晶體管，其進一步包括 介電層，其位于所述柵極端子與所述納米導體層之間。
6.如權(quán)利要求I所述的薄膜晶體管，其中所述半導體層包括非晶硅。
7.如權(quán)利要求I所述的薄膜晶體管，其中所述納米導體層包括多條由碳形成的納米線。
8.如權(quán)利要求I所述的薄膜晶體管，其中所述納米導體層包括多根由碳形成的納米管。
9.如權(quán)利要求I所述的薄膜晶體管，其中所述納米導體層包括沿從所述源極端子到所述漏極端子的方向大體對齊的多條納米線或多根納米管，并且其中所述源極端子與所述漏極端子之間的沿所述方向的所述納米導體層的尺寸程度大于所述源極端子與所述漏極端子之間的間隔，以使得所述納米導體層至少部分地與所述源極端子和所述漏極端子兩者重疊。
10.如權(quán)利要求I所述的薄膜晶體管，其中所述薄膜晶體管是底柵極薄膜晶體管，并且其中在所述薄膜晶體管的制造期間，將所述半導體層沉積在所述納米導體層上。
11.如權(quán)利要求I所述的薄膜晶體管，其中所述薄膜晶體管是頂柵極薄膜晶體管，并且其中在所述薄膜晶體管的制造期間，在將介電層沉積在所述納米導體層上之前，將所述納米導體層放置在所述半導體層上。
12.如權(quán)利要求I所述的薄膜晶體管，其中所述納米導體層不與所述柵極端子、所述源極端子或所述漏極端子進行任何實體接觸。
13.—種制造薄膜晶體管的方法，所述方法包括 將由導電材料制成的柵極端子形成在襯底上； 在所述柵極端子上生成介電層以使所述柵極端子電絕緣； 將納米導體層放置在所述介電層上； 在所述納米導體層上生成半導體層；以及 在所述半導體層上生成漏極端子和源極端子。
14.如權(quán)利要求13所述的方法，其中所述納米導體層包括多條納米線或多根納米管，并且其中執(zhí)行所述放置步驟以使所述多條納米線或所述多根納米管沿從所述源極端子延伸到所述漏極端子的方向大體對齊。
15.如權(quán)利要求13所述的方法，其中執(zhí)行所述放置步驟以使得所述納米導體層是納米線或納米管的單層。
全文摘要
一種具有包括納米導體層的溝道區(qū)的薄膜晶體管。所述納米導體層可以是由碳形成的納米管或納米線的分散的單層。所述薄膜晶體管通常包括通過介電層來絕緣的柵極端子。將所述納米導體層放置在所述介電層上，并且在所述納米導體層上方生成一層半導體材料以形成所述薄膜晶體管的所述溝道區(qū)。然后將漏極端子和源極端子形成在所述半導體層上。在低場效應(yīng)水平下，所述薄膜晶體管的操作由所述半導體層來支配，從而提供良好的泄漏電流性能。在高場效應(yīng)水平下，所述溝道區(qū)的電荷轉(zhuǎn)移特性通過所述納米導體層得以增強，從而增強所述薄膜晶體管的有效遷移率。
文檔編號H01L29/10GK102983176SQ20121027617
公開日2013年3月20日 申請日期2012年8月3日 優(yōu)先權(quán)日2011年8月3日
發(fā)明者戈爾拉瑪瑞扎·恰吉, 馬麗安·莫拉迪 申請人:伊格尼斯創(chuàng)新公司