半導體組件及其制造方法
【專利摘要】本發(fā)明公開一種半導體組件及其制造方法，所述半導體組件包含一硅基板、一第一鈍化層及一第二鈍化層，所述硅基板包含數(shù)個硅穿孔及數(shù)個導電柱，所述第一鈍化層包含一平坦部及一環(huán)狀部，所述環(huán)狀部的高度低于所述導電柱的頂面的高度，所述第二鈍化層覆蓋在所述第一鈍化層上，且所述第二鈍化層的高度低于所述第一鈍化層的環(huán)狀部的高度。通過在所述硅基板的背面設置有所述第一及第二鈍化層，蝕刻之后，所述第一鈍化層仍包覆在所述硅基板的背面，可減少所述第一鈍化層被蝕刻過深而延伸至所述硅基板的背面的機會，進而能降低半導體組件成品的電路短路風險，以提高制造良率。
【專利說明】半導體組件及其制造方法

【技術領域】
[0001]本發(fā)明是有關于一種半導體組件及其制造方法，特別是有關于一種設置有蝕刻速度不同的兩鈍化層的半導體組件及其制造方法。

【背景技術】
[0002]現(xiàn)今，電子產(chǎn)品設計產(chǎn)業(yè)是朝輕、薄、短小的趨勢邁進，而半導體封裝技術也發(fā)展出如堆疊式半導體元件封裝等封裝技術，其中所述堆疊式半導體封裝是利用垂直堆疊的方式將多個半導體元件封裝于同一封裝結(jié)構中，如此可提升封裝密度以使封裝體小型化，且可利用立體堆疊縮短半導體元件之間的信號傳送的路徑，以提高半導體的信號傳送速度。目前現(xiàn)有的堆疊式半導體元件封裝的制造方法，是將晶片堆疊于具有直通硅穿孔(ThroughSilicon Via, TSV)的晶圓上，以進行晶圓級的封裝，并且在完成封裝后對晶圓進行切割，而形成多個獨立的封裝單元。
[0003]在制造過程中，首先,利用激光鉆孔(Laser Drilling)在所述晶圓上形成穿孔，接著在填充導電材料，如銅(Cu)等，以形成直通硅穿孔(TSV)，并且在晶圓表面形成鈍化層(Passivat1n),最后,再利用等離子體蝕刻(plasma etching)技術,使直通娃穿孔(TSV)外露于鈍化層，作為后續(xù)線路的連接。
[0004]然而，由于等離子體蝕刻所述鈍化層會在直通硅穿孔(TSV)外圍形成環(huán)槽，且在過度蝕刻時，所述環(huán)槽容易延伸至晶圓表面，造成等離子體的能量沿著所述環(huán)槽而接觸到晶圓表面產(chǎn)生局部放電效應，因而導致所述晶圓的電路(如另一側(cè)有源表面的電路)短路，造成制造良率降低。
[0005]故，有必要提供一種半導體組件及其制造方法，以解決現(xiàn)有技術所存在的問題。


【發(fā)明內(nèi)容】

[0006]有鑒于此，本發(fā)明提供一種半導體組件及其制造方法，以解決鈍化層在硅穿孔外圍蝕刻過深，進而避免半導體組件成品的電路短路。
[0007]本發(fā)明的主要目的在于提供一種半導體組件，其可以降低半導體組件成品的電路短路風險，以提聞制造良率。
[0008]本發(fā)明的次要目的在于提供一種半導體組件的制造方法，其可以克服鈍化層在硅穿孔外圍蝕刻過深的問題。
[0009]為達成本發(fā)明的前述目的，本發(fā)明一實施例提供一種半導體組件，其中所述半導體組件包含一硅基板、一第一鈍化層及一第二鈍化層，所述硅基板包含一有源表面、一背面、數(shù)個硅穿孔及數(shù)個導電柱，所述背面相反于所述有源表面，所述硅穿孔自所述有源表面貫穿至所述背面，所述導電柱分別位于所述硅穿孔中，其中每一導電柱具有外露于所述背面的一外周面及一頂面，所述第一鈍化層包含一平坦部及一環(huán)狀部，所述平坦部覆蓋在所述背面，所述環(huán)狀部包覆所述導電柱的外周面，其中所述環(huán)狀部的高度低于所述導電柱的頂面的高度，所述第二鈍化層覆蓋在所述第一鈍化層上，且所述第二鈍化層的高度低于所述第一鈍化層的環(huán)狀部的高度。
[0010]再者，本發(fā)明另一實施例提供一種半導體組件的制造方法，其中所述半導體組件的方法包含步驟:將一娃基板置于一載板上，所述娃基板包含:一有源表面；及一背面，相反于所述有源表面，所述有源表面貼附在所述載板上；在所述硅基板上形成數(shù)個硅穿孔，所述硅穿孔自所述有源表面貫穿至所述背面；在各所述硅穿孔中制作一導電柱，其中每一導電柱具有外露于所述背面的一外周面及一頂面；將一第一鈍化層覆蓋在所述背面及所述導電柱的外周面與頂面上，再將一第二鈍化層覆蓋在所述第一鈍化層上，其中所述第二鈍化層具有一平整的外表面；及對所述第一及第二鈍化層進行蝕刻，使所述第一鈍化層形成:一平坦部，覆蓋在所述背面；一環(huán)狀部，包覆所述導電柱的外周面，其中所述環(huán)狀部的高度低于所述導電柱的頂面的高度，及所述第二鈍化層的高度低于所述第一鈍化層的環(huán)狀部的高度。
[0011]如上所述，由于所述硅基板的背面設置有所述第一及第二鈍化層，所述第一及第二鈍化層在蝕刻之后，所述第一鈍化層仍包覆在所述硅基板的背面，可減少所述第一鈍化層被蝕刻過深而延伸至所述硅基板的背面的機會，進而能避免等離子體的能量沿著環(huán)槽而接觸到晶圓表面產(chǎn)生局部放電效應的現(xiàn)有技術問題，因此可降低半導體組件成品的電路短路風險，以提聞制造良率。

【專利附圖】

【附圖說明】
[0012]圖1是本發(fā)明一實施例半導體組件的示意圖。
[0013]圖2是本發(fā)明另一實施例半導體組件的示意圖。
[0014]圖3A至3C是本發(fā)明一實施例半導體組件的制造方法的示意圖。
[0015]圖4是本發(fā)明另一實施例半導體組件的制造方法的示意圖。

【具體實施方式】
[0016]以下各實施例的說明是參考附加的圖式，用以例示本發(fā)明可用以實施的特定實施例。再者，本發(fā)明所提到的方向用語，例如上、下、頂、底、前、后、左、右、內(nèi)、外、側(cè)面、周圍、中央、水平、橫向、垂直、縱向、軸向、徑向、最上層或最下層等，僅是參考附加圖式的方向。因此，使用的方向用語是用以說明及理解本發(fā)明，而非用以限制本發(fā)明。
[0017]請參照圖1所不，本發(fā)明一實施例的半導體組件100主要包含一娃基板2、一第一鈍化層3及一第二鈍化層4。本發(fā)明將于下文逐一詳細說明上述各元件的細部構造、組裝關系及其運作原理。
[0018]所述硅基板2包含一有源表面21、一背面22、數(shù)個硅穿孔23及數(shù)個導電柱24，所述背面22相反于所述有源表面21，所述硅穿孔23自所述有源表面21貫穿至所述背面22，所述導電柱24分別位于所述硅穿孔23中，其中每一導電柱24具有外露于所述背面22的一外周面241及一頂面242。在設置所述第一及第二鈍化層3、4之后，所述半導體組件100可再所述導電柱24的頂面242沉積一助焊層或焊料層，以結(jié)合另一上芯片或上封裝體的金屬球或接墊(未繪示)。
[0019]所述第一鈍化層3包含一平坦部31及一環(huán)狀部32，所述平坦部31覆蓋在所述背面22，所述環(huán)狀部32包覆所述導電柱24的外周面241且連接所述平坦部31，其中所述環(huán)狀部32的高度高于所述平坦部31的高度，并低于所述導電柱24的頂面242的高度。在本實施中，所述第一鈍化層3的材料為聚酰亞胺(使用加熱爐烘烤固化工藝)、二氧化硅(使用化學氣相蒸鍍工藝)、氮化硅(使用化學氣相蒸鍍工藝)或聚對二甲苯(使用化學氣相蒸鍍工藝)。
[0020]所述第二鈍化層4覆蓋在所述第一鈍化層3的平坦部31上，且所述第二鈍化層4的高度低于所述第一鈍化層3的環(huán)狀部32的高度，其中所述第一及第二鈍化層3、4是利用等離子體干式蝕刻，使所述第二鈍化層4與所述第一鈍化層3的環(huán)狀部32之間形成有一環(huán)槽40，所述第一鈍化層3的材料相對所述第二鈍化層4的材料具有較低的蝕刻速度，在本實施中，所述第二鈍化層4的材料為苯并環(huán)丁烯、聚酰亞胺(以上皆使用旋涂工藝)。另外，所述半導體組件100還包含數(shù)個保護層5，如二氧化硅(Si02)，所述保護層5分別包覆在所述導電柱24的外周面241及所述第一鈍化層3的環(huán)狀部32之間，且所述保護層5的高度等于所述環(huán)狀部32的高度，用以絕緣所述導電柱24及硅基板2。
[0021]依據(jù)上述之結(jié)構，由于所述硅基板2的背面22設置有所述第一及第二鈍化層3、4，且所述第一鈍化層3的材料相對所述第二鈍化層4的材料具有較低的蝕刻速度，使所述第一及第二鈍化層3、4在蝕刻之后，所述第一鈍化層3仍包覆在所述硅基板2的背面22，可減少所述第一鈍化層3被蝕刻過深而延伸至所述硅基板2的背面22的機會(即所述環(huán)槽40未貫穿所述第一鈍化層3)，進而能避免等離子體的能量沿著環(huán)槽而接觸到晶圓表面產(chǎn)生局部放電效應的現(xiàn)有技術問題，因此可降低半導體組件100成品的電路短路風險，以提高制造良率。
[0022]請參照圖2所示，本發(fā)明另一實施例的半導體組件100相似于本發(fā)明一實施例，并大致沿用相同元件名稱及圖號，但本實施例的差異特征在于:所述第一及第二鈍化層3、4是利用蝕刻液濕式蝕刻，使所述第二鈍化層4與所述第一鈍化層3的環(huán)狀部32連接在一起(即所述第二鈍化層4不具有環(huán)槽)。通過上述的設計，本實施例同樣可避免所述第一鈍化層3被蝕刻過深而能降低半導體組件100成品的電路短路，并提供另一實施方式。
[0023]請參照圖3A至圖3C并配合圖1，其顯示依照本發(fā)明的一實施例的制造方法的流程圖。本實施例半導體組件100的制造方法可包括如下步驟:
[0024]如圖3A所不,將一娃基板2置于一載板7上,所述娃基板2包含一有源表面21及一背面22，所述背面22相反于所述有源表面21，所述有源表面21貼附在所述載板7上，接著利用激光鉆孔在所述硅基板2上形成數(shù)個硅穿孔23，所述硅穿孔23自所述有源表面21貫穿至所述背面22，并且在各所述硅穿孔23中制作一導電柱24，其中每一導電柱24具有外露于所述背面22的一外周面241及一頂面242，將一第一鈍化層3覆蓋在所述背面22及所述導電柱24的外周面241與頂面242上。
[0025]如圖3B所示，將一第二鈍化層4覆蓋在所述第一鈍化層3上，其中所述第二鈍化層4具有一平整的外表面41，且所述第一鈍化層3的厚度小于所述第二鈍化層4的厚度。
[0026]如圖3C所示，對所述第一及第二鈍化層3、4進行等離子體干式蝕刻，使所述第一鈍化層3形成一平坦部31及一環(huán)狀部32，所述平坦部31覆蓋在所述背面22，所述環(huán)狀部32包覆所述導電柱24的外周面241，并使所述第二鈍化層4與所述第一鈍化層3的環(huán)狀部32之間形成有一環(huán)槽40，其中所述環(huán)狀部32的高度高于所述平坦部31的高度，并低于所述導電柱24的頂面242的高度，且所述第二鈍化層4的高度低于所述第一鈍化層3的環(huán)狀部32的聞度。
[0027]最后，如圖1所示，移除所述載板7，在所述硅基板2的有源表面21上進行凸塊工藝形成數(shù)個凸塊，即可完成半導體組件100 (即晶圓)的制作，并可以更進一步進行切割成為數(shù)個芯片或娃中介層(interposer)。
[0028]另外，如圖4所示，為半導體組件100的制造方法的另一種實施方式，其差異特征在于，在覆蓋第一及第二鈍化層3、4之后，所述第一及第二鈍化層3、4也可進行蝕刻液濕式蝕刻，使所述第二鈍化層4與所述第一鈍化層3的環(huán)狀部32連接在一起(即所述第二鈍化層4不具有環(huán)槽)；接著，如圖2所示，移除所述載板7，在所述硅基板2的有源表面21上進行凸塊工藝形成數(shù)個凸塊，即可完成半導體組件100(即晶圓)的制作，并可以更進一步進行切割成為數(shù)個芯片或娃中介層(interposer)。
[0029]上述兩種制造方法同樣可減少所述第一鈍化層3被蝕刻過深而延伸至所述硅基板2的背面22的機會，進而能避免等離子體的能量沿著環(huán)槽而接觸到晶圓表面產(chǎn)生局部放電效應的現(xiàn)有技術問題，因此可降低半導體組件100成品的電路短路風險，以提聞制造良率。
[0030]本發(fā)明已由上述相關實施例加以描述，然而上述實施例僅為實施本發(fā)明的范例。必需指出的是，已公開的實施例并未限制本發(fā)明的范圍。相反地，包含于權利要求書的精神及范圍的修改及均等設置均包括于本發(fā)明的范圍內(nèi)。
【權利要求】
1.一種半導體組件，其特征在于:所述半導體組件包含: 一硅基板，包含:一有源表面；一背面，相反于所述有源表面；數(shù)個硅穿孔，自所述有源表面貫穿至所述背面；及數(shù)個導電柱，分別位于所述硅穿孔中，其中每一導電柱具有外露于所述背面的一外周面及一頂面； 一第一鈍化層，包含:一平坦部，覆蓋在所述背面；及一環(huán)狀部，包覆所述導電柱的外周面，其中所述環(huán)狀部的高度低于所述導電柱的頂面的高度；及 一第二鈍化層，覆蓋在所述第一鈍化層上，且所述第二鈍化層的高度低于所述第一鈍化層的環(huán)狀部的高度。
2.如權利要求1所述的半導體組件，其特征在于:所述第二鈍化層與所述環(huán)狀部之間形成有一環(huán)槽。
3.如權利要求1所述的半導體組件，其特征在于:所述第二鈍化層與所述環(huán)狀部連接在一起。
4.如權利要求1所述的半導體組件，其特征在于:所述第一鈍化層的材料為聚酰亞胺、二氧化硅、氮化硅或聚對二甲苯。
5.如權利要求1所述的半導體組件，其特征在于:所述第二鈍化層的材料為苯并環(huán)丁烯、聚酰亞胺，且所述第一鈍化層的材料相對所述第二鈍化層的材料具有較低的蝕刻速度。
6.如權利要求1所述的半導體組件，其特征在于:所述半導體組件還包含數(shù)個保護層，分別包覆在所述導電柱的外周面及所述第一鈍化層的環(huán)狀部之間，且所述保護層的高度等于所述環(huán)狀部的高度。
7.一種半導體組件的制造方法，其特征在于:所述制造方法包含步驟:將一硅基板置于一載板上，所述硅基板包含:一有源表面；及一背面，相反于所述有源表面，所述有源表面貼附在所述載板上； 在所述硅基板上形成數(shù)個硅穿孔，所述硅穿孔自所述有源表面貫穿至所述背面； 在各所述硅穿孔中制作一導電柱，其中每一導電柱具有外露于所述背面的一外周面及一頂面； 將一第一鈍化層覆蓋在所述背面及所述導電柱的外周面與頂面上，再將一第二鈍化層覆蓋在所述第一鈍化層上，其中所述第二鈍化層具有一平整的外表面；及 對所述第一及第二鈍化層進行蝕刻，使所述第一鈍化層形成:一平坦部，覆蓋在所述背面；一環(huán)狀部，包覆所述導電柱的外周面，其中所述環(huán)狀部的高度低于所述導電柱的頂面的高度，及所述第二鈍化層的高度低于所述第一鈍化層的環(huán)狀部的高度。
8.如權利要求7所述的半導體組件的制造方法，其特征在于:在所述第一及第二鈍化層進行蝕刻的步驟前，所述第一鈍化層的厚度小于所述第二鈍化層的厚度。
9.如權利要求7所述的半導體組件的制造方法，其特征在于:在所述第一及第二鈍化層進行蝕刻的步驟中，所述第一及第二鈍化層進行等離子體干式蝕刻，使所述第二鈍化層與所述第一鈍化層的環(huán)狀部之間形成有一環(huán)槽。
10.如權利要求7所述的半導體組件的制造方法，其特征在于:在所述第一及第二鈍化層進行蝕刻的步驟中，所述第一及第二鈍化層進行蝕刻液濕式蝕刻，使所述第二鈍化層與所述第一鈍化層的環(huán)狀部連接在一起。
【文檔編號】H01L23/485GK104517919SQ201310452552
【公開日】2015年4月15日 申請日期:2013年9月29日 優(yōu)先權日:2013年9月29日
【發(fā)明者】蔣源峰, 黃敏龍 申請人:日月光半導體制造股份有限公司