具有減小寬度的下沉區(qū)的制作方法
【專利摘要】通過將重摻雜下沉區(qū)(216)形成為位于已經形成在半導體本體(210)中的多個緊密間隔的溝槽隔離結構(230)之間而充分減小重摻雜下沉區(qū)(216)的寬度。在驅進期間，緊密間隔的溝槽隔離結構(230)顯著地限制了橫向擴散。
【專利說明】具有減小寬度的下沉區(qū)

【技術領域】
[0001] 本發(fā)明涉及下沉區(qū)（sinker)，并且更具體地涉及具有減小寬度的下沉區(qū)。

【背景技術】
[0002] 下沉區(qū)是重摻雜區(qū)，例如η+區(qū)，其從半導體本體的頂表面諸如外延層向下延伸相 當大距離進入半導體本體。下沉區(qū)可以被用于例如提供低電阻電流路徑，諸如雙極晶體管 的集電極下沉區(qū)。下沉區(qū)還可以被用于為形成在半導體本體中的器件提供橫向隔離。
[0003] 圖1示出常規(guī)的半導體結構100,該半導體結構包括外延層110和向下延伸到外延 層110中的下沉區(qū)112。下沉區(qū)112具有約5-10 μ m的深度Χ、η導電類型、大于IX IO19原 子數/cm3的峰值摻雜濃度以及小于約5-10 Ω / □的薄層電阻。
[0004] 通常，下沉區(qū)諸如下沉區(qū)112通過首先在半導體本體例如外延層110上形成圖案 化的硬掩模來制造。圖案化的硬掩模具有延伸穿過該硬掩模的開口。然后摻雜劑例如η型 摻雜劑經過該開口被注入到半導體本體中。注入的摻雜劑具有由硬掩模中的開口的寬度界 定的寬度Υ。例如，寬度Y可以為約Ium。在此之后，注入的摻雜劑被驅進（drive in)以 形成下沉區(qū)。
[0005] 下沉區(qū)的常規(guī)形成的一個問題是在驅進之后所產生的下沉區(qū)相當大并且消耗大 量的硅片空間。盡管在注入之后摻雜劑的寬度Y可以為約1 μ m，但是下沉區(qū)的尺寸會擴展 而具有寬度Z，該寬度Z由于來自驅進的擴散而遠大于寬度Y。例如，寬度Z可以大于10 μ m。
[0006] 具有大寬度的下沉區(qū)限制了可以形成在半導體本體中的橫向鄰近的器件的數目。 因此，有必要減小下沉區(qū)的寬度。


【發(fā)明內容】

[0007] 本申請公開了具有減小寬度的下沉區(qū)的半導體結構。
[0008] -種所描述的結構包括半導體本體，其具有頂表面、與頂表面接觸的第一摻雜區(qū)、 與第一摻雜區(qū)接觸的第二摻雜區(qū)以及多個溝槽，其中每個溝槽從頂表面向下延伸到半導體 本體中。第一摻雜區(qū)具有第一導電類型。多個溝槽被相互間隔分開，具有基本相同的深度， 并且包括第一溝槽和第二溝槽。
[0009] 該結構還具有位于多個溝槽中的多個隔離結構。多個隔離結構被間隔分開，并且 包括第一隔離結構和第二隔離結構。第一隔離結構具有與由第一溝槽暴露出的半導體本體 接觸的非導電表面。第二隔離結構具有與由第二溝槽暴露出的半導體本體接觸的非導電表 面。第一摻雜區(qū)位于第一隔離結構和第二隔離結構之間并與二者接觸。沒有第二導電類型 的區(qū)域水平地位于第一隔離結構和第二隔離結構之間。
[0010] 可替代地，該半導體結構可以包括具有頂表面、與頂表面接觸的第一摻雜區(qū)以及 與第一摻雜區(qū)接觸的第二摻雜區(qū)的半導體本體。第一摻雜區(qū)具有充分大于第二摻雜區(qū)的摻 雜濃度的摻雜濃度。
[0011] 此外，該結構可以替代地包括多個溝槽隔離結構，每個溝槽隔離結構從頂表面向 下延伸到半導體本體中。多個溝槽隔離結構相互分開，具有基本相等的深度，并且包括第一 溝槽隔離結構和第二溝槽隔離結構。第一摻雜區(qū)包括水平部分，該水平部分與半導體本體 的頂表面接觸并從第一隔離結構連續(xù)延伸至第二隔離結構。該水平部分具有基本一致的摻 雜濃度。
[0012] 一種形成半導體結構的方法包括在半導體本體中形成多個溝槽。多個溝槽相互間 隔分開，具有基本相等的深度，并且包括第一溝槽和第二溝槽。該方法還包括形成位于多個 溝槽中的多個非導電結構。多個非導電結構間隔分開，并且包括位于第一溝槽中的第一非 導電結構和位于第二溝槽中的第二非導電結構。
[0013] 該方法進一步包括形成位于第一非導電結構和第二非導電結構之間并與二者接 觸的摻雜區(qū)。該摻雜區(qū)具有第一導電類型。沒有第二導電類型的區(qū)域水平地位于第一非導 電結構和第二非導電結構之間。

【專利附圖】

【附圖說明】
[0014] 圖1(現有技術）是示出常規(guī)半導體結構100的橫截面圖。
[0015] 圖2是示出體現本發(fā)明原理的半導體結構200的示例的橫截面圖。
[0016] 圖3A-3K示出根據本發(fā)明的原理形成半導體結構的示例方法300的橫截面圖。
[0017] 圖4示出根據修改的實施例的半導體結構400的示例的橫截面圖。
[0018] 圖5示出根據另一修改的實施例的半導體結構500的示例的橫截面圖。

【具體實施方式】
[0019] 圖2示出使用多個溝槽隔離結構來減小下沉區(qū)的寬度的示例半導體結構200。
[0020] 如圖2所示，半導體結構200包括半導體本體210,該半導體本體210具有頂表面 212、底表面214、與頂表面212接觸的第一摻雜區(qū)216以及與第一摻雜區(qū)216接觸的第二摻 雜區(qū)218。半導體本體210可以使用例如單晶硅諸如外延硅和硅晶圓來實現。
[0021] 此外，第一摻雜區(qū)216具有第一導電類型（例如，η型）和摻雜濃度，該摻雜濃度 充分大于第二摻雜區(qū)218的摻雜濃度。例如，第一摻雜區(qū)216可以包括重摻雜濃度（例如， >1 X 1〇19原子數/cm3)，而第二摻雜區(qū)218可以具有輕很多的摻雜濃度（例如，〈1 X IO14原 子數/cm3)。
[0022] 半導體本體210還具有從半導體本體210的頂表面212向下延伸到半導體本體 210中的多個間隔分開的溝槽開口 220。溝槽開口 220具有基本相等的深度并包括第一溝 槽開口 222和第二溝槽開口 224。在該示例中，每個溝槽開口 220的深度均為約2. 5 μ m。
[0023] 如圖2進一步所示，半導體結構200還包括與頂表面212接觸的非導電結構226， 以及位于溝槽開口 220內的多個間隔分開的隔離結構230。隔離結構230具有基本相等的 長度并包括第一隔離結構232和第二隔離結構234。因此，第一隔離結構232從頂表面212 向下延伸第一距離到半導體本體210中，第二隔離結構234從頂表面212向下延伸第二距 離到半導體本體210中，并且第一距離和第二距離基本相等。
[0024] 此外，第一隔離結構232具有與由第一溝槽孔222暴露出的一部分半導體本體210 接觸的非導電外表面240。進一步地，非導電外表面240具有內側壁表面242、外側壁表面 244以及底表面246,該底表面246將內側壁表面242與外側壁表面244連接在一起。
[0025] 類似地，第二隔離結構234具有與由第二溝槽孔224暴露出的一部分半導體本體 210接觸的非導電外表面250。非導電外表面250具有內側壁表面252、外側壁表面254以 及底表面256,該底表面256將內側壁表面252與外側壁表面254連接在一起。進一步地， 如圖2所不，外側壁表面244的一部分面向外側壁表面254的一部分。
[0026] 在圖示的示例中，第一隔離結構232和第二隔離結構234均使用多晶硅核心260 和非導電外部結構262來實現，該非導電外部結構262與多晶娃核心260的側壁表面和底 表面接觸，以將第二摻雜區(qū)218與多晶硅核心260電氣隔離。
[0027] 進一步地，在圖示的示例中，多晶硅核心260被摻雜以具有η導電類型，并且非導 電外部結構262使用氧化物來實現?？商娲兀谝桓綦x結構232和第二隔離機構234均 可以僅使用非導電材料例如氧化物來實現。
[0028] 如圖2另外所示，第一摻雜區(qū)216水平地位于第一隔離結構232和第二隔離結構 234之間并與二者接觸。進一步地，沒有第二導電類型（例如，ρ型）的區(qū)域水平地位于第 一隔離結構232和第二隔離結構234的任何部分之間。
[0029] 此外，第一摻雜區(qū)216具有水平部分264,該水平部分264與半導體本體210的頂 表面212接觸并且從第一隔離結構232的外側壁表面244連續(xù)延伸至第二隔離結構234的 外側壁表面254。水平部分264具有重摻雜濃度（例如，>1 X IO19原子數/cm3)并具有基本 一致的摻雜濃度。
[0030] 進一步地，第一摻雜區(qū)216的第一部分266圍繞底表面246延伸并部分延伸到第 一隔離結構232的內側壁表面242上。此外，第一摻雜區(qū)216的第二部分268圍繞底表面 256延伸并部分延伸到第二隔離結構234的內側壁表面252上。
[0031] 因此，第二摻雜區(qū)218的第一部分與在堅直方向上位于頂表面212和第一摻雜區(qū) 216的第一部分266之間的第一隔離結構232的內側壁表面242接觸。進一步地，第二摻雜 區(qū)218的第二部分與在堅直方向上位于頂表面212和第一摻雜區(qū)216的第二部分268之間 的第二隔離結構234的內側壁表面252接觸。此外，在該示例中，第一摻雜區(qū)216的底表面 270與半導體本體210的底表面214在堅直方向上間隔分開。
[0032] 圖3A-3K示出形成半導體結構的示例方法300中的步驟。
[0033] 圖3A示出在半導體本體310上沉積氧化物層312,然后在氧化物層312上沉積氮 化物層314并且在氮化物層314上沉積氧化物層315。本體310可以是常規(guī)形成的半導體 本體310例如單晶硅諸如外延硅或者硅晶圓。氧化物層312、氮化物層314以及氧化物層 315均可以具有一定范圍的厚度。在該示例中，氧化物層312具有約150A的厚度，氮化物 層314具有約2000A的厚度，并且氧化物層315具有約3000A的厚度。進一步地，氧化物 層312可以使用熱生長氧化物來實現，而氧化物層315可以使用任何類型的沉積的二氧化 硅（SiO 2)層來實現。
[0034] 然后，約1 μ m厚的圖案化光刻膠層316形成在氧化物層315的頂表面上。圖案化 光刻膠層316以常規(guī)方式形成，包括沉積一層光刻膠，將光線投射穿過被稱為掩模的圖案 化黑/透明玻璃板以在該光刻膠層上形成圖案化圖像，以及去除通過暴露于光線而被軟化 的成像的光刻膠區(qū)域。
[0035] 如圖3B所示，在已經形成圖案化光刻膠層316之后，氧化物層315的暴露區(qū)域以 及氮化物層314和氧化物層312的下襯區(qū)域被蝕刻，以形成硬掩模320,該硬掩模320具有 完全延伸穿過硬掩膜320的多個開口。在已經形成硬掩模320之后，以常規(guī)方式去除圖案 化光刻膠層316。
[0036] 如圖3C所示，在去除圖案化光刻膠層316之后，通過硬掩模320中的開口來蝕刻 半導體本體310以形成多個溝槽開口 322。溝槽開口 322可以具有一定范圍的深度、寬度 和在橫向鄰近的開口 322之間的間隔。在該示例中，溝槽開口 322具有2. 5μπι的深度R、 0. 7μπι的寬度S以及0. 5μπι的橫向鄰近的開口 322之間的間隔Τ。溝槽開口 322具有側 壁，這些側壁也可以具有一定范圍的側壁角，其中90°側壁角基本垂直于半導體本體310 的頂表面。在該示例中，溝槽開口 322具有88°的側壁角。
[0037] 如圖3D所示，在已經形成溝槽開口 322之后，將非導電襯墊330共形地沉積在硬 掩模320和半導體本體310的暴露區(qū)域上，以形成溝槽開口 322的襯墊。例如，襯墊330可 以通過熱生長氧化物來形成至約200Α的深度，然后使用次大氣壓化學氣相沉積（SACVD) 來沉積氧化物層至約2000Α的深度。
[0038] 接著，在已經形成非導電襯墊330之后，將導電層332沉積在非導電襯墊330上， 以填充溝槽開口 322的剩余部分。在該示例中，通過常規(guī)地將多晶硅層沉積在非導電襯墊 330上以填充溝槽開口 322的剩余部分來形成導電層332。在以常規(guī)的方式沉積多晶硅層 之后，可以使用摻雜劑原位摻雜或注入該多晶硅層。在該示例中，多晶硅層被摻雜以具有η 導電類型。
[0039] 接下來，如圖3Ε所示，以常規(guī)方式將導電層332、非導電襯墊330以及氧化物層 315平坦化，例如，使用回蝕或者化學機械拋光。該平坦化繼續(xù)進行直到已經從氮化物層 314的頂表面去除氧化物層315,從而形成填充溝槽開口 322的多個溝槽隔離結構333。
[0040] 因此，在該示例中，溝槽隔離結構333具有多晶硅核心334和非導電外部結構336。 非導電外部結構336進而具有與由溝槽開口 322暴露出的半導體本體310接觸的非導電外 表面337。
[0041] 可替代地，不使用多晶硅核心334和非導電外部結構336來實現溝槽隔離結構 333,而可以僅使用非導電材料來實現溝槽隔離結構333。在這種情況下，不使用非導電材料 形成溝槽開口 322的襯墊，而使用非導電材料填充溝槽開口 322。
[0042] 如圖3F所示，在已經形成溝槽隔離結構333之后，使用常規(guī)工序去除氮化物層 314。接著，如圖3G所示，以常規(guī)方式在氧化物層312的頂表面和溝槽隔離結構333上形成 圖案化光刻膠層340。
[0043] 一旦已經形成圖案化光刻膠層340,摻雜劑就被注入到水平鄰近的一對溝槽隔離 結構333之間的半導體本體310中。在該示例中，注入物具有大于IX IO19原子數/cm3的 摻雜濃度。注入之后，以常規(guī)方式去除圖案化光刻膠層340。
[0044] 接下來，如圖3H所示，半導體本體310通常在1150°C下被退火以驅進注入物并形 成下沉區(qū)342。當多晶硅被用于實現導電層332時，多晶硅能夠經受1150°C的退火，而不會 產生有害的應力影響。
[0045] 如圖31所示，在已經形成下沉區(qū)342之后，以常規(guī)方式在氧化物層312和溝槽隔 離結構333的頂表面上形成圖案化光刻膠層344。一旦已經形成圖案化光刻膠層344,摻雜 劑將被注入到半導體本體310中，以形成其他器件的多個阱結構，并且同時進一步摻雜下 沉區(qū)342。注入之后，以常規(guī)方式去除圖案化光刻膠層344。
[0046] 接著，如圖3J所示，半導體本體310通常在1100°C下被退火以驅進注入物并且由 下沉區(qū)342形成下沉區(qū)350。在該示例中，下沉區(qū)350具有約6 μ m或者更大的深度A、n導 電類型、大于IX 1〇19原子數/cm3的峰值摻雜濃度以及約4. 5 Ω / □的薄層電阻。
[0047] 如圖3J進一步所示，附加的退火允許下沉區(qū)350延伸到溝槽隔離結構333的相反 側之上，并且進一步水平地向外延伸一距離E。在該示例中，距離E為約1.5μπι。當下沉區(qū) 僅被用于橫向隔離時，可以使用下沉區(qū)342(不需要用于形成下沉區(qū)350所要求的附加的注 入和退火）。
[0048] 在已經形成下沉區(qū)350之后，該方法可以按照常規(guī)步驟進行下去，如圖3Κ所示，這 些步驟可以包括：在半導體本體310和溝槽隔離結構333的頂表面上形成非導電層352,在 非導電層352中形成暴露出多晶硅核心334和下沉區(qū)350的間隔分開的開口，形成與下沉 區(qū)350進行電氣連接的金屬觸點354,以及形成與多晶硅核心334進行電氣連接的金屬觸點 356。接觸到多晶硅核心334的金屬觸點356可以可選地被省略。
[0049] 下沉區(qū)350的一個優(yōu)勢是下沉區(qū)350具有充分小于現有技術圖1所示的下沉區(qū) 112的寬度Y的寬度W。在該示例中，寬度W是2E+2S+T的總和，其在該示例中為約5 μ m。 這是現有技術圖1所示的下沉區(qū)112的寬度Z的約一半。此外，對于較高電壓器件，可以獲 得下沉區(qū)的寬度的更大減少。因此，下沉區(qū)350的寬度獨立于所要求的堅直深度。
[0050] 本發(fā)明的另一優(yōu)勢是限制橫向擴散（其包含溝槽隔離結構333之間的大部分下沉 區(qū)350)以減小薄層電阻。因此，通過在已經形成溝槽隔離結構333之后形成下沉區(qū)350(其 對本發(fā)明是必要的），溝槽隔離結構333顯著地限制下沉區(qū)350的最終寬度。
[0051] 圖4示出修改的半導體結構400的示例。
[0052] 如圖4所示，半導體結構400與半導體結構200的不同之處在于半導體結構400 包括與第一隔離結構232的內側壁表面242接觸的阱410。在這個示例中，阱410具有η導 電類型和摻雜濃度，該摻雜濃度大于第二摻雜區(qū)218的摻雜濃度而小于第一摻雜區(qū)216的 摻雜濃度。
[0053] 因此，第二摻雜區(qū)218的第一部分與在堅直方向上處于阱410的底表面和第一摻 雜區(qū)216的第一部分266之間的第一隔離結構232的內側壁表面242接觸。例如，可以與 形成DMOS晶體管的η型漏極延伸區(qū)同時形成阱410。在這個示例中，通過修改圖案化光刻 膠層344以暴露出將形成阱410的位置處的半導體本體310的區(qū)域來形成阱410。進一步 地，包括金屬觸點如金屬觸點354的金屬互連結構可以被用于將摻雜區(qū)216電氣連接到阱 410,以減輕表面變化問題。
[0054] 圖5示出另一修改的半導體結構500的示例。
[0055] 如圖5所示，半導體結構500與半導體結構400的不同之處在于半導體結構500使 用阱510替代阱410。阱510進而與阱410的不同之處在于阱510比阱410更深且向下延 伸至與摻雜區(qū)216接觸。在這個示例中，阱510與第一隔離結構232的內側壁表面242接 觸。
[0056] 此外，阱510具有η導電類型和摻雜濃度，該摻雜濃度大于第二摻雜區(qū)218的摻雜 濃度而小于第一摻雜區(qū)216的摻雜濃度。例如，可以與形成其他器件的η型阱同時形成阱 510。在該示例中，通過修改圖案化光刻膠層344以暴露出將形成阱510的位置處的半導體 本體310的區(qū)域來形成阱510。
[0057] 本領域技術人員將認識到可以對所描述的示例做出其他修改，并且還將認識到在 要求保護的本發(fā)明范圍內許多其他實施例是可能的。
【權利要求】
1. 一種半導體結構，其包括： 半導體材料，其具有頂表面、與所述頂表面接觸的第一摻雜區(qū)、與所述第一摻雜區(qū)接觸 的第二摻雜區(qū)以及多個溝槽，每個溝槽從所述頂表面向下延伸到所述半導體材料中，所述 第一摻雜區(qū)具有第一導電類型，所述多個溝槽相互間隔分開、具有基本相等的深度并且包 括第一溝槽和第二溝槽；以及 位于所述多個溝槽中的多個隔離結構，所述多個隔離結構被間隔開并包括第一隔離結 構和第二隔離結構，所述第一隔離結構具有與由所述第一溝槽暴露出的所述半導體材料接 觸的非導電表面，所述第二隔離結構具有與由所述第二溝槽暴露出的所述半導體材料接觸 的非導電表面，所述第一摻雜區(qū)位于所述第一隔離結構和所述第二隔離結構之間并與二者 接觸，沒有第二導電類型的區(qū)域水平地位于所述第一隔離結構和所述第二隔離結構之間。
2. 根據權利要求1所述的半導體結構，其中所述第一摻雜區(qū)的摻雜濃度充分大于所述 第二摻雜區(qū)的摻雜濃度。
3. 根據權利要求2所述的半導體結構，其中所述第一摻雜區(qū)包括與所述半導體材料的 所述頂表面接觸并從所述第一隔離結構連續(xù)延伸到所述第二隔離結構的水平部分，所述水 平部分具有基本一致的摻雜濃度。
4. 根據權利要求2所述的半導體結構，其中： 所述第一隔離結構的所述非導電表面包括第一內側壁表面、第一外側壁表面以及將所 述第一內側壁表面連接到所述第一外側壁表面的第一底表面；并且 所述第二隔離結構的所述非導電表面包括第二內側壁表面、第二外側壁表面以及將所 述第二內側壁表面連接到所述第二外側壁表面的第二底表面。
5. 根據權利要求4所述的半導體結構，其中所述第一摻雜區(qū)與所述第一外側壁表面接 觸并且從所述第一外側壁表面連續(xù)延伸至與所述第二外側壁表面接觸。
6. 根據權利要求5所述的半導體結構，其中所述第一摻雜區(qū)的一部分在所述第一底表 面周圍延伸并部分延伸到所述第一內側壁表面上；并且所述第一摻雜區(qū)的一部分在所述第 二底表面周圍延伸并部分延伸到所述第二內側壁表面上。
7. 根據權利要求6所述的半導體結構，其中所述第二摻雜區(qū)的一部分沿所述第一內側 壁表面在堅直方向上位于所述頂表面和所述第一摻雜區(qū)之間；并且所述第二摻雜區(qū)的一部 分沿所述第二內側壁表面在堅直方向上位于所述頂表面和所述第一摻雜區(qū)之間。
8. 根據權利要求6所述的半導體結構，其進一步包括與所述第一內側壁表面和所述第 二摻雜區(qū)接觸的所述第一導電類型的阱。
9. 根據權利要求2所述的半導體結構，其中所述半導體材料具有底表面；并且所述第 一摻雜區(qū)與所述半導體材料的所述底表面在堅直方向上間隔分開。
10. 根據權利要求2所述的半導體結構，其中所述第一隔離結構包括多晶硅核心和非 導電外部結構，所述非導電外部結構與所述多晶硅核心的側壁表面和底表面接觸，以將所 述第二摻雜區(qū)與所述多晶硅核心電氣隔離。
11. 根據權利要求2所述的半導體結構，其進一步包括：與所述半導體材料的所述頂表 面接觸的非導電層；以及金屬觸點，其延伸穿過所述非導電層以與所述第一摻雜區(qū)建立電 氣連接。
12. -種半導體結構，其包括： 半導體材料，其具有頂表面、與所述頂表面接觸的第一摻雜區(qū)以及與所述第一摻雜區(qū) 接觸的第二摻雜區(qū)，所述第一摻雜區(qū)具有充分大于所述第二摻雜區(qū)的摻雜濃度的摻雜濃 度；以及 多個溝槽隔離結構，其每一個都從所述頂表面向下延伸到所述半導體材料中，所述多 個溝槽隔離結構彼此間隔分開、具有基本相等的深度并包括第一溝槽隔離結構和第二溝槽 隔離結構， 所述第一摻雜區(qū)包括與所述半導體材料的所述頂表面接觸并從所述第一隔離結構連 續(xù)延伸到所述第二隔離結構的水平部分，所述水平部分具有基本一致的摻雜濃度。
13. 根據權利要求12所述的半導體結構，其進一步包括：與所述半導體材料的所述頂 表面接觸的非導電層；以及金屬觸點，其延伸穿過所述非導電層以與所述第一摻雜區(qū)建立 電氣連接。
14. 一種形成半導體結構的方法，其包括： 在半導體材料中形成多個溝槽，所述多個溝槽相互間隔分開、具有基本相等的深度并 包括第一溝槽和第二溝槽； 形成位于所述多個溝槽中的多個非導電結構，所述多個非導電結構間隔分開并且包括 位于所述第一溝槽中的第一非導電結構和位于所述第二溝槽中的第二非導電結構；以及 形成摻雜區(qū)，所述摻雜區(qū)位于所述第一導電結構和所述第二導電結構之間并與二者接 觸，所述摻雜區(qū)具有第一導電類型，沒有第二導電類型的區(qū)域水平地位于所述第一非導電 結構和所述第二非導電結構之間。
15. 根據權利要求14所述的方法，其中： 所述第一非導電結構包括第一內側壁表面、第一外側壁表面以及將所述第一內側壁表 面連接到所述第一外側壁表面的第一底表面；并且 所述第二非導電結構包括第二內側壁表面、第二外側壁表面以及將所述第二內側壁表 面連接到所述第二外側壁表面連接的第二底表面。
16. 根據權利要求15所述的方法，其中所述摻雜區(qū)與所述第一外側壁表面接觸并且從 所述第一外側壁表面連續(xù)延伸至與所述第二外側壁表面接觸。
17. 根據權利要求16所述的方法，其中： 所述摻雜區(qū)的一部分在所述第一底表面周圍延伸并部分延伸到所述第一內側壁表面 上，以便在堅直方向上定位成與所述半導體材料的頂表面間隔分開；并且 所述摻雜區(qū)的一部分在所述第二底表面周圍延伸并部分延伸到所述第二內側壁表面 上，以便在堅直方向上定位成與所述半導體材料的頂表面間隔分開。
18. 根據權利要求17所述的方法，其進一步包括形成所述第一導電類型的阱，所述阱 與所述第一內側壁表面和所述半導體材料的頂表面接觸。
19. 根據權利要求17所述的方法，其中所述第一隔離結構包括多晶硅核心和非導電外 部結構，所述非導電外部結構與所述多晶硅核心的側壁表面和底表面接觸。
20. 根據權利要求17所述的方法，其進一步包括：形成與所述半導體材料的頂表面接 觸的非導電層；以及 形成金屬觸點，所述金屬觸點延伸穿過所述非導電層以與所述摻雜區(qū)建立電氣連接。
【文檔編號】H01L21/265GK104412365SQ201380034912
【公開日】2015年3月11日 申請日期:2013年7月2日 優(yōu)先權日:2012年7月2日
【發(fā)明者】B·胡, S·彭德哈克, G·馬圖爾, T·塔穆拉 申請人:德克薩斯儀器股份有限公司