基體鰭式場效晶體管不依賴柵極長度的氣孔上覆硅架構(gòu)的制作方法
【專利摘要】本發(fā)明涉及基體鰭式場效晶體管不依賴柵極長度的氣孔上覆硅架構(gòu)，其提供用于制造集成電路以及鰭式場效晶體管晶體管于基體基板上的方法，其中，主動通道區(qū)域以絕緣體隔絕該基板。一種用于制造集成電路的方法，包括形成鰭式結(jié)構(gòu)覆蓋于半導(dǎo)體基板上，每個鰭式結(jié)構(gòu)包括通道材料并且從第一末端到第二末端朝縱向延伸。該方法沉積錨固材料于該鰭式結(jié)構(gòu)上方。該方法包括凹陷該錨固材料以形成鄰接該鰭式結(jié)構(gòu)的溝槽，其中，該錨固材料與每個鰭式結(jié)構(gòu)的該第一末端以及該第二末端維持接觸。進(jìn)一步來說，該方法以不依賴柵極長度的蝕刻程序于該半導(dǎo)體基板以及每個鰭式結(jié)構(gòu)的該通道材料間形成空隙，其中，每個鰭式結(jié)構(gòu)的該通道材料懸掛在該半導(dǎo)體基板上方。
【專利說明】基體鰭式場效晶體管不依賴柵極長度的氣孔上覆硅架構(gòu)

【技術(shù)領(lǐng)域】
[0001]本揭露大致上涉及用于制造集成電路的方法，尤指涉及用于制造具有鰭式場效晶體管(FinFET)裝置在基體基板(bulk substrate)上而通道區(qū)域與該基板隔絕的集成電路的方法。

【背景技術(shù)】
[0002]當(dāng)集成電路的臨界尺寸(critical dimens1ns)持續(xù)縮小時，平面與非平面晶體管結(jié)構(gòu)都面臨的共通難點是源極至漏極漏電流(source-to-drain leakage)。通常,環(huán)形(halo)或擊穿(punchthrough)植入物被使用作為鄰近或位于該通道區(qū)域下的反摻雜(counterdoped)區(qū)域，以最小化源極至漏極漏電流。然而，這類植入物的形式通常導(dǎo)致該通道區(qū)域的不良摻雜或是傷害。進(jìn)一步來說，這些植入物經(jīng)常不足以抑制源極至漏極漏電流。
[0003]一種用于抑制平面晶體管結(jié)構(gòu)中的源極至漏極漏電流的程序(process)為使用“氣孔上覆娃”(silicon-on-nothing)或“SON”技術(shù)以形成位于柵極下的絕緣體。迄今為止，這樣的程序一直無法有效地用于非平面多柵極(multigate)場效晶體管裝置，于本文一般稱為FinFET。該平面SON程序該晶體管通道材料下形成空隙(void)，同時從上方利用已形成的柵極錨固(anchoring)該晶體管通道材料。但是,對于基體FinFET而言,在SON程序空隙形成期間于晶體管通道材料上方的柵極會導(dǎo)致數(shù)個缺點，包括依賴柵極長度的移除(removal)程序。
[0004]因此，需要提供用于制造具有減低源極至漏極漏電流的FinFET裝置的集成電路的方法。進(jìn)一步來說，需要提供用于制造具有通道區(qū)域與基板隔絕的基體FinFET晶體管的方法。也需要提供使用不依賴柵極長度的蝕刻制程用于制造形成空隙于主動通道區(qū)域下的基體FinFET晶體管的方法。更進(jìn)一步來說，從后述的實施方式以及隨附的權(quán)利要求書，配合所附圖式以及前述的【技術(shù)領(lǐng)域】和【背景技術(shù)】，其他需要的特征以及特性將變得顯而易見。


【發(fā)明內(nèi)容】

[0005]提供用于制造集成電路以及具有隔離的通道區(qū)域的FinFET晶體管的方法。根據(jù)示范實施例，一種用于制造集成電路的方法包括形成鰭式結(jié)構(gòu)覆蓋于半導(dǎo)體基板上。每個鰭式結(jié)構(gòu)包括通道材料并且從第一末端到第二末端朝縱向延伸。該方法使用STI區(qū)域作為用于懸掛的鰭式結(jié)構(gòu)(suspended fin structure)的錨固材料。該方法包括凹陷(recessing)該錨固材料以形成鄰接該鰭式結(jié)構(gòu)的溝槽(trench),以及該錨固材料與每個鰭式結(jié)構(gòu)的該第一末端以及該第二末端維持接觸。該方法進(jìn)一步包括以不依賴柵極長度的蝕刻程序(etching process)于該半導(dǎo)體基板以及每個鰭式結(jié)構(gòu)的通道材料間形成空隙，其中，每個鰭式結(jié)構(gòu)的通道材料懸掛在該半導(dǎo)體基板上方。
[0006]提供用于制造集成電路以及具有隔離的通道區(qū)域的FinFET晶體管的方法。根據(jù)一個實施例，一種用于制造集成電路的方法包括形成鰭部覆蓋于半導(dǎo)體基板上，其中，該鰭部包括通道材料。該方法以不依賴柵極長度的犧牲蝕刻程序于該通道材料以及該半導(dǎo)體基板間形成空隙，以隔離該通道材料。該方法進(jìn)一步包括在形成該空隙后，形成覆蓋在該鰭部上的柵極結(jié)構(gòu)。
[0007]根據(jù)另一實施例，提供用于制造集成電路的方法。用于制造集成電路的該方法包括形成鰭部覆蓋在半導(dǎo)體基板上。該鰭部包括具有側(cè)壁(sidewall)的犧牲層以及覆蓋在該犧牲層上的通道材料。該方法包括蝕刻通過該犧牲層的側(cè)壁以及于該通道材料以及該半導(dǎo)體基板間形成空隙于該鰭部中。進(jìn)一步來說，該方法包括沉積介電材料于該空隙，以產(chǎn)生于該通道材料下的絕緣區(qū)塊。

【專利附圖】

【附圖說明】
[0008]以下將配合所附圖式描述用于制造集成電路以及具有通道區(qū)域隔離的FinFET的方法的實施例，其中，相同的元件符號表示相同的元件，以及其中:
[0009]圖1-11為根據(jù)范例實施例圖示集成電路的一部分以及用于制造該集成電路的方法，其中:
[0010]圖1、圖2、圖4-圖9以及圖11為以剖面圖圖示該集成電路的一部分以及圖1-圖11的方法的步驟；
[0011]圖3為圖2的集成電路中繪示該鰭式結(jié)構(gòu)的末端的部分的俯視圖；以及
[0012]圖10為圖8的集成電路中繪示該鰭式結(jié)構(gòu)的通道區(qū)域的支撐的部分的俯視圖；以及
[0013]圖12-圖13以及圖14-圖15為以剖面圖圖示用于形成柵極結(jié)構(gòu)在圖9以及圖10的集成電路的該部分上方的程序的兩個實施例。
[0014]符號說明
[0015]100 集成電路
[0016]102 半導(dǎo)體基板
[0017]104 上表面
[0018]106 犧牲層
[0019]108 通道材料
[0020]110 遮罩
[0021]116 鰭式結(jié)構(gòu)
[0022]118 溝槽
[0023]120側(cè)壁
[0024]124縱軸
[0025]126第一末端
[0026]128 第二末端
[0027]132介電材料
[0028]134 選定部分
[0029]136非選定部分
[0030]140遮罩層
[0031]142間隙
[0032]150介電材料
[0033]156溝槽
[0034]158表面
[0035]160雙頭箭號
[0036]166側(cè)壁
[0037]170空隙
[0038]176介電材料
[0039]180隔離區(qū)塊
[0040]182溝槽
[0041]183溝槽
[0042]184降低表面
[0043]185降低表面
[0044]190柵極結(jié)構(gòu)
[0045]192柵極蓋
[0046]194部分。

【具體實施方式】
[0047]下列實施方式在本質(zhì)上僅為示范，并非意圖限制此處所請求保護(hù)的用于制造集成電路的方法。此外，也無意圖受到先前所述的【技術(shù)領(lǐng)域】、【背景技術(shù)】或是
【發(fā)明內(nèi)容】
或是下列實施方式中所提出的任何表現(xiàn)或隱含的理論所限制。
[0048]根據(jù)本文的各種實施例，提供用于制造具有隔離通道區(qū)域的FinFET結(jié)構(gòu)的集成電路的方法。大致上，下列實施例涉及形成包括例如是FinFET或是其他非平面晶體管的鰭式結(jié)構(gòu)的集成電路。于習(xí)知的FinFET程序中，鰭式結(jié)構(gòu)從半導(dǎo)體基板形成并形成于該半導(dǎo)體基板上方。習(xí)知FinFET通常會發(fā)生源極至漏極漏電流或是擊穿漏電流。環(huán)形或是擊穿植入物形成作為鄰近或位于該通道區(qū)域下的反摻雜區(qū)域，用以最小化源極至漏極漏電流。然而，這類植入物的成形通常導(dǎo)致通道區(qū)域的不良摻雜其他傷害。進(jìn)一步來說，對于極短通道裝置(例如是具有小于20納米的通道長度的裝置)而言，這些植入物通常不足以抑制源極至漏極漏電流。
[0049]相較之下，本文所描述的用于制造集成電路的方法藉由隔離未摻雜的主動鰭式通道區(qū)域而抑制源極至漏極漏電流。本文所描述的該方法在柵極結(jié)構(gòu)形成在該通道區(qū)域上方前在鰭式通道區(qū)域下形成空隙。因此，該空隙形成程序并不依賴柵極長度，也就是，對于所有裝置都相同而無關(guān)柵極長度。更進(jìn)一步，本文所描述的方法提供藉由蝕刻來自鰭式結(jié)構(gòu)的面部(而非鰭式結(jié)構(gòu)的端部)的通道區(qū)域下方的犧牲材料而在鰭式通道區(qū)域下形成空隙。此特殊的策略有助于使鰭式結(jié)構(gòu)具有相同的寬度以及不同的長度，因為它對于所有鰭部提供相同的蝕刻時間。進(jìn)一步來說，此方法提供對于空隙使用介電材料的改進(jìn)填充，用以隔離該通道區(qū)域。范例方法在形成柵極結(jié)構(gòu)(例如是犧牲或偽(dummy)柵極)于鰭式結(jié)構(gòu)上方前形成位于鰭式通道區(qū)域下的空隙。
[0050]圖1-11為根據(jù)本文的各種實施例相繼地圖示用于制造具有擁有隔離通道區(qū)域的FinFET結(jié)構(gòu)的集成電路的方法。圖示為半圖解式(sem1-diagrammatic)并且不按比例(scale)，特別是，圖中某些尺寸為了圖示清楚而加以夸大。同樣，盡管附圖中的視圖為了方便描述而大致以相同的方向圖示，但仍以任意的方式描繪附圖。大致上，可用任何方位操作集成電路。于設(shè)計中的各種步驟以及集成電路的元件為眾所皆知，因此，為了簡潔起見，許多習(xí)知步驟將于本文中僅簡短的提起或完全省略，不提供眾所皆知的程序細(xì)節(jié)。進(jìn)一步來說，應(yīng)注意的是，集成電路包括多種數(shù)量的元件，并且圖中所顯示的單一元件可能為多個元件的代表。
[0051]回到圖1，于范例實施例中，制造集成電路100的程序從提供半導(dǎo)體基板102開始。范例半導(dǎo)體基板102為如常用于半導(dǎo)體工業(yè)中的硅材料，例如是相對的純硅以及混合其他元素(鍺、碳等等)的娃?；蛘撸摪雽?dǎo)體材料可為鍺、砷化鎵或同等物。進(jìn)一步來說，半導(dǎo)體基板102可視需要地包括外延層(epitaxial layer) (epi layer)。半導(dǎo)體基板102具有上表面104。
[0052]犧牲層(sacrificial layer) 106根據(jù)已知程序形成覆蓋于半導(dǎo)體基板102的上表面104上。本文所使用的“覆蓋…上”(overlying)意指“在…上”(on)以及“在…上方”(over)。在這方面，犧牲層106可直接位于上表面104上，使得該犧牲層106與該上表面104實際接觸，或者犧牲層106可位于上表面104上方，使得另一材料層，舉例來說，另一半導(dǎo)體材料層，插設(shè)于該上表面104予該犧牲層106間。于范例實施例中，犧牲層106為娃鍺(SiGe)并且在上表面104上外延成長大約5納米(nm)到大約30納米(nm)的厚度。如果犧牲層106與半導(dǎo)體基板102間(例如是介于SiGe與硅間)有晶格失配(latticemismatch)的話,犧牲層106可形成作為應(yīng)變層(strained layer)。
[0053]通道材料108形成覆蓋在犧牲層106上。通道材料108可從任何適用于通道的材料形成。于示范的實施例中，該通道材料為在犧牲層106上外延成長大約20 nm到大約40 nm(例如是大約30 nm)的厚度的硅。如圖所示，遮罩(mask) 110 (例如是光阻劑(photoresist))沉積在通道材料108上方并且被圖案化(patterned)?？墒褂酶冗M(jìn)的技術(shù)(例如是側(cè)壁影像轉(zhuǎn)移)以達(dá)成次10 nm (sub-10 nm)鰭部寬度并且向下至35 nm鰭部間距。
[0054]圖2和圖3所圖示的是在執(zhí)行干蝕刻程序(dry etch process)以形成鰭式結(jié)構(gòu)116后部分完成的集成電路100。在轄式結(jié)構(gòu)116形成后,移除遮罩110。如圖所不，該轄式結(jié)構(gòu)116藉由蝕刻溝槽118通過通道材料108、通過犧牲層106以及進(jìn)入半導(dǎo)體基板102中而形成，通道材料108、犧牲層106以及半導(dǎo)體基板102標(biāo)記于圖1中。鰭式結(jié)構(gòu)116形成有實質(zhì)平行的側(cè)壁120。如圖3所示，鰭式結(jié)構(gòu)116朝縱軸124的方向延伸，使得范例的側(cè)壁120實質(zhì)平行于縱軸124。進(jìn)一步來說，每個鰭式結(jié)構(gòu)116形成有第一末端126以及第二末端128。
[0055]如圖4所示，介電材料132沉積在部分完成的集成電路100上方以填充溝槽118。介電材料132可藉由高深寬比程序(high aspect rat1 process) (HARP)沉積。明確地說，介電材料132可為藉由化學(xué)氣象沉積(chemical vapor deposit1n) (CVD)程序的方式沉積的氧化物，具有大于7:1高深寬比的間隙填充(gap-fill)能力。介電材料132通常被沉積以形成覆蓋在鰭式結(jié)構(gòu)116的上表面上的覆蓋層(overburden)?？蓤?zhí)行平坦化程序，例如是化學(xué)機(jī)械平坦化(CMP)，以移除鰭式結(jié)構(gòu)116之上的全部材料。
[0056]鰭式結(jié)構(gòu)116包括鰭式結(jié)構(gòu)116的選定部分134以及鰭式結(jié)構(gòu)116的非選定部分136。于制造過程中，轄式結(jié)構(gòu)116的選定部分134意在完成后存在于該集成電路中，而轄式結(jié)構(gòu)116的非選定部分136則在制造過程期間被移除。如圖5所示，遮罩層140 (例如是氮化硅硬遮罩)在介電質(zhì)132以及鰭式結(jié)構(gòu)116上方沉積及圖案化。遮罩層140覆蓋鰭式結(jié)構(gòu)116的選定部分134并且暴露鰭式結(jié)構(gòu)116的非選定部分136。遮罩層140就位后執(zhí)行非等向性(anisotropic)蝕刻以移除鰭式結(jié)構(gòu)116的非選定部分136。由于該蝕刻所產(chǎn)生的結(jié)果，間隙(gap) 142形成并暴露半導(dǎo)體基板102。
[0057]請參閱圖6，遮罩層140余留在局部完成的集成電路100上方并且以介電材料150 (舉例來說，例如是氧化硅)填充間隙142，此將形成淺溝槽隔離(STI)。當(dāng)形成該STI時，介電材料150已存在于該集成電路制造過程。除了形成該STI外，介電材料150將在之后被用作為鰭式結(jié)構(gòu)116在處理過程中的錨固材料(anchoring material)。于范例的實施例中，介電材料150為與介電材料132相同的材料。介電材料150可藉由包覆沉積(blanketdeposit1n)程序沉積，并且在遮罩層140之上形成覆蓋層部分。該覆蓋層部分可由CMP來移除。圖7中，圖示的是在遮罩層140經(jīng)過選擇性地移除而暴露介電材料132的上端以及鰭式結(jié)構(gòu)116的選定部分134中的鰭式結(jié)構(gòu)116的上端后，局部完成的集成電路100。
[0058]圖8圖示在同時凹陷介電材料132以及150以形成鄰接鰭式結(jié)構(gòu)116的選定部分134中的鰭式結(jié)構(gòu)116的溝槽156后，局部完成的集成電路100。進(jìn)一步來說，介電材料150的凹陷表面158于犧牲層106之上形成于選定的高度，由雙頭箭號160所表示。如圖所示，溝槽156曝露犧牲層106的側(cè)壁166。
[0059]于圖9和圖10中，犧牲層106被選擇性地移除以于每個鰭狀結(jié)構(gòu)116中的主動通道材料108與半導(dǎo)體基板102間形成空隙170。選擇性蝕刻劑接觸并蝕刻犧牲層106的暴露側(cè)壁。因為鰭式結(jié)構(gòu)116有相同的寬度，所以無論是否鰭式結(jié)構(gòu)116具有多種長度，犧牲層106具有相同的寬度并且藉由暴露至該蝕刻劑于相同一致的持續(xù)時間而被完全移除。于范例的實施例中，犧牲層106為硅鍺并且該選擇性蝕刻劑為HCL。如圖10所示，每個鰭式結(jié)構(gòu)116于每個末端126及128與介電材料150接觸并且被介電材料150支撐或被錨固。因此，空隙170可形成在通道材料108下方，而不會危害通道材料108的結(jié)構(gòu)完整性。主動通道材料108在該STI絕緣材料150內(nèi)形成懸橋件(suspended bridge)。
[0060]于圖11中，介于通道材料108以及半導(dǎo)體基板102間的空隙170以介電材料176填充。如圖所示，介電材料176保形地(conformally)沉積以填充溝槽156以及空隙170。于范例實施例中，介電材料176為與介電材料132以及150相同的材料，例如是氧化硅。介電材料176可沉積以在由CMP平坦化的鰭式結(jié)構(gòu)116之上形成覆蓋層部分。
[0061]圖12及圖13圖示范例的實施例用于形成柵極結(jié)構(gòu)(例如是犧牲或偽柵極結(jié)構(gòu))在局部完成的集成電路100上方。在圖12，執(zhí)行等向性(isotropic)凹陷程序以形成介于鰭式結(jié)構(gòu)116的通道材料108間的溝槽182。如圖所示，介電材料150以及176被蝕刻以形成降低表面184。降低表面184接觸通道材料108并且位于隔離區(qū)塊180之上，隔離區(qū)塊180介于通道材料108以及半導(dǎo)體基板102間。于圖13，柵極結(jié)構(gòu)190形成于集成電路100上方。具體而言，柵極結(jié)構(gòu)190形成在通道材料108的暴露部分上，以及在介電材料150以及176的降低表面184上。柵極結(jié)構(gòu)190可包括位于通道材料108和降低表面184上的柵極介電層以及位于該柵極介電層上的犧牲柵極材料，例如是多晶硅。進(jìn)一步來說，柵極蓋(cap) 192可形成在柵極結(jié)構(gòu)190上方。進(jìn)一步來說，圖13的集成電路100的習(xí)知程序可包括間隔物(spacer)形成、源極/漏極形成、置換柵極(replacement gate)形成、接觸件形成，以及金屬化。
[0062]圖14和圖15圖示另外的范例實施例，用于形成柵極結(jié)構(gòu)(例如是犧牲或偽柵極結(jié)構(gòu))在局部完成的集成電路100上方。于圖14，執(zhí)行等向性凹陷程序以形成介于鰭式結(jié)構(gòu)116的通道材料108間的溝槽183。如圖所示，介電材料150以及170被蝕刻以形成降低表面185。該等向性蝕刻可降低通道材料108在降低表面185上方的高度變異性(variability)。降低表面185接觸并且停止于形成在介于通道材料108以及半導(dǎo)體基板102間的隔離區(qū)塊180。因此，暴露出隔離區(qū)塊180的部分194。于圖15，柵極結(jié)構(gòu)190形成在集成電路100上方。具體而言，柵極結(jié)構(gòu)190形成在通道材料108上、在介電材料150及170的降低表面185上以及在隔離區(qū)塊180的暴露部分上。柵極結(jié)構(gòu)190可包括位于通道材料180、降低表面185以及隔離區(qū)塊180的曝露部分194上的柵極介電層以及位于該柵極介電層上的犧牲柵極結(jié)構(gòu)，例如是多晶硅。進(jìn)一步來說，柵極蓋192可形成在柵極結(jié)構(gòu)190上方。進(jìn)一步來說，圖13的集成電路100的習(xí)知程序可包括間隔物形成、源極/漏極形成、置換柵極形成、接觸件形成以及金屬化。
[0063]如上文所描述，用于根據(jù)各種實施例制造集成電路的方法提供用于將鰭式結(jié)構(gòu)中的通道區(qū)域下方的半導(dǎo)體材料隔離。因此，抑制了源極至漏極漏電流并且改進(jìn)了晶體管效能。進(jìn)一步來說，本文所描述的方法促進(jìn)通道區(qū)域下方的犧牲層的移除，以形成空隙，并且藉由沿著鰭式結(jié)構(gòu)的側(cè)壁(而非鰭式結(jié)構(gòu)的末端)形成的溝槽提供進(jìn)出(access)，以絕緣材料填充該空隙。該方法在形成空隙的時候會影響(leverages)形成STI的介電材料的使用，其用以錨固并懸掛(suspend)通道區(qū)域。不同于習(xí)知SON的方法，本文描述的方法在柵極結(jié)構(gòu)形成覆蓋在鰭式結(jié)構(gòu)上前，藉由形成絕緣材料于通道區(qū)域與半導(dǎo)體基板間，從而允許沿著側(cè)壁進(jìn)出。藉由提供進(jìn)出至覆蓋在通道區(qū)域上的該材料，通過該鰭狀結(jié)構(gòu)的邊緣，本文所描述的方法可執(zhí)行在不同長度的鰭式結(jié)構(gòu)，也就是說，該方法不依賴鰭部長度。
[0064]簡短的概括，本文所描述應(yīng)用于制造集成電路的方法，導(dǎo)致改進(jìn)了集成電路的效能，藉由降低源極至漏極漏電流。當(dāng)至少一范例實施例出現(xiàn)于前文的細(xì)節(jié)描述，應(yīng)了解到有大量的變化存在。也應(yīng)了解到，無論如何，該范例的實施例或是本文描述的實施例不旨在于限制該權(quán)利要求標(biāo)的物的范圍、應(yīng)用或是配置(configurat1n)。反之，前文的細(xì)節(jié)描述將提供本領(lǐng)域的技術(shù)人士一個方便的道路地圖，以用于實行所描述的實施例。應(yīng)理解到，可將元件的功能或布置做不同的變化在不悖離權(quán)利要求書界定的范圍下，其中包括已知的同等物以及可預(yù)見的同等物在提交本專利申請的時候。
【權(quán)利要求】
1.一種用于制造鰭式場效晶體管FinFET晶體管的方法，該方法包括: 形成鰭式結(jié)構(gòu)覆蓋在半導(dǎo)體基板上，其中，每個鰭式結(jié)構(gòu)包括通道材料，并且從第一末端到第二末端朝縱向延伸； 沉積錨固材料在該鰭式結(jié)構(gòu)上方； 凹陷該錨固材料以形成鄰接該鰭式結(jié)構(gòu)的溝槽，其中，該錨固材料維持與每個鰭式結(jié)構(gòu)的該第一末端和該第二末端接觸；以及 以不依賴柵極長度的蝕刻程序在該半導(dǎo)體基板及每個鰭式結(jié)構(gòu)的該通道材料間形成空隙，其中，每個鰭式結(jié)構(gòu)的該通道材料懸掛在該半導(dǎo)體基板上方。
2.根據(jù)權(quán)利要求1所述的方法，進(jìn)一步包括在該半導(dǎo)體基板與每個鰭式結(jié)構(gòu)的該通道材料間形成該空隙后，形成犧牲柵極覆蓋在該鰭式結(jié)構(gòu)上。
3.根據(jù)權(quán)利要求1所述的方法，其中，形成鰭式結(jié)構(gòu)覆蓋在半導(dǎo)體基板上包括: 沉積犧牲層在該半導(dǎo)體基板上方； 沉積該通道材料在該犧牲層上方；以及 蝕刻該通道材料以及該犧牲層以形成該鰭式結(jié)構(gòu)；以及 其中，在該半導(dǎo)體基板以及每個鰭式結(jié)構(gòu)的該通道材料間形成空隙包括移除于每個鰭式結(jié)構(gòu)中的該犧牲層。
4.根據(jù)權(quán)利要求1所述的方法，進(jìn)一步包括沉積介電材料于該空隙中，以在每個鰭式結(jié)構(gòu)中產(chǎn)生位于該通道材料下方的隔離區(qū)塊。
5.一種用于制造集成電路的方法，該方法包括: 形成鰭式結(jié)構(gòu)覆蓋在半導(dǎo)體基板上，其中，該鰭式結(jié)構(gòu)包括通道材料； 以不依賴柵極長度的蝕刻程序于該通道材料與該半導(dǎo)體基板間形成空隙，以隔離該通道材料；以及 在形成該空隙后，形成柵極結(jié)構(gòu)覆蓋在該鰭式結(jié)構(gòu)上。
6.根據(jù)權(quán)利要求5所述的方法，進(jìn)一步包括于形成該柵極結(jié)構(gòu)前以介電材料填充該空隙，以產(chǎn)生位于該通道材料下方的隔離區(qū)塊。
7.根據(jù)權(quán)利要求5所述的方法，其中，形成鰭式結(jié)構(gòu)覆蓋在半導(dǎo)體基板上包括形成具有第一末端及第二末端的該鰭式結(jié)構(gòu)，以及其中，該方法進(jìn)一步包括: 在形成該空隙前沉積錨固材料于該鰭式結(jié)構(gòu)周圍；以及 在形成該空隙后，以該錨固材料支撐該第一末端以及該第二末端。
8.根據(jù)權(quán)利要求5所述的方法，其中，形成鰭式結(jié)構(gòu)覆蓋在半導(dǎo)體基板上包括: 沉積犧牲層在該半導(dǎo)體基板上方； 沉積該通道材料在該犧牲層上方；以及 蝕刻該通道材料以及犧牲層以形成該鰭式結(jié)構(gòu)。
9.根據(jù)權(quán)利要求5所述的方法，其中，形成鰭式結(jié)構(gòu)覆蓋在半導(dǎo)體基板上包括: 沉積犧牲層在該半導(dǎo)體基板上方； 沉積該通道材料在該犧牲層上方；以及 蝕刻該通道材料以及犧牲層以形成該鰭式結(jié)構(gòu)； 其中，于該通道材料以及該半導(dǎo)體基板間形成空隙包括移除該犧牲層。
10.根據(jù)權(quán)利要求5所述的方法，其中，形成鰭式結(jié)構(gòu)包括蝕刻出鄰接該鰭式結(jié)構(gòu)的溝槽，以及其中，該方法進(jìn)一步包括在形成該柵極結(jié)構(gòu)前，以介電材料填充該空隙以及該溝槽。
11.一種用于制造集成電路的方法，該方法包括: 形成鰭式結(jié)構(gòu)覆蓋在半導(dǎo)體基板上，其中，該鰭式結(jié)構(gòu)包括具有側(cè)壁的犧牲層以及覆蓋在該犧牲層上的通道材料； 蝕刻通過該犧牲層的該側(cè)壁，并且于該通道材料以及該半導(dǎo)體基板間形成位于該鰭式結(jié)構(gòu)中的空隙；以及 沉積介電材料于該空隙中，以產(chǎn)生位于該通道材料下方的隔離區(qū)塊。
12.根據(jù)權(quán)利要求11所述的方法，進(jìn)一步包括形成犧牲柵極覆蓋在該鰭式結(jié)構(gòu)上。
13.根據(jù)權(quán)利要求11所述的方法，進(jìn)一步包括在沉積該介電材料于該空隙中以產(chǎn)生位于該通道材料下方的該隔離區(qū)塊后，形成犧牲柵極覆蓋在該鰭式結(jié)構(gòu)上。
14.根據(jù)權(quán)利要求11所述的方法，其中，形成鰭式結(jié)構(gòu)覆蓋在半導(dǎo)體基板上包括: 外延成長該犧牲層在該半導(dǎo)體基板上方，其中，該犧牲層為硅鍺； 外延成長該通道材料在該犧牲層上方，其中，該通道材料為硅；以及蝕刻溝槽至該通道材料以及該犧牲層中，以形成該鰭式結(jié)構(gòu)；以及其中，沉積介電材料于該空隙中包括沉積氧化物于該空隙中。
15.根據(jù)權(quán)利要求11所述的方法，其中，形成鰭式結(jié)構(gòu)覆蓋在半導(dǎo)體基板上包括形成從第一末端至第二末端沿著縱向延伸的鰭式結(jié)構(gòu)，以及其中，該方法進(jìn)一步包括在蝕刻通過該犧牲層的該側(cè)壁并且于該通道材料以及該半導(dǎo)體基板間形成位于該鰭式結(jié)構(gòu)中的空隙時，支撐該鰭式結(jié)構(gòu)于該第一末端以及該第二末端。
16.根據(jù)權(quán)利要求11所述的方法，其中，形成鰭式結(jié)構(gòu)覆蓋在半導(dǎo)體基板上包括蝕刻出鄰接該鰭式結(jié)構(gòu)的溝槽，其中，該方法進(jìn)一步包括: 以錨固材料填充該溝槽；以及 在蝕刻通過該犧牲層的該側(cè)壁前，凹陷鄰接該鰭式結(jié)構(gòu)的該錨固材料，以暴露該犧牲層的該側(cè)壁。
17.根據(jù)權(quán)利要求11所述的方法，其中，形成鰭式結(jié)構(gòu)覆蓋在半導(dǎo)體基板上包括蝕刻出鄰接該鰭式結(jié)構(gòu)的溝槽，其中，該方法進(jìn)一步包括: 以錨固材料填充該溝槽；以及 在蝕刻通過該犧牲層的該側(cè)壁前，凹陷鄰接該鰭式結(jié)構(gòu)的該錨固材料，以形成暴露該犧牲層的該側(cè)壁的溝槽；其中， 沉積介電質(zhì)材料于該空隙中以產(chǎn)生位于該通道材料下方的隔離區(qū)塊包括沉積該介電材料于該溝槽以及該空隙中。
18.根據(jù)權(quán)利要求11所述的方法，其中: 形成鰭式結(jié)構(gòu)覆蓋在半導(dǎo)體基板上包括形成鰭式結(jié)構(gòu)覆蓋在該半導(dǎo)體基板上，其中，每個鰭式結(jié)構(gòu)包括具有側(cè)壁的犧牲層以及覆蓋在該犧牲層上的通道材料； 蝕刻通過該犧牲層的該側(cè)壁包括于每個鰭式結(jié)構(gòu)中蝕刻通過該犧牲層的該側(cè)壁，以及于每個鰭式結(jié)構(gòu)中形成介于該通道材料以及該半導(dǎo)體基板間的空隙；以及 沉積介電材料于該空隙中包括沉積介電材料于每個鰭式結(jié)構(gòu)的該空隙中，以于每個鰭式結(jié)構(gòu)中產(chǎn)生位于該通道材料下方的隔離區(qū)塊。
19.根據(jù)權(quán)利要求11所述的方法，其中: 形成鰭式結(jié)構(gòu)覆蓋在半導(dǎo)體基板上包括形成選定鰭式結(jié)構(gòu)以及非選定鰭式結(jié)構(gòu)覆蓋在該半導(dǎo)體基板上，其中，每個鰭式結(jié)構(gòu)包括具有側(cè)壁的犧牲層以及覆蓋在該犧牲層上的通道材料； 該方法進(jìn)一步包括移除該非選定鰭式結(jié)構(gòu)； 其中，蝕刻通過該犧牲層的該側(cè)壁包括于每個選定鰭式結(jié)構(gòu)中蝕刻通過該犧牲層的該側(cè)壁，以及于每個選定鰭式結(jié)構(gòu)中形成介于該通道材料以及該半導(dǎo)體基板間的空隙；以及其中，沉積介電材料于該空隙中包括在每個選定鰭式結(jié)構(gòu)中沉積介電材料于該空隙中，以在每個選定鰭式結(jié)構(gòu)中產(chǎn)生位于該通道材料下方的隔離區(qū)塊。
20.根據(jù)權(quán)利要求11所述的方法，其中，形成鰭式結(jié)構(gòu)覆蓋在半導(dǎo)體基板上包括形成選定鰭式結(jié)構(gòu)以及非選定鰭式結(jié)構(gòu)覆蓋在該半導(dǎo)體基板上，其中，每個鰭式結(jié)構(gòu)包括具有側(cè)壁的犧牲層以及覆蓋在該犧牲層上的通道材料，以及其中，該方法進(jìn)一步包括: 沉積錨固材料鄰接每個鰭式結(jié)構(gòu)； 移除該非選定鰭式結(jié)構(gòu)以及介于該非選定鰭式結(jié)構(gòu)之間的該錨固材料以形成間隙；以及 沉積絕緣材料于該間隙中。
【文檔編號】H01L21/336GK104425284SQ201410415235
【公開日】2015年3月18日 申請日期:2014年8月21日 優(yōu)先權(quán)日:2013年8月21日
【發(fā)明者】M·K·阿卡瓦爾達(dá), A·P·雅各布 申請人:格羅方德半導(dǎo)體公司