一種soi esd兩級(jí)保護(hù)網(wǎng)絡(luò)的制作方法
【專利摘要】本發(fā)明提供一種SOI ESD兩級(jí)保護(hù)網(wǎng)絡(luò)，包括：第一級(jí)保護(hù)網(wǎng)絡(luò)，由第一二極管及第二二極管組成；第二級(jí)保護(hù)網(wǎng)絡(luò)，包括PMOS晶體管、外接電阻、緩沖電阻和硅控整流器，其中，所述緩沖電阻的第一端接保護(hù)網(wǎng)絡(luò)的輸入端，第二端接所述硅控整流器的P型層及N阱區(qū)，并作為保護(hù)網(wǎng)絡(luò)的輸出端，所述PMOS晶體管的柵端和體端接電源線，源端接保護(hù)網(wǎng)絡(luò)的輸入端，漏端接所述外接電阻的第一端，并與所述硅控整流器的P阱區(qū)連接，所述外接電阻的第二端接地線，所述硅控整流器的N型層接地線。本項(xiàng)發(fā)明的SOI硅控整流器采用動(dòng)態(tài)觸發(fā)的原理，可以大大提高二級(jí)保護(hù)的反應(yīng)速度，并大大降低內(nèi)部電路柵擊穿的可能性。
【專利說明】—種SOI ESD兩級(jí)保護(hù)網(wǎng)絡(luò)

【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于集成電路設(shè)計(jì)領(lǐng)域，特別是涉及一種SOI ESD兩級(jí)保護(hù)網(wǎng)絡(luò)。

【背景技術(shù)】
[0002]絕緣體上硅(SOI)是二十一世紀(jì)的硅集成電路技術(shù)。SOI的大規(guī)模商用始于上世紀(jì)90年代末。1998年，IBM采用SOI技術(shù)在高速、低功耗、高可靠微電子主流產(chǎn)品上獲得了突破。IBM于1999年進(jìn)行了 SOI邏輯器件的規(guī)模化生產(chǎn)，并達(dá)到體硅器件的成品率。2002年IBM用SOI技術(shù)推出了新型5AS/400服務(wù)器系列，它比同期機(jī)型的速度幾乎快出4倍。另夕卜，IBM公司還于2000年10月宣布了其歷史上最大的一筆投資，斥資50億美元進(jìn)行先進(jìn)芯片技術(shù)的規(guī)?；a(chǎn)，其中之一為SOI技術(shù)。隨著IBM公司取得成功，其他公司也紛紛跟進(jìn)，2001-2002年間，引領(lǐng)世界半導(dǎo)體發(fā)展的幾家公司如AMD、SONY、TOSHIBA等公司也進(jìn)入了 SOI領(lǐng)域，使得未來SOI的市場(chǎng)更加被看好，SOI技術(shù)真正進(jìn)入產(chǎn)業(yè)領(lǐng)域。
[0003]現(xiàn)有的CMOS電路為了達(dá)到較低的功耗、較高的速度和集成度、較好的抗輻射性能等而采用SOI襯底。對(duì)于SOI電路來說，靜電放電(ESD)保護(hù)面臨著新的挑戰(zhàn)。首先，SOI器件與體硅器件在結(jié)構(gòu)上的區(qū)別導(dǎo)致了兩者在ESD保護(hù)能力和保護(hù)電路設(shè)計(jì)上有很大的差別:由于薄硅膜厚度的限制及沒有襯底/漏PN結(jié)，同等表面面積的SOI器件的PN結(jié)面積遠(yuǎn)小于體硅器件PN結(jié)面積。這樣，SOI MOSFET的漏體結(jié)和三極管的cb結(jié)在ESD過程中就要承受更高的ESD電流密度，使功率密度更高，更容易在ESD過程中損壞；其次，由于SOl埋氧層的Si02的熱導(dǎo)率只有Si的1/100，且器件之間完全被Si02隔離，當(dāng)安培級(jí)的電流流經(jīng)ESD器件，器件會(huì)被迅速加熱到硅晶熔點(diǎn)，造成基于SOI的ESD器件永久性熱失效。
[0004]傳統(tǒng)SOI ESD輸入保護(hù)電路采用雙反相二極管一級(jí)保護(hù)結(jié)構(gòu)(二極管采用柵控二極管結(jié)構(gòu))，或采用雙反相二極管結(jié)合緩沖電阻和GGMOS器件的兩級(jí)輸入保護(hù)結(jié)構(gòu)。然而，在傳統(tǒng)的兩級(jí)輸入保護(hù)結(jié)構(gòu)中，由于GGMOS等二級(jí)保護(hù)器件通常是靜態(tài)擊穿，擊穿電壓較高，反應(yīng)速度較慢。
[0005]鑒于以上所述，提供一種提高SOI電路的抗ESD保護(hù)能力及反應(yīng)速度的保護(hù)網(wǎng)絡(luò)實(shí)屬必要。


【發(fā)明內(nèi)容】

[0006]鑒于以上所述現(xiàn)有技術(shù)的缺點(diǎn)，本發(fā)明的目的在于提供一種SOI ESD兩級(jí)保護(hù)網(wǎng)絡(luò)，用于解決現(xiàn)有技術(shù)中保護(hù)網(wǎng)絡(luò)的保護(hù)能力較弱，反應(yīng)速度較慢的問題。
[0007]為實(shí)現(xiàn)上述目的及其他相關(guān)目的，本發(fā)明提供一種SOI ESD兩級(jí)保護(hù)網(wǎng)絡(luò)，包括:
[0008]第一級(jí)保護(hù)網(wǎng)絡(luò)，包括第一二極管及第二二極管，所述第一二極管的陽極與第二二極管的陰極相連，作為保護(hù)網(wǎng)絡(luò)的輸入端，所述第一二極管的陰極接電源線，所述第二二極管的陽極接地線；
[0009]第二級(jí)保護(hù)網(wǎng)絡(luò)，包括PMOS晶體管、外接電阻、緩沖電阻和硅控整流器，所述硅控整流器包括依次相連的P型層、N阱區(qū)、P阱區(qū)及N型層，其中，所述緩沖電阻的第一端接保護(hù)網(wǎng)絡(luò)的輸入端，第二端接所述硅控整流器的P型層及N阱區(qū)，并作為保護(hù)網(wǎng)絡(luò)的輸出端，所述PMOS晶體管的柵端和體端接電源線，源端接保護(hù)網(wǎng)絡(luò)的輸入端，漏端接所述外接電阻的第一端，并與所述硅控整流器的P阱區(qū)連接，所述外接電阻的第二端接地線，所述硅控整流器的N型層接地線。
[0010]作為本發(fā)明SOI ESD兩級(jí)保護(hù)網(wǎng)絡(luò)的一種優(yōu)選方案，所述保護(hù)網(wǎng)絡(luò)的輸入端連接于ESD電流脈沖，所述保護(hù)網(wǎng)絡(luò)的輸出端連接于內(nèi)部電路的輸入端。
[0011]進(jìn)一步地，所述SOI ESD兩級(jí)保護(hù)網(wǎng)絡(luò)還包括輸出保護(hù)網(wǎng)絡(luò)，包括第三二極管及第四二極管，所述第三二極管的陽極與第四二極管的陰極相連，并連接內(nèi)部電路的輸出端。
[0012]作為本發(fā)明SOI ESD兩級(jí)保護(hù)網(wǎng)絡(luò)的一種優(yōu)選方案，還包括電源-地保護(hù)電路，連接于電源線及地線之間。
[0013]作為本發(fā)明SOI ESD兩級(jí)保護(hù)網(wǎng)絡(luò)的一種優(yōu)選方案，所述硅控整流器為基于SOI襯底的硅控整流器。
[0014]作為本發(fā)明SOI ESD兩級(jí)保護(hù)網(wǎng)絡(luò)的一種優(yōu)選方案，所述SOI ESD兩級(jí)保護(hù)網(wǎng)絡(luò)用于輸出保護(hù)，其中，所述保護(hù)網(wǎng)絡(luò)的輸入端連接于輸出壓焊點(diǎn)，所述保護(hù)網(wǎng)絡(luò)的輸出端連接于內(nèi)部電路的輸出端。
[0015]如上所述，本發(fā)明提供一種SOI ESD兩級(jí)保護(hù)網(wǎng)絡(luò)，包括:第一級(jí)保護(hù)網(wǎng)絡(luò)，包括第一二極管及第二二極管，所述第一二極管的陽極與第二二極管的陰極相連，作為保護(hù)網(wǎng)絡(luò)的輸入端，所述第一二極管的陰極接電源線，所述第二二極管的陽極接地線；第二級(jí)保護(hù)網(wǎng)絡(luò)，包括PMOS晶體管、外接電阻、緩沖電阻和硅控整流器，所述硅控整流器包括依次相連的P型層、N阱區(qū)、P阱區(qū)及N型層，其中，所述緩沖電阻的第一端接保護(hù)網(wǎng)絡(luò)的輸入端，第二端接所述硅控整流器的P型層及N阱區(qū)，并作為保護(hù)網(wǎng)絡(luò)的輸出端，所述PMOS晶體管的柵端和體端接電源線，源端接保護(hù)網(wǎng)絡(luò)的輸入端，漏端接所述外接電阻的第一端，并與所述硅控整流器的P阱區(qū)連接，所述外接電阻的第二端接地線，所述硅控整流器的N型層接地線。本項(xiàng)發(fā)明通過采用雙反相二極管結(jié)合緩沖電阻和SOI硅控整流器的兩級(jí)輸入保護(hù)結(jié)構(gòu)大大提高SOI電路的抗ESD保護(hù)能力；S0I硅控整流器采用動(dòng)態(tài)觸發(fā)的原理，大大提高二級(jí)保護(hù)的反應(yīng)速度，大大降低內(nèi)部電路柵擊穿的可能性；本項(xiàng)發(fā)明利用在ESD放電過程中在泄放通路中自然產(chǎn)生的電壓降來迅速導(dǎo)通PMOS晶體管，通過設(shè)計(jì)使在外部電阻上的電壓降大于SOISCR寄生NPN晶體管的基極-發(fā)射極結(jié)電壓，從而加快建立正反饋回路，提高第二級(jí)保護(hù)網(wǎng)絡(luò)的反應(yīng)速度。

【專利附圖】

【附圖說明】
[0016]圖1顯示為本發(fā)明的SOI ESD兩級(jí)保護(hù)網(wǎng)絡(luò)的中的基于SOI襯底的硅控整流器的版圖設(shè)計(jì)示意圖。
[0017]圖2顯示為本發(fā)明的SOI ESD兩級(jí)保護(hù)網(wǎng)絡(luò)的中的基于SOI襯底的硅控整流器的結(jié)構(gòu)示意圖，且為圖1中A-A’截面結(jié)構(gòu)示意圖。
[0018]圖3顯示為本發(fā)明的SOI ESD兩級(jí)保護(hù)網(wǎng)絡(luò)的結(jié)構(gòu)示意圖。
[0019]元件標(biāo)號(hào)說明
[0020]Dl 第一二極管
[0021]D2 第二二極管
[0022]PlPMOS 晶體管
[0023]Rb緩沖電阻
[0024]SCR硅控整流器
[0025]RpP阱區(qū)的寄生電阻
[0026]RnN阱區(qū)的寄生電阻
[0027]Re外接電阻
[0028]VDD電源線
[0029]GND地線
[0030]El輸入壓焊點(diǎn)
[0031]Fl輸出壓焊點(diǎn)
[0032]D3第三二極管
[0033]D4第四二極管

【具體實(shí)施方式】
[0034]以下通過特定的具體實(shí)例說明本發(fā)明的實(shí)施方式，本領(lǐng)域技術(shù)人員可由本說明書所揭露的內(nèi)容輕易地了解本發(fā)明的其他優(yōu)點(diǎn)與功效。本發(fā)明還可以通過另外不同的【具體實(shí)施方式】加以實(shí)施或應(yīng)用，本說明書中的各項(xiàng)細(xì)節(jié)也可以基于不同觀點(diǎn)與應(yīng)用，在沒有背離本發(fā)明的精神下進(jìn)行各種修飾或改變。
[0035]請(qǐng)參閱圖1?圖3。需要說明的是，本實(shí)施例中所提供的圖示僅以示意方式說明本發(fā)明的基本構(gòu)想，遂圖式中僅顯示與本發(fā)明中有關(guān)的組件而非按照實(shí)際實(shí)施時(shí)的組件數(shù)目、形狀及尺寸繪制，其實(shí)際實(shí)施時(shí)各組件的型態(tài)、數(shù)量及比例可為一種隨意的改變，且其組件布局型態(tài)也可能更為復(fù)雜。
[0036]如圖1?圖3所示，本發(fā)明提供一種SOI ESD兩級(jí)保護(hù)網(wǎng)絡(luò)，包括:
[0037]第一級(jí)保護(hù)網(wǎng)絡(luò)，包括第一二極管Dl及第二二極管D2，所述第一二極管Dl的陽極與第二二極管D2的陰極相連，作為保護(hù)網(wǎng)絡(luò)的輸入端，所述第一二極管Dl的陰極接電源線VDD，所述第二二極管D2的陽極接地線GND ；
[0038]第二級(jí)保護(hù)網(wǎng)絡(luò)，包括PMOS晶體管P1、外接電阻Re、緩沖電阻Rb和硅控整流器SCR，所述硅控整流器SCR包括依次相連的P型層、N阱區(qū)、P阱區(qū)及N型層，其中，所述緩沖電阻Rb的第一端接保護(hù)網(wǎng)絡(luò)的輸入端，第二端接所述硅控整流器SCR的P型層及N阱區(qū)，并作為保護(hù)網(wǎng)絡(luò)的輸出端，所述PMOS晶體管Pl的柵端和體端接電源線VDD，源端接保護(hù)網(wǎng)絡(luò)的輸入端，漏端接所述外接電阻Re的第一端，并與所述硅控整流器SCR的P阱區(qū)連接，所述外接電阻Re的第二端接地線GND，所述硅控整流器SCR的N型層接地線GND。
[0039]如圖1?圖2所示，作為示例，所述硅控整流器SCR為基于SOI襯底的硅控整流器。SOI器件由于不存在縱向PNPN結(jié)構(gòu)，因此SOI器件不存在天然的SCR (硅控整流器)結(jié)構(gòu)。因此，本發(fā)明采用的基于SOI襯底的硅控整流器(SCR)通常采用版圖設(shè)計(jì)方法實(shí)現(xiàn)，如圖1所示。如圖2所示，所述基于SOI襯底的硅控整流器的結(jié)構(gòu)，包括硅襯底、埋氧層、以及通過離子注入工藝形成于所述埋氧層表面的依次相連的P型層、N阱區(qū)、P阱區(qū)及N型層。
[0040]作為示例，如圖，3所示，所述SOI ESD兩級(jí)保護(hù)網(wǎng)絡(luò)應(yīng)用于SOI ESD輸入保護(hù)電路，其中，所述保護(hù)網(wǎng)絡(luò)的輸入端連接于ESD電流脈沖，一般來說，會(huì)將ESD電流脈沖輸入至輸入壓焊點(diǎn)E1，因此，會(huì)將所述保護(hù)網(wǎng)絡(luò)的輸入端連接于該輸入壓焊點(diǎn)E1，所述保護(hù)網(wǎng)絡(luò)的輸出端連接于內(nèi)部電路的輸入端。對(duì)于本實(shí)施例的應(yīng)用于SOI ESD輸出保護(hù)電路的兩級(jí)保護(hù)網(wǎng)絡(luò)，還在內(nèi)部電路的輸出端增加輸出保護(hù)網(wǎng)絡(luò)，該輸出保護(hù)網(wǎng)絡(luò)包括第三二極管D3及第四二極管D4，其中，所述第三二極管D3的陽極與第四二極管D4的陰極相連，并連接內(nèi)部電路的輸出端。
[0041]作為示例，所述第一二極管D1、第二二極管D2、第三二極管D3、第四二極管D4為SOI 二極管器件，通常采用柵控二極管的結(jié)構(gòu)。
[0042]另外，本實(shí)施例的SOI ESD兩級(jí)保護(hù)網(wǎng)絡(luò)通常配合全芯片ESD設(shè)計(jì)保護(hù)架構(gòu)來共同使用，即ESD兩級(jí)保護(hù)網(wǎng)絡(luò)中包含電源-地保護(hù)電路，該電源-地保護(hù)電路可采用RC觸發(fā)保護(hù)結(jié)構(gòu)或其它結(jié)構(gòu)的保護(hù)網(wǎng)絡(luò)，所述電源-地保護(hù)電路連接于電源線VDD及地線GND之間。
[0043]如圖3所示，本實(shí)施例的SOI ESD兩級(jí)保護(hù)網(wǎng)絡(luò)的工作原理如下:
[0044]一般來說，當(dāng)正向ESD脈沖出現(xiàn)在輸入壓焊點(diǎn)El時(shí)，主要的電流泄放通路如圖2中的虛線箭頭所示，正向電流脈沖會(huì)流過輸入保護(hù)端的第一二極管Dl以及電源-地保護(hù)電路來泄放大部分電流，如果ESD脈沖電流足夠大，會(huì)在電源線VDD和第一二極管Dl上產(chǎn)生很大的電壓降，如果該電壓降大于內(nèi)部電路柵的擊穿電壓，則內(nèi)部電路會(huì)在ESD事件中被擊穿損壞。
[0045]針對(duì)以上原理，本實(shí)施例的SOI ESD兩級(jí)保護(hù)網(wǎng)絡(luò)，當(dāng)正向ESD電流脈沖出現(xiàn)在輸入壓焊點(diǎn)時(shí)(節(jié)點(diǎn)A)，由于電流脈沖流經(jīng)第一二極管D1、電源線VDD和電源-地保護(hù)網(wǎng)絡(luò)時(shí)會(huì)在第一二極管Dl陽極和陰極間產(chǎn)生電壓降，此電壓降會(huì)將PMOS晶體管Pl晶體管迅速導(dǎo)通。PMOS晶體管Pl抽取的電流迅速流過外接電阻Re，當(dāng)外接電阻Re上產(chǎn)生的電壓降大于SOI硅控整流器寄生NPN三極管基極-發(fā)射極結(jié)導(dǎo)通電壓時(shí)，NPN三極管迅速導(dǎo)通，流過寄生NPN三極管的集電極電流會(huì)在N阱區(qū)的寄生電阻Rn (其中Rp為P阱區(qū)的寄生電阻，Rn為N阱區(qū)的寄生電阻)上產(chǎn)生電壓降，并會(huì)使寄生PNP三極管也迅速導(dǎo)通，進(jìn)而構(gòu)成PNP和NPN的正反饋網(wǎng)絡(luò)，從而SOI硅控整流器可以泄放大量電流，該電流流經(jīng)緩沖電阻Rb時(shí)，可以將B點(diǎn)的電壓鉗位在較低的水平，從而可以更好地保護(hù)內(nèi)部電路。
[0046]在正常工作時(shí)，由于節(jié)點(diǎn)B的電壓不會(huì)大于電源電壓VDD，所以SOI硅控整流器中的寄生PNP結(jié)構(gòu)不會(huì)導(dǎo)通，不會(huì)形成PNP和NPN的正反饋通路，從而不會(huì)影響電路的正常工作。
[0047]需要說明的是，本發(fā)明的SOI ESD兩級(jí)保護(hù)網(wǎng)絡(luò)同樣可以應(yīng)用于SOI ESD輸出保護(hù)電路的設(shè)計(jì)中，因此，并不限于本實(shí)施例所列舉的示例。當(dāng)所述SOI ESD兩級(jí)保護(hù)網(wǎng)絡(luò)用于輸出保護(hù)時(shí)，將所述保護(hù)網(wǎng)絡(luò)的輸入端連接于輸出壓焊點(diǎn)F1，所述保護(hù)網(wǎng)絡(luò)的輸出端連接于內(nèi)部電路的輸出端，即可實(shí)現(xiàn)輸出保護(hù)。
[0048]如上所述，本發(fā)明提供一種SOI ESD兩級(jí)保護(hù)網(wǎng)絡(luò)，包括:第一級(jí)保護(hù)網(wǎng)絡(luò)，包括第一二極管Dl及第二二極管D2，所述第一二極管Dl的陽極與第二二極管D2的陰極相連，作為保護(hù)網(wǎng)絡(luò)的輸入端，所述第一二極管Dl的陰極接電源線VDD，所述第二二極管D2的陽極接地線GND ;第二級(jí)保護(hù)網(wǎng)絡(luò)，包括PMOS晶體管P1、外接電阻Re、緩沖電阻Rb和硅控整流器SCR，所述硅控整流器SCR包括依次相連的P型層、N阱區(qū)、P阱區(qū)及N型層，其中，所述緩沖電阻Rb的第一端接保護(hù)網(wǎng)絡(luò)的輸入端，第二端接所述硅控整流器SCR的P型層及N阱區(qū)，并作為保護(hù)網(wǎng)絡(luò)的輸出端，所述PMOS晶體管Pl的柵端和體端接電源線VDD，源端接保護(hù)網(wǎng)絡(luò)的輸入端，漏端接所述外接電阻Re的第一端，并與所述硅控整流器SCR的P阱區(qū)連接，所述外接電阻Re的第二端接地線GND，所述硅控整流器SCR的N型層接地線GND。本項(xiàng)發(fā)明通過采用雙反相二極管結(jié)合緩沖電阻Rb和SOI SCR器件的兩級(jí)輸入保護(hù)結(jié)構(gòu)大大提高SOI電路的抗ESD保護(hù)能力；S0I SCR保護(hù)器件采用動(dòng)態(tài)觸發(fā)的原理，大大提高二級(jí)保護(hù)的反應(yīng)速度，大大降低內(nèi)部電路柵擊穿的可能性；本項(xiàng)發(fā)明利用在ESD放電過程中在泄放通路中自然產(chǎn)生的電壓降來迅速導(dǎo)通PMOS晶體管，通過設(shè)計(jì)使在外部電阻上的電壓降大于SOI SCR寄生NPN晶體管的基極-發(fā)射極結(jié)電壓，從而加快建立正反饋回路，提高第二級(jí)保護(hù)網(wǎng)絡(luò)的反應(yīng)速度。所以，本發(fā)明有效克服了現(xiàn)有技術(shù)中的種種缺點(diǎn)而具高度產(chǎn)業(yè)利用價(jià)值。
[0049]上述實(shí)施例僅例示性說明本發(fā)明的原理及其功效，而非用于限制本發(fā)明。任何熟悉此技術(shù)的人士皆可在不違背本發(fā)明的精神及范疇下，對(duì)上述實(shí)施例進(jìn)行修飾或改變。因此，舉凡所屬【技術(shù)領(lǐng)域】中具有通常知識(shí)者在未脫離本發(fā)明所揭示的精神與技術(shù)思想下所完成的一切等效修飾或改變，仍應(yīng)由本發(fā)明的權(quán)利要求所涵蓋。
【權(quán)利要求】
1.一種SOI ESD兩級(jí)保護(hù)網(wǎng)絡(luò)，其特征在于，包括: 第一級(jí)保護(hù)網(wǎng)絡(luò)，包括第一二極管及第二二極管，所述第一二極管的陽極與第二二極管的陰極相連，作為保護(hù)網(wǎng)絡(luò)的輸入端，所述第一二極管的陰極接電源線，所述第二二極管的陽極接地線； 第二級(jí)保護(hù)網(wǎng)絡(luò)，包括PMOS晶體管、外接電阻、緩沖電阻和硅控整流器，所述硅控整流器包括依次相連的P型層、N阱區(qū)、P阱區(qū)及N型層，其中，所述緩沖電阻的第一端接保護(hù)網(wǎng)絡(luò)的輸入端，第二端接所述硅控整流器的P型層及N阱區(qū)，并作為保護(hù)網(wǎng)絡(luò)的輸出端，所述PMOS晶體管的柵端和體端接電源線，源端接保護(hù)網(wǎng)絡(luò)的輸入端，漏端接所述外接電阻的第一端，并與所述硅控整流器的P阱區(qū)連接，所述外接電阻的第二端接地線，所述硅控整流器的N型層接地線。
2.根據(jù)權(quán)利要求1所述的SOIESD兩級(jí)保護(hù)網(wǎng)絡(luò)，其特征在于:所述保護(hù)網(wǎng)絡(luò)的輸入端連接于ESD電流脈沖，所述保護(hù)網(wǎng)絡(luò)的輸出端連接于內(nèi)部電路的輸入端。
3.根據(jù)權(quán)利要求2所述的SOIESD兩級(jí)保護(hù)網(wǎng)絡(luò)，其特征在于:還包括輸出保護(hù)網(wǎng)絡(luò)，包括第三二極管及第四二極管，所述第三二極管的陽極與第四二極管的陰極相連，并連接內(nèi)部電路的輸出端。
4.根據(jù)權(quán)利要求1所述的SOIESD兩級(jí)保護(hù)網(wǎng)絡(luò)，其特征在于:還包括電源-地保護(hù)電路，連接于電源線及地線之間。
5.根據(jù)權(quán)利要求1所述的SOIESD兩級(jí)保護(hù)網(wǎng)絡(luò)，其特征在于:所述硅控整流器為基于SOI襯底的硅控整流器。
6.根據(jù)權(quán)利要求1所述的SOIESD兩級(jí)保護(hù)網(wǎng)絡(luò)，其特征在于:所述SOI ESD兩級(jí)保護(hù)網(wǎng)絡(luò)用于輸出保護(hù)，其中，所述保護(hù)網(wǎng)絡(luò)的輸入端連接于輸出壓焊點(diǎn)，所述保護(hù)網(wǎng)絡(luò)的輸出端連接于內(nèi)部電路的輸出端。
【文檔編號(hào)】H01L27/06GK104465651SQ201410712386
【公開日】2015年3月25日 申請(qǐng)日期:2014年11月28日 優(yōu)先權(quán)日:2014年11月28日
【發(fā)明者】寧冰旭, 張正選, 胡志遠(yuǎn), 彭超, 樊雙, 鄒世昌 申請(qǐng)人:中國(guó)科學(xué)院上海微系統(tǒng)與信息技術(shù)研究所