一種半導體器件及制備方法
【專利摘要】本發(fā)明公開了一種半導體器件及制備方法，包括：提供一具有第一導電類型阱區(qū)的半導體襯底，在阱區(qū)之上形成有柵極結構，在柵極結構一側下方的阱區(qū)內形成第二導電類型的本體區(qū)；進行自對準離子注入，于所述第二導電類型本體區(qū)頂部形成一具有第一導電類型的摻雜區(qū)；在所述柵極結構的兩側制備側墻；分別進行第二導電類型重摻雜和第一導電類型重摻雜，在本體區(qū)頂部的第一導電類型的摻雜區(qū)中形成第二導電類型的體接觸區(qū)和第一導電類型的漏極接觸區(qū)。本發(fā)明使得LDMOS與低壓部分的nldd工藝相分開，使得LDMOS的性能與nldd不相關，工藝變得更加靈活性更具兼容性，而且也不需要額外增加光刻工藝，降低了生產成本。
【專利說明】一種半導體器件及制備方法
【技術領域】
[0001]本發(fā)明涉及半導體領域，確切的說，涉及一種半導體器件及制備方法。
【背景技術】
[0002]在高壓功率集成電路中常米用高壓LDMOS(Laterally Diffused Metal OxideSemiconductor,橫向擴散金屬-氧化物-半導體)晶體管滿足耐高壓、實現(xiàn)功率控制等方面的要求，特別適用于CDMA、W-CDMA, TETRA、數(shù)字地面電視等需要寬頻率范圍、高線性度和使用壽命要求高的應用。
[0003]與晶體管相比，在關鍵的器件特性方面，如增益、線性度、開關性能、散熱性能以及減少級數(shù)等方面優(yōu)勢很明顯。同時LDMOS由于更容易與CMOS工藝兼容而被廣泛采用。
[0004]LDMOS能經(jīng)受住高于雙極型晶體管3倍的駐波比，能在較高的反射功率下運行而沒有破壞LDMOS設備；它較能承受輸入信號的過激勵和適合發(fā)射射頻信號，因為它有高級的瞬時峰值功率。LDMOS增益曲線較平滑并且允許多載波射頻信號放大且失真較小。LDMOS管有一個低且無變化的互調電平到飽和區(qū)，不像雙極型晶體管那樣互調電平高且隨著功率電平的增加而變化。這種主要特性允許LDMOS晶體管執(zhí)行高于雙極型晶體管二倍的功率，且線性較好。LDMOS晶體管具有較好的溫度特性溫度系數(shù)是負數(shù)，因此可以防止熱耗散的影響。這種溫度穩(wěn)定性允許幅值變化只有0.ldB，而在有相同的輸入電平的情況下，雙極型晶體管幅值變化從0.5?0.6dB，且通常需要溫度補償電路。
[0005]現(xiàn)有自對準的LDMOS工藝中，需要用到低壓(例如5V)部分的漏極淺摻雜(nldd)以達到導通。如圖1A?ID所示:首先提供一襯底10，在襯底10的表面形成有N型阱區(qū)11，在阱區(qū)11之上設置有柵極13，在柵極13和襯底10之間還設置有柵氧化層12，進行離子注入工藝，在柵極13兩側的阱區(qū)11中分別形成P-型本體區(qū)(P-body) 14和N-型漂移區(qū)15，形成圖1A所示的結構；之后進行N-型的LDD注入，在靠近柵極一側的P-型本體區(qū)14中形成LDD摻雜區(qū)(nldd) 16，形成圖1B所示的結構；之后制備側墻17覆蓋在柵極13兩側的側壁上，如圖1C所示；進行N+摻雜和P+摻雜，在P-型本體區(qū)14頂部表面形成N-型重摻雜區(qū)18和P-型重摻雜區(qū)19，以及在N-型漂移區(qū)15頂部表面形成N型重摻雜區(qū)18。
[0006]如此，LDMOS器件的性能就與5V nldd捆綁在一起，一旦需要針對nldd作調整，LDMOS的電性參數(shù)也會被動的改變，因此導致工藝不夠靈活。
【發(fā)明內容】
[0007]本發(fā)明一種半導體器件的制備方法，其中，包括如下步驟:
[0008]提供一具有第一導電類型阱區(qū)的半導體襯底，在阱區(qū)之上形成有柵極結構，在柵極結構一側下方的阱區(qū)內形成第二導電類型的本體區(qū)；
[0009]進行自對準離子注入，于所述第二導電類型的本體區(qū)頂部形成一具有第一導電類型的摻雜區(qū)；
[0010]在所述柵極結構的兩側制備側墻；[0011 ] 分別進行第二導電類型重摻雜和第一導電類型重摻雜，在本體區(qū)頂部的第一導電類型的摻雜區(qū)中形成第二導電類型的體接觸區(qū)和第一導電類型的漏極接觸區(qū)。
[0012]上述的方法，其中，具有第一導電類型的摻雜區(qū)為淺結輕摻雜區(qū)。
[0013]上述的方法，其中，所述方法還包括在柵極結構背離所述本體區(qū)的另一側形成第一導電類型的漂移區(qū)。
[0014]上述的方法，其中，部分所述本體區(qū)、部分所述漂移區(qū)均與所述柵極結構在豎直方向上形成重疊；
[0015]所述本體區(qū)不接觸所述漂移區(qū)。
[0016]上述的方法，其中，所述方法還包括在所述漂移區(qū)內形成重摻雜的源極接觸區(qū)。
[0017]上述的方法，其中，所述第一導電類型摻雜區(qū)的結深和摻雜濃度中至少一項不同于所述半導體器件內的其它任何具有第一導電類型的區(qū)域。
[0018]上述的方法，其中，所述具有第一導電類型的摻雜區(qū)通過磷注入形成。
[0019]上述的方法，其中，所述阱區(qū)邊緣頂部還設置有一氧化層。
[0020]同時本發(fā)明還提供了一種半導體器件，其中，包含:
[0021]第一導電類型阱區(qū)的半導體襯底，在阱區(qū)之上形成有柵極結構，在柵極結構一側下方的阱區(qū)內形成有第二導電類型的本體區(qū)，所述柵極結構具有氧化物側墻；
[0022]在所述本體區(qū)內氧化物側墻下方形成的具有第一導電類型的漏極輕摻雜區(qū)；
[0023]在所述本體區(qū)內形成的第一導電類型的漏極接觸區(qū)和第二導電類型的體接觸區(qū)；
[0024]其中，所述第一導電類型摻雜區(qū)的結深和摻雜濃度中至少一項不同于所述半導體器件內的其它任何具有第一導電類型的區(qū)域。
【專利附圖】
【附圖說明】
[0025]通過閱讀參照以下附圖對非限制性實施例所作的詳細描述，本發(fā)明及其特征、夕卜形和優(yōu)點將會變得更明顯。在全部附圖中相同的標記指示相同的部分。并未刻意按照比例繪制附圖，重點在于示出本發(fā)明的主旨。
[0026]圖1A?ID為現(xiàn)有技術中LDMOS的制備工藝圖；
[0027]圖2A?2E為本發(fā)明提供的一種半導體器件的制備方法的流程圖。
【具體實施方式】
[0028]在下文的描述中，給出了大量具體的細節(jié)以便提供對本發(fā)明更為徹底的理解。然而，對于本領域技術人員而言顯而易見的是，本發(fā)明可以無需一個或多個這些細節(jié)而得以實施。在其他的例子中，為了避免與本發(fā)明發(fā)生混淆，對于本領域公知的一些技術特征未進行描述。
[0029]為了徹底理解本發(fā)明，將在下列的描述中提出詳細的步驟以及詳細的結構，以便闡釋本發(fā)明的技術方案。本發(fā)明的較佳實施例詳細描述如下，然而除了這些詳細描述外，本發(fā)明還可以具有其他實施方式。
[0030]本發(fā)明提供了一種MOS器件的優(yōu)化方法，使得LDMOS與低壓部分的nldd工藝分開，進而避免LDMOS器件受到nldd的影響，從而使得器件更加靈活，為了實現(xiàn)該技術效果，本發(fā)明采用了如下技術方案。在一種實施例中，下文提及的第一導電類型為N型，第二導電類型為P型。
[0031]一種半導體器件優(yōu)化方法，包括如下步驟:
[0032]步驟S1:如圖2A?2B所示，首先提供一具有阱區(qū)101的半導體襯底100，在阱區(qū)101之上形成有柵極結構?？蛇x但非限制，該襯底100可選用娃襯底(S1-substrate)或SOI (Silicon On Insulator,絕緣體上娃)襯底。講區(qū)101可選為N型講區(qū)(DNW, DeepN-Well)。柵極結構包括位于襯底100上的柵氧化層102以及位于柵氧化層102之上的多晶硅柵極(poly gate) 103。可選但非限制，柵極結構位于阱區(qū)101中央位置處。在阱區(qū)101邊緣頂部還設置有一氧化層(LOCOS) 106。在柵極結構一側下方的阱區(qū)101內形成第二導電類型的本體區(qū)104。在形成本體區(qū)104之前或之后，還包括在柵極結構另一側形成第一導電類型的漂移區(qū)105。
[0033]步驟S2:進行自對準離子注入，于第二導電類型的本體區(qū)104頂部形成一具有第一導電類型的摻雜區(qū)107，如圖2C所示?？蛇x但非限制，具有第一導電類型的摻雜區(qū)107為淺結輕摻雜區(qū)(LDD)。在一實施例中，在形成如可通過注入磷來形成具有第一導電類型的摻雜區(qū)107。可選但非限制，部分本體區(qū)104、部分漂移區(qū)105均與柵極結構在豎直方向上形成重疊；同時本體區(qū)104不接觸漂移區(qū)105。。
[0034]步驟S3:在柵極結構的兩側制備側墻108，如圖2D所示。具體制備側墻108可采用如下工藝:沉積一層側墻材料層將圖2B所示器件的上表面完全覆蓋，之后對側墻材料層進行減薄，并僅保留位于柵極結構兩側的側墻材料層作為側墻108?？蛇x但非限制，該側墻108的材質可為SiN。
[0035]步驟S4:分別進行第二導電類型重摻雜和第一導電類型重摻雜，在本體區(qū)104頂部的第一導電類型的摻雜區(qū)107中形成第二導電類型的體接觸區(qū)110和第一導電類型的漏極接觸區(qū)109，以及在漂移區(qū)105內形成重摻雜的源極接觸區(qū)111。如圖2E所示。
[0036]可選但非限制，第一導電類型摻雜區(qū)107的結深和摻雜濃度中至少一項不同于上述形成的半導體器件內的其它任何具有第一導電類型的區(qū)域。
[0037]同時在另一實施例中，本發(fā)明還提供了一種半導體器件，可參照圖2E所示，包含:
[0038]第一導電類型阱區(qū)101的半導體襯底100，在阱區(qū)101之上形成有柵極結構，在柵極結構一側下方的阱區(qū)內形成有第二導電類型的本體區(qū)104，所述柵極結構具有氧化物側墻 108 ；
[0039]在所述本體區(qū)104內氧化物側墻108的下方形成的具有第一導電類型的漏極輕摻雜區(qū)107 ；
[0040]在所述本體區(qū)104內還形成有第一導電類型的漏極接觸區(qū)109和第二導電類型的體接觸區(qū)110 ；
[0041]其中，上述第一導電類型摻雜區(qū)107的結深和摻雜濃度中至少一項不同于所述半導體器件內的其它任何具有第一導電類型的區(qū)域。
[0042]綜上所述，由于本發(fā)明采用了如上技術方案，使得LDMOS與低壓部分的nldd工藝相分開，使得LDMOS的性能與5V nldd不相關，工藝變得更加靈活性更具兼容性，而且也不需要額外增加光刻工藝，降低了生產成本。
[0043]以上對本發(fā)明的較佳實施例進行了描述。需要理解的是，本發(fā)明并不局限于上述特定實施方式，其中未盡詳細描述的設備和結構應該理解為用本領域中的普通方式予以實施；任何熟悉本領域的技術人員，在不脫離本發(fā)明技術方案范圍情況下，都可利用上述揭示的方法和技術內容對本發(fā)明技術方案做出許多可能的變動和修飾，或修改為等同變化的等效實施例，這并不影響本發(fā)明的實質內容。因此，凡是未脫離本發(fā)明技術方案的內容，依據(jù)本發(fā)明的技術實質對以上實施例所做的任何簡單修改、等同變化及修飾，均仍屬于本發(fā)明技術方案保護的范圍內。
【權利要求】
1.一種半導體器件的制備方法，其特征在于，包括如下步驟: 提供一具有第一導電類型阱區(qū)的半導體襯底，在阱區(qū)之上形成有柵極結構，在柵極結構一側下方的阱區(qū)內形成第二導電類型的本體區(qū)； 進行自對準離子注入，于所述第二導電類型的本體區(qū)頂部形成一具有第一導電類型的慘雜區(qū)； 在所述柵極結構的兩側制備側墻； 分別進行第二導電類型重摻雜和第一導電類型重摻雜，在本體區(qū)頂部的第一導電類型的摻雜區(qū)中形成第二導電類型的體接觸區(qū)和第一導電類型的漏極接觸區(qū)。
2.如權利要求1所述的方法，其特征在于，具有第一導電類型的摻雜區(qū)為淺結輕摻雜區(qū)。
3.如權利要求1所述的方法，其特征在于，所述方法還包括在柵極結構背離所述本體區(qū)的另一側形成第一導電類型的漂移區(qū)。
4.如權利要求3所述的方法，其特征在于，部分所述本體區(qū)、部分所述漂移區(qū)均與所述柵極結構在豎直方向上形成重疊； 所述本體區(qū)不接觸所述漂移區(qū)。
5.如權利要求3所述的方法，其特征在于，所述方法還包括在所述漂移區(qū)內形成重摻雜的源極接觸區(qū)。
6.如權利要求1所述的方法，其特征在于，所述第一導電類型摻雜區(qū)的結深和摻雜濃度中至少一項不同于所述半導體器件內的其它任何具有第一導電類型的區(qū)域。
7.如權利要求1所述的方法，其特征在于，所述具有第一導電類型的摻雜區(qū)通過磷注入形成。
8.如權利要求1所述的方法，其特征在于，所述阱區(qū)邊緣頂部還設置有一氧化層。
9.一種半導體器件，其特征在于，包含: 第一導電類型阱區(qū)的半導體襯底，在阱區(qū)之上形成有柵極結構，在柵極結構一側下方的阱區(qū)內形成有第二導電類型的本體區(qū)，所述柵極結構具有氧化物側墻； 在所述本體區(qū)內氧化物側墻下方形成的具有第一導電類型的漏極輕摻雜區(qū)； 在所述本體區(qū)內形成的第一導電類型的漏極接觸區(qū)和第二導電類型的體接觸區(qū)； 其中，所述第一導電類型摻雜區(qū)的結深和摻雜濃度中至少一項不同于所述半導體器件內的其它任何具有第一導電類型的區(qū)域。
【文檔編號】H01L29/36GK104465407SQ201410850305
【公開日】2015年3月25日 申請日期:2014年12月31日 優(yōu)先權日:2014年12月31日
【發(fā)明者】陳愛軍, 胡孫寧, 何明江 申請人:中航（重慶）微電子有限公司