專利名稱：具有高介電常數(shù)柵絕緣體的ulsimos的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及利用金屬氧化物半導(dǎo)體(MOS)技術(shù)制造集成電路的方法。更具體地說，本發(fā)明涉及柵寬度小于0.3微米的MOS器件。
金屬氧化物半導(dǎo)體在本領(lǐng)域中眾所周知。隨著半導(dǎo)體器件中元件的快速集成，氧化硅柵介電層的厚度已接近2nm厚度水平了。在制造過程中，尤其是在柵刻蝕過程中，這樣薄的柵氧化層要求嚴(yán)格的規(guī)程。另外，伴隨柵氧化層厚度降低的是由直接隧道效應(yīng)引起的器件的高漏泄電流。
Shinriki等的美國專利5292673描述了含五氧化二鉭柵絕緣膜的MOSFET。雖然該專利聲稱該器件表現(xiàn)出改進(jìn)的電學(xué)特性，但是，據(jù)認(rèn)為，除了其它許多情況之外，該器件還受到高的漏泄電流的損害，因為由在五氧化二鉭柵絕緣膜與硅基體之間的再氧化形成的氧化硅層具有包括不均勻性在內(nèi)的缺陷。
本發(fā)明部分基于至少部分由包括Ta2O5的高介電常數(shù)材料形成的柵介電層，除其它原因之外，將通過降低或消除與現(xiàn)有器件相關(guān)的電流泄漏，顯著改進(jìn)MOS器件的性能的認(rèn)識。
因此，本發(fā)明的一個目的是提供一種柵寬度小于0.3微米的MOS器件的制造方法，該方法包括下述步驟(a)在第一導(dǎo)電類型的半導(dǎo)體基體上形成界面層，其中界面層的厚度最好薄到足以限制器件的寄生電容；(b)在界面層上形成高介電常數(shù)層，它包括選自Ta2O5，Ta2(O1-xNx)5(這里0＜x≤0.6)，(Ta2O5)r-(TiO2)1-r(這里r在0.9～1之間變化)的固溶體，(Ta2O5)s-(Al2O3)1-s(這里s在0.9～1之間變化)的固溶體，(Ta2O5)t-(ZrO2)1-t(這里t在0.9～1之間變化)的固溶體，(Ta2O5)u-(HfO2)1-u(這里u在0.9～1之間變化)的固溶體，以及它們的混合物的材料，其中界面層使高介電常數(shù)層和基體分開；(c)在高介電常數(shù)層上沉積一層導(dǎo)電材料；(d)有選擇地去除該層導(dǎo)電材料的多個部分，形成柵電極，并暴露高介電常數(shù)層的多個部分；(e)通過高介電常數(shù)層的多個暴露部分，把雜質(zhì)離子注入基體中，形成第二導(dǎo)電類型的源極區(qū)和漏極區(qū)；(f)形成鄰近柵電極，并覆蓋第二導(dǎo)電類型的各部分源極區(qū)和漏極區(qū)的第一隔離物(spacer)；(g)去除高介電常數(shù)層的各個暴露部分；(h)向源極區(qū)和漏極區(qū)中注入第二劑量的雜質(zhì)離子；(i)在器件表面上沉積一層絕緣材料，其中該層絕緣材料可具有不規(guī)則的表面；(j)可選地，使絕緣材料的表面平整；(k)除去絕緣材料的多個部分，在絕緣材料中形成與源極區(qū)和漏極區(qū)連通的接觸孔；和(l)用電接觸材料填充接觸孔。
在優(yōu)選實施例中，導(dǎo)電材料包括選自TiN、W、Ta、Mo及它們的混合物的金屬?；蛘?，導(dǎo)電材料包括摻雜多晶硅。
在另一實施例中，該方法包括形成鄰近第一隔離物并覆蓋各部分源極區(qū)和漏極區(qū)的第二隔離物的步驟，該步驟在步驟(g)之后，并在步驟(h)之前和/或包括在步驟(h)之后的在源極區(qū)和漏極區(qū)上形成硅化物層的步驟。
本發(fā)明的另一目的是提供在第一導(dǎo)電類型的半導(dǎo)體基體上形成的MOS晶體管，它包括(a)形成于基體上的界面層；(b)覆蓋界面層的高介電常數(shù)層，它包括選自Ta2O5，Ta2(O1-xNx)5(這里0＜x≤0.6)，(Ta2O5)r-(TiO2)1-r(這里r在0.9～1之間變化)的固溶體，(Ta2O5)s-(Al2O3)1-s(這里s在0.9～1之間變化)的固溶體，(Ta2O5)t-(ZrO2)1-t(這里t在0.9～1之間變化)的固溶體，(Ta2O5)u-(HfO2)1-u(這里u在0.9～1之間變化)的固溶體，以及它們的混合物的材料，其中界面層使高介電常數(shù)層和基體分開；(c)寬度小于0.3微米，覆蓋高介電常數(shù)層的柵電極；(d)沉積在基體表面的相應(yīng)區(qū)域上的第二導(dǎo)電類型的第一和第二輕微摻雜區(qū)；(e)第二導(dǎo)電類型的源極區(qū)和漏極區(qū)；及(f)在高介電常數(shù)層上，鄰近柵電極形成的一對隔離物。
在一個優(yōu)選實施例中，MOS晶體管還包括覆蓋該半導(dǎo)體器件并確定用第一電接觸材料填充的第一接觸孔和用第二電接觸材料填充的第二接觸孔的絕緣層，其中該絕緣層具有基本平坦的表面。


圖1A～1H圖解說明了根據(jù)本發(fā)明，制造MOS器件的步驟。
要注意的是在本公開文獻(xiàn)內(nèi)，使用了“n+”和“n-。這兩個速記符號說明金屬氧化物半導(dǎo)體器件的不同區(qū)域的電子濃度。例如，“n-”表示電子濃度較低的區(qū)域(數(shù)量級為1×1018cm-3)，而“n+”表示電子濃度較高的區(qū)域(數(shù)量級為1×1020cm-3)。
圖1A～1H圖解說明了利用本發(fā)明的工序制造集電電路器件的例證方法。出于舉例說明的目的，將采用p型半導(dǎo)體基體。于是，在基體中形成n-源極區(qū)和n-漏極區(qū)，以及n+源極區(qū)和n+漏極區(qū)。參見圖1A，硅基體100具有形成于基體上表面上的界面層105，界面層105最好包括SiO2，Si3N4，或氧氮化硅。利用常規(guī)方法，例如快速熱處理(RTP)，熱退火，CVD，等離子體氮化或氧化，或者諸如浸入沸騰的硝酸中之類的濕化學(xué)處理，形成界面層。形成界面層的優(yōu)選方法包括在含有臭氧，氧氣，N2O，氮氣，或者它們的混合物的氣氛中，使硅基體暴露在RF或微波等離子體中。界面層用于阻止層110中的Ta2O5與硅基體的反應(yīng)。界面層應(yīng)具有足以防止高介電常數(shù)層與硅基體之間的反應(yīng)的厚度，該厚度一般約為1nm～5nm，最好約為1nm～2nm。
隨后，在界面層105上形成高介電常數(shù)層110和導(dǎo)電層120。高介電常數(shù)層110最好包括選自Ta2O5，Ta2(O1-xNx)5(這里0＜x≤0.6)，(Ta2O5)r-(TiO2)1-r(這里r在0.9～1之間變化)的固溶體，(Ta2O5)s-(Al2O3)1-s(這里s在0.9～1之間變化)的固溶體，(Ta2O5)t-(ZrO2)1-t(這里t在0.9～1之間變化)的固溶體，(Ta2O5)u-(HfO2)1-u(這里u在0.9～1之間變化)的固溶體，以及它們的混合物的材料。通常，高介電常數(shù)層的厚度約為4nm～12nm，最好約為5nm～10nm。高介電常數(shù)層將形成柵氧化層。本發(fā)明采用的特殊的高介電常數(shù)材料便于形成較厚的柵氧化層，從而在制造過程中，對柵刻蝕選擇性的要求不是很苛刻。另外，在MOS晶體管的工作過程中，MOS晶體管將表現(xiàn)出更高的跨導(dǎo)參數(shù)。此外，由于在MOS制造中已使用了Ta，含有柵氧化物的Ta2O5應(yīng)該與其它MOS材料中的物質(zhì)相容?？山柚绨↙PCVD，PECVD，ECRCVD，UVVCD及反應(yīng)濺射法在內(nèi)的常規(guī)方法，形成高介電常數(shù)薄膜。
特別地，可利用如在Alers等的“Nitrogen Plasma Annealing forLow Temperature Ta2O5Films”(Appl.Phys.Lett.，Vol.72，(11)，1998年3月，p1308-1310)中描述的化學(xué)氣相沉積(CVD)和物理氣相沉積(PVD)制備Ta2O5，薄膜?？衫萌缑绹鴮＠?677015中描述的熱CVD或等離子體輔助CVD制備Ta2(O1-xNx)5薄膜。可利用如Gan等在“Dielectric property of(TiO2)x-(Ta2O5)1-xThin Films”(Appl.Phys.Lett.Vol.72，(3)，1998年1月，p332-334)中描述的RF磁控濺射沉積，或者如美國專利4734340中描述的化學(xué)CVD制備(Ta2O5)r-(TiO2)1-r。可利用如Joshi等在“Structural and electricalproperties of crystalline(1-x)Ta2O5-xAl2O3thin film fabricated bymetalorganic solution deposition technique”(Appl.Phys.Lett.，Vol.71，(10)，1997年9月)中描述的金屬有機溶液沉積方法制備(Ta2O5)s-(Al2O3)1-s薄膜。這里，結(jié)合了上面引用的每篇參考文獻(xiàn)。最后，可利用制備其它固溶體物質(zhì)中使用的技術(shù)，制備(Ta2O5)t-(ZrO2)1-t和(Ta2O5)u-(HfO2)1-u薄膜。在形成導(dǎo)電層120之前，最好使高介電常數(shù)材料受到密實化處理，例如包括在含有臭氧，氧氣，N2O，氮氣，或者它們的混合物的氣氛中，使硅基體受到RTP或者RF或微波等離子體的作用。在上面引用的Alers等的參考文獻(xiàn)中進(jìn)一步描述了密實化處理。就所制造的MOS器件的漏泄電流而論，密實化處理改進(jìn)了高介電常數(shù)材料。
導(dǎo)電層120最好包括一層或多層可濺射沉積的高熔點金屬，例如TiN、W、Ta、Mo。導(dǎo)電層120的厚度一般為100nm～300nm，最好約為150nm～250nm。如同這里將說明的一樣，該導(dǎo)電層將構(gòu)成本可在導(dǎo)電層120上方，沉積并摹制可選的氧化物層。隨后，在利用常規(guī)的光刻膠技術(shù)，掩蔽并摹制光敏抗蝕劑，形成柵圖案之前，在導(dǎo)電層120上涂敷一層光敏抗蝕劑材料160。在蝕刻之后，柵121的行寬(L)通常小于0.3微米，并且最好等于或小于0.18微米。向下蝕刻到高介電常數(shù)層110的頂部，將除去如圖1B中所示的暴露的導(dǎo)電材料。在去除剩余的光敏抗蝕劑材料160A，形成如圖1C中所示的器件之前，借助自對準(zhǔn)離子注入技術(shù)，形成源極區(qū)190和漏極區(qū)180。顯然，圖1C或后面的圖中沒有表示出圖1A和1B中的界面層，不過在圖解說明的結(jié)構(gòu)中，是存在該界面層的。
參見圖1D，通過在圖1C的器件的整個表面上沉積磷硅酸鹽玻璃(PSG)膜124，并且隨后各向異性蝕刻該玻璃膜，形成隔離物122。隔離物也可由氧化物或氮化物制成。隨后，通過利用含有浸蝕氣體的氟或氯，借助等離子體蝕刻，除去暴露的高介電常數(shù)材料，得到圖1E的結(jié)構(gòu)。剩余的高介電常數(shù)材料層115用作柵氧化物。借助和隔離物122相同的程序，形成第二隔離物126。隨后如圖1F中所示，借助離子注入形成輕微摻雜的源極區(qū)(n-)129和漏極區(qū)(n-)128，同時伴隨形成源極區(qū)(n+)290和漏極區(qū)(n+)280。
隨后在源極區(qū)和漏極區(qū)上形成硅化物層133和132。一種方法包括下述步驟(1)在圖1F的器件的表面上，沉積一層適當(dāng)?shù)慕饘伲詈檬氢?，鈷，或者多層這些金屬，(2)使金屬與基體中的硅反應(yīng)，(3)之后，除去未反應(yīng)的金屬。另一種方法包括利用常規(guī)的選擇性沉積技術(shù)，例如CVD，直接在源極區(qū)和漏極區(qū)上沉積硅化物，例如金屬xSiy。
形成硅化物區(qū)域之后，在圖1G的結(jié)構(gòu)上沉積一層共形PSG膜40，之后，借助諸如化學(xué)機械拋光(CMP)之類的常規(guī)技術(shù)，使PSG膜的上表面平整。當(dāng)要求較小的接觸孔(小于0.3微米)時，CMP是特別有利的。隨后，如圖1H中所示，在PSG中蝕刻接觸孔，隨后用例如金屬之類的導(dǎo)電材料42和43填充接觸孔。
顯然，上面的結(jié)構(gòu)具有金屬柵電極121。在一個備選實施例中，代替金屬柵電極，可采用摻雜的多晶硅柵電極。這種情況下，應(yīng)取代如圖1A中所示的導(dǎo)電層120，沉積一層摻雜多晶硅。任選地，在層110和120之間，可沉積由諸如TiN，WN和TaN之類的適當(dāng)材料制成的擴(kuò)散阻擋層。厚度通常為5nm～15nm的該層阻擋層防止多晶硅柵材料與柵電介質(zhì)中的五氧化二鉭反應(yīng)。在這種情況下，工藝過程的剩余部分與上面所述基本相同，但是，優(yōu)選的硅化程序(silicidationprocedure)要求在結(jié)構(gòu)上方沉積一層金屬膜，從而也在摻雜多晶硅層的表面上形成一層多硅化層(polycide layer)。
要強調(diào)的是，雖然這里已詳細(xì)說明了n溝道晶體管，不過本發(fā)明也可被實現(xiàn)為p溝道晶體管。在制造p溝道器件而言，p溝道器件的摻雜導(dǎo)電只不過與n溝道器件的相反。
雖然上面只具體公開和描述了本發(fā)明的優(yōu)選實施例，但是應(yīng)認(rèn)識到，在不脫離本發(fā)明的精神和預(yù)期范圍的情況下，根據(jù)上面的教導(dǎo)，本發(fā)明的多種修改和變化是可能的，并且這些修改和變化在附加權(quán)利要求的范圍之內(nèi)。
權(quán)利要求
1.一種制造柵寬度小于0.3微米的MOS器件的方法，該方法包括下述步驟(a)在第一導(dǎo)電類型的半導(dǎo)體基體上形成界面層；(b)在界面層上形成高介電常數(shù)層，它包括選自Ta2O5，Ta2(O1-xNx)5，其中x的范圍從大于0至0.6，(Ta2O5)r-(TiO2)1-r的固溶體，其中r的范圍從大約0.9至1，(Ta2O5)s-(Al2O3)1-s的固溶體，其中s的范圍從0.9至1，(Ta2O5)t-(ZrO2)1-t的固溶體，其中t的范圍從大約0.9至1，(Ta2O5)u-(HfO2)1-u的固溶體，其中u的范圍從大約0.9至1，以及它們的混合物的材料，其中界面層使高介電常數(shù)層和基體分開；(c)在高介電常數(shù)層上沉積一層導(dǎo)電材料；(d)有選擇地去除該層導(dǎo)電材料的多個部分，形成柵電極，并暴露高介電常數(shù)層的多個部分；(e)通過高介電常數(shù)層的多個暴露部分，把雜質(zhì)離子注入基體中，形成第二導(dǎo)電類型的源極區(qū)和漏極區(qū)；(f)形成鄰近柵電極并覆蓋第二導(dǎo)電類型的各部分源極區(qū)和漏極區(qū)的第一隔離物；(g)除去高介電常數(shù)層的各個暴露部分；(h)向源極區(qū)和漏極區(qū)中注入第二劑量的雜質(zhì)離子；(i)在器件表面上沉積一層絕緣材料；(j)可選地，使絕緣材料的表面平整；(k)除去絕緣材料的多個部分，在絕緣材料中形成與源極區(qū)和漏極區(qū)連通的接觸孔；和(l)用電接觸材料填充接觸孔。
2.按照權(quán)利要求1所述的方法，包括使高介電常數(shù)層密實的步驟。
3.按照權(quán)利要求1所述的方法，其中導(dǎo)電材料包括選自TiN、W、Ta、Mo的金屬及多層這些金屬。
4.按照權(quán)利要求1所述的方法，其中導(dǎo)電材料包括摻雜多晶硅。
5.按照權(quán)利要求4所述的方法，還包括在導(dǎo)電材料和高介電常數(shù)層之間形成阻擋層的步驟。
6.按照權(quán)利要求1所述的方法，還包括在步驟(g)之后，步驟(h)之前，形成鄰近第一隔離物并覆蓋各部分源極區(qū)和漏極區(qū)的第二隔離物的步驟。
7.按照權(quán)利要求1所述的方法，還包括在步驟(h)之后，在源極區(qū)和漏極區(qū)上形成硅化物層的步驟。
8.按照權(quán)利要求7所述的方法，其中形成硅化物層的步驟包括下述步驟至少在源極區(qū)和漏極區(qū)上，沉積一層金屬；加熱該層金屬，使金屬與源極區(qū)和漏極區(qū)表面上的硅反應(yīng)，從而在源極區(qū)和漏極區(qū)中形成金屬硅化物；和從該層金屬中除去未反應(yīng)的金屬。
9.按照權(quán)利要求7所述的方法，其中形成硅化物層的步驟包括在源極區(qū)和漏極區(qū)上有選擇地沉積硅化物。
10.按照權(quán)利要求1所述的方法，其中高介電常數(shù)材料層的厚度約為4nm～12nm。
11.按照權(quán)利要求1所述的方法，其中界面層包括氧化硅，氮化硅或氧氮化硅。
12.按照權(quán)利要求1所述的方法，其中步驟(h)包括引入輕微劑量的雜質(zhì)，以便形成輕微摻雜的源極區(qū)和漏極區(qū)。
13.按照權(quán)利要求1所述的方法，其中高介電常數(shù)材料是Ta2O5。
14.按照權(quán)利要求1所述的方法，其中高介電常數(shù)材料是Ta2(O1-xNx)5，其中x的范圍從大于0至0.6。
15.按照權(quán)利要求1所述的方法，其中高介電常數(shù)材料是(Ta2O5)r-(TiO2)1-r的固溶體，其中r優(yōu)選為范圍從大約0.9至1。
16.按照權(quán)利要求1所述的方法，其中高介電常數(shù)材料是(Ta2O5)s-(Al2O3)1-s的固溶體，其中s的范圍從0.9至1。
17.按照權(quán)利要求1所述的方法，其中高介電常數(shù)材料是(Ta2O5)t-(ZrO2)1-t的固溶體，其中t的范圍從大約0.9至1。
18.按照權(quán)利要求1所述的方法，其中高介電常數(shù)材料是(Ta2O5)u-(HfO2)1-u的固溶體，其中u的范圍從大約0.9至1。
19.按照權(quán)利要求1所述的方法，其中基體包括硅。
20.按照權(quán)利要求1所述的方法，其中第一隔離物包括氧化物或氮化物材料。
21.按照權(quán)利要求1所述的方法，其中步驟(i)包括沉積一層共形絕緣材料，和(j)借助化學(xué)機械平整方法，使絕緣材料的表面平整。
22.一種在第一導(dǎo)電類型的半導(dǎo)體基體上形成的MOS晶體管，它包括(a)形成于基體上的界面層；(b)覆蓋界面層的高介電常數(shù)層，它包括選自Ta2O5，Ta2(O1-xNx)5，其中x的范圍從大于0至0.6，(Ta2O5)r-(TiO2)1-r的固溶體，其中r的范圍從大約0.9至1，(Ta2O5)s-(Al2O3)1-s的固溶體，其中s的范圍從0.9至1，(Ta2O5)t-(ZrO2)1-t的固溶體，其中t的范圍從大約0.9至1，(Ta2O5)u-(HfO2)1-u的固溶體，其中u的范圍從大約0.9至1，以及它們的混合物的材料，其中界面層使高介電常數(shù)層和基體分開；(c)寬度小于0.3微米，覆蓋高介電常數(shù)層的柵電極；(d)沉積在基體表面的相應(yīng)區(qū)域上的第二導(dǎo)電類型的第一和第二輕微摻雜區(qū)；(e)第二導(dǎo)電類型的源極區(qū)和漏極區(qū)；及(f)在高介電常數(shù)層上，鄰近柵電極形成的一對隔離物。
23.按照權(quán)利要求22所述的MOS晶體管，包括(g)覆蓋該半導(dǎo)體器件并且確定由第一電接觸材料填充的第一接觸孔和由第二電接觸材料填充的第二接觸孔的絕緣層，其中該絕緣層具有基本平整的表面。
24.按照權(quán)利要求22所述的MOS晶體管，其中柵電極是由選自TiN，W，Ta，MO的金屬及多層這些金屬形成的。
25.按照權(quán)利要求22所述的MOS晶體管，其中柵電極包括摻雜多晶硅。
26.按照權(quán)利要求25所述的MOS晶體管，包括位于柵電極和高介電常數(shù)層之間的阻擋層。
27.按照權(quán)利要求22所述的MOS晶體管，包括形成于輕微摻雜區(qū)上的，鄰近第一隔離物的一對第二隔離物。
28.按照權(quán)利要求22所述的MOS晶體管，包括源極區(qū)和漏極區(qū)上的硅化物層。
29.按照權(quán)利要求22所述的MOS晶體管，其中高介電常數(shù)材料層的厚度約為4nm～12nm。
30.按照權(quán)利要求22所述的MOS晶體管，其中高介電常數(shù)材料是Ta2O5。
31.按照權(quán)利要求22所述的MOS晶體管，其中高介電常數(shù)材料是Ta2(O1-xNx)5，其中x的范圍從0至0.6。
32.按照權(quán)利要求22所述的MOS晶體管，其中高介電常數(shù)材料是(Ta2O5)r-(TiO2)1-r的固溶體，其中r最好是范圍從大約0.9至1。
33.按照權(quán)利要求22所述的MOS晶體管，其中高介電常數(shù)材料是(Ta2O5)s-(Al2O3)1-s的固溶體，其中s的范圍從0.9至1。
34.按照權(quán)利要求22所述的MOS晶體管，其中高介電常數(shù)材料是(Ta2O5)t-(ZrO2)1-t的固溶體，其中t的范圍從大約0.9至1。
35.按照權(quán)利要求22所述的MOS晶體管，其中高介電常數(shù)材料是(Ta2O5)u-(HfO2)1-u的固溶體，其中u的范圍從大約0.9至1。
36.按照權(quán)利要求22所述的MOS晶體管，其中基體包括硅。
37.按照權(quán)利要求22所述的MOS晶體管，其中第一隔離物包括氧化物或氮化物材料。
全文摘要
提供了形成于第一導(dǎo)電類型的半導(dǎo)體基體上的MOS晶體管及其制造方法。該器件包括(a)形成于基體上的界面層;(b)覆蓋界面層的高介電常數(shù)層,它包括選自Ta
文檔編號H01L29/51GK1308772SQ9980815
公開日2001年8月15日 申請日期1999年6月21日 優(yōu)先權(quán)日1998年6月30日
發(fā)明者邁克爾·賽頓 申請人:蘭姆研究公司