一種提高高阻襯底電感性能的方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體制造領(lǐng)域，更具體地說(shuō)，本發(fā)明涉及一種提高高阻襯底電感性能的方法。
【背景技術(shù)】
[0002]電感是能夠把電能轉(zhuǎn)化為磁能而存儲(chǔ)起來(lái)的元件，是包括集成電路在內(nèi)的電子電路中的常用電子元件。
[0003]高阻襯底被廣泛用于諸如電感之類(lèi)的高性能整合被動(dòng)器件的制造。
[0004]對(duì)于作為被動(dòng)器件的電感器而言，其最重要的性能是電感器的品質(zhì)因子Q。由于高阻襯底的摻雜濃度非常低，表面容易形成反型或增強(qiáng)導(dǎo)電層，該表面導(dǎo)電層會(huì)降低高阻襯底有效電阻從而導(dǎo)致電感性能降低。鈍化層氮化硅Si3N4的目的是保護(hù)下面的有源器件不受水汽的影響，同時(shí)為了取得較好的保護(hù)效果會(huì)使用較大的厚度而造成過(guò)保護(hù)。然而氮化硅Si3N4本身含較多的電荷，該電荷與氮化硅Si3N4厚度成正比，會(huì)導(dǎo)致高阻硅表面感生出反型或增強(qiáng)導(dǎo)電層而降低電感性能降低，同時(shí)對(duì)于電感等被動(dòng)器件幾乎不需要鈍化層提供保護(hù)。
[0005]隨著對(duì)器件性能要求的提高，希望能夠提供能夠提高高阻襯底上的被動(dòng)器件電感器的Q值的技術(shù)方案。

【發(fā)明內(nèi)容】

[0006]本發(fā)明所要解決的技術(shù)問(wèn)題是針對(duì)現(xiàn)有技術(shù)中存在上述缺陷，提供一種能夠提高高阻襯底電感性能的方法。
[0007]為了實(shí)現(xiàn)上述技術(shù)目的，根據(jù)本發(fā)明，提供了一種提高高阻襯底電感性能的方法，包括:提供高阻硅襯底，并且在高阻硅襯底上的中間層中的電感區(qū)域中形成有電感；在中間層上形成鈍化層；減薄電感區(qū)域上的鈍化層的厚度。
[0008]優(yōu)選地，所述提高高阻襯底電感性能的方法還包括:執(zhí)行刻蝕鈍化層以形成焊盤(pán)。
[0009]優(yōu)選地，通過(guò)光刻和刻蝕在電感區(qū)域形成鈍化層的未穿透的凹槽，由此減薄電感區(qū)域上的鈍化層的厚度。
[0010]優(yōu)選地，凹槽的高度介于鈍化層的厚度的三分之一至三分之二之間。
[0011]優(yōu)選地，凹槽的高度是鈍化層的厚度的二分之一。
[0012]優(yōu)選地，高阻硅襯底的電阻率大于或等于100歐姆.厘米。
[0013]優(yōu)選地，所述鈍化層是氮化硅Si3N4層。
[0014]在本發(fā)明的提高高阻襯底電感性能的方法中，對(duì)電感區(qū)域的鈍化層的厚度減薄，使得電感性能得到顯著提高。
【附圖說(shuō)明】
[0015]結(jié)合附圖，并通過(guò)參考下面的詳細(xì)描述，將會(huì)更容易地對(duì)本發(fā)明有更完整的理解并且更容易地理解其伴隨的優(yōu)點(diǎn)和特征，其中:
[0016]圖1至圖6示意性地示出了根據(jù)本發(fā)明優(yōu)選實(shí)施例的提高高阻襯底電感性能的方法的各個(gè)步驟。
[0017]需要說(shuō)明的是，附圖用于說(shuō)明本發(fā)明，而非限制本發(fā)明。注意，表示結(jié)構(gòu)的附圖可能并非按比例繪制。并且，附圖中，相同或者類(lèi)似的元件標(biāo)有相同或者類(lèi)似的標(biāo)號(hào)。
【具體實(shí)施方式】
[0018]為了使本發(fā)明的內(nèi)容更加清楚和易懂，下面結(jié)合具體實(shí)施例和附圖對(duì)本發(fā)明的內(nèi)容進(jìn)行詳細(xì)描述。
[0019]發(fā)明人有利地發(fā)現(xiàn)，襯底上方的鈍化層(例如，氮化硅Si3N4層)的厚度對(duì)普通襯底電感幾乎沒(méi)有任何影響，然而對(duì)高阻襯底卻有較顯著影響，氮化硅Si3N4層越厚，電感Q值越低。其原因是氮化硅Si3N4本身含較多電荷，電荷量與氮化硅Si3N4厚度成正比，該電荷會(huì)導(dǎo)致高阻硅表面感生出反型或增強(qiáng)導(dǎo)電層而降低了襯底有效電阻率及電感性能。同時(shí)鈍化層氮化硅Si3N4的目的是保護(hù)下面的有源器件不受水汽的影響，為了取得較好的保護(hù)效果會(huì)使用較大的厚度而造成過(guò)保護(hù)。而對(duì)于電感等被動(dòng)器件幾乎不需要鈍化層提供保護(hù)。由此，本發(fā)明可以通過(guò)對(duì)電感區(qū)域的鈍化層的厚度減薄，使得電感性能得到顯著提高，同時(shí)又實(shí)現(xiàn)了鈍化層保護(hù)芯片的目的。
[0020]下面將參考附圖來(lái)描述本發(fā)明的具體實(shí)施例。
[0021]圖1至圖6示意性地示出了根據(jù)本發(fā)明優(yōu)選實(shí)施例的提高高阻襯底電感性能的方法的各個(gè)步驟。
[0022]具體地說(shuō)，如圖1至圖6所示，根據(jù)本發(fā)明優(yōu)選實(shí)施例的提高高阻襯底電感性能的方法包括:
[0023]提供高阻硅襯底100，并且在高阻硅襯底100上的中間層101 (如圖3的截面圖所示)中的電感區(qū)域200(如圖1的俯視圖的虛線框200以及圖5的截面圖所示)中形成有電感。例如，高阻硅襯底100和/或中間層101的其它區(qū)域中形成有諸如晶體管之類(lèi)的有源器件以及/或者諸如電阻之類(lèi)的無(wú)源器件，在此為了清楚表示本發(fā)明的重點(diǎn)，而不具體示出這些有源器件以及/或者無(wú)源器件。而且，可以理解的是，中間層101可以是多個(gè)層的疊層，例如多個(gè)金屬布線層等的疊層。
[0024]在高阻硅襯底100上的中間層101上形成鈍化層300，如圖2的俯視圖以及相對(duì)應(yīng)的圖3的截面圖所示；優(yōu)選地，所述鈍化層300是氮化硅(Si3N4)層。對(duì)于高阻硅襯底100，“高阻硅襯底”指的是電阻率大于或等于100歐姆.厘米的硅高阻硅襯底。
[0025]減薄電感區(qū)域200上的鈍化層300的厚度；在該步驟中，例如可以通過(guò)光刻和刻蝕在電感區(qū)域200形成鈍化層300的未穿透的凹槽310，由此減薄電感區(qū)域200上的鈍化層300的厚度；圖4的俯視圖以及相對(duì)應(yīng)的圖5的截面圖示出了該步驟之后得到的結(jié)構(gòu)，其中圖5是沿圖4的虛線A-A截取的截面圖。優(yōu)選地，凹槽310的高度(即，減薄的厚度)介于鈍化層300的厚度的三分之一至三分之二之間。例如，優(yōu)選地，凹槽310的高度是鈍化層300的厚度的二分之一。
[0026]此外，如圖6所示，還可以執(zhí)行刻蝕鈍化層300以形成焊盤(pán)400等后續(xù)工藝。
[0027]在本發(fā)明的提高高阻襯底電感性能的方法中，對(duì)電感區(qū)域的鈍化層的厚度減薄，使得電感性能得到顯著提高。
[0028]此外，需要說(shuō)明的是，除非特別說(shuō)明或者指出，否則說(shuō)明書(shū)中的術(shù)語(yǔ)“第一”、“第二”、“第三”等描述僅僅用于區(qū)分說(shuō)明書(shū)中的各個(gè)組件、元素、步驟等，而不是用于表示各個(gè)組件、元素、步驟之間的邏輯關(guān)系或者順序關(guān)系等。
[0029]可以理解的是，雖然本發(fā)明已以較佳實(shí)施例披露如上，然而上述實(shí)施例并非用以限定本發(fā)明。對(duì)于任何熟悉本領(lǐng)域的技術(shù)人員而言，在不脫離本發(fā)明技術(shù)方案范圍情況下，都可利用上述揭示的技術(shù)內(nèi)容對(duì)本發(fā)明技術(shù)方案作出許多可能的變動(dòng)和修飾，或修改為等同變化的等效實(shí)施例。因此，凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實(shí)質(zhì)對(duì)以上實(shí)施例所做的任何簡(jiǎn)單修改、等同變化及修飾，均仍屬于本發(fā)明技術(shù)方案保護(hù)的范圍內(nèi)。
【主權(quán)項(xiàng)】
1.一種提高高阻襯底電感性能的方法，其特征在于包括: 提供高阻硅襯底，并且在高阻硅襯底上的中間層中的電感區(qū)域中形成有電感； 在中間層上形成鈍化層； 減薄電感區(qū)域上的鈍化層的厚度。2.根據(jù)權(quán)利要求1所述的提高高阻襯底電感性能的方法，其特征在于還包括:執(zhí)行刻蝕鈍化層以形成焊盤(pán)。3.根據(jù)權(quán)利要求1或2所述的提高高阻襯底電感性能的方法，其特征在于，通過(guò)光刻和刻蝕在電感區(qū)域形成鈍化層的未穿透的凹槽，由此減薄電感區(qū)域上的鈍化層的厚度。4.根據(jù)權(quán)利要求3所述的提高高阻襯底電感性能的方法，其特征在于，凹槽的高度介于鈍化層的厚度的三分之一至三分之二之間。5.根據(jù)權(quán)利要求1或2所述的提高高阻襯底電感性能的方法，其特征在于，凹槽的高度是鈍化層的厚度的二分之一。6.根據(jù)權(quán)利要求1或2所述的提高高阻襯底電感性能的方法，其特征在于，高阻硅襯底的電阻率大于或等于100歐姆.厘米。7.根據(jù)權(quán)利要求1或2所述的提高高阻襯底電感性能的方法，其特征在于，所述鈍化層是氮化娃Si3N4層。
【專(zhuān)利摘要】本發(fā)明提供了一種提高高阻襯底電感性能的方法，包括：提供高阻硅襯底，并且在高阻硅襯底上的中間層中的電感區(qū)域中形成有電感；在中間層上形成鈍化層；減薄電感區(qū)域上的鈍化層的厚度。在本發(fā)明的提高高阻襯底電感性能的方法中，對(duì)電感區(qū)域的鈍化層的厚度減薄，使得電感性能得到顯著提高。
【IPC分類(lèi)】H01L21/02
【公開(kāi)號(hào)】CN105470105
【申請(qǐng)?zhí)枴緾N201410465852
【發(fā)明人】黎坡
【申請(qǐng)人】上海華虹宏力半導(dǎo)體制造有限公司
【公開(kāi)日】2016年4月6日
【申請(qǐng)日】2014年9月12日