半導(dǎo)體裝置及半導(dǎo)體裝置的制造方法
【專利摘要】本發(fā)明的實(shí)施方式提供一種能夠提高成品率的半導(dǎo)體裝置及半導(dǎo)體裝置的制造方法。實(shí)施方式的半導(dǎo)體裝置具有第1導(dǎo)電型的多個(gè)第1半導(dǎo)體區(qū)域、第2導(dǎo)電型的多個(gè)第2半導(dǎo)體區(qū)域、第2導(dǎo)電型的第3半導(dǎo)體區(qū)域、第1導(dǎo)電型的第4半導(dǎo)體區(qū)域、柵極電極及柵極絕緣層。第1半導(dǎo)體區(qū)域沿第1方向延伸。第1半導(dǎo)體區(qū)域在與第1方向交叉的第2方向上設(shè)置有多個(gè)。第2半導(dǎo)體區(qū)域沿第1方向延伸。第1半導(dǎo)體區(qū)域與第2半導(dǎo)體區(qū)域在第2方向上交替地設(shè)置。至少一個(gè)第2半導(dǎo)體區(qū)域具有空隙。構(gòu)成空隙的面中的至少一個(gè)面的面方位為(100)。柵極絕緣層設(shè)置于第3半導(dǎo)體區(qū)域與柵極電極之間。
【專利說(shuō)明】半導(dǎo)體裝置及半導(dǎo)體裝置的制造方法
[0001][相關(guān)申請(qǐng)]
[0002]本申請(qǐng)享有以日本專利申請(qǐng)2015-43410號(hào)(申請(qǐng)日:2015年3月5日)為基礎(chǔ)申請(qǐng)的優(yōu)先權(quán)。本申請(qǐng)通過(guò)參照此基礎(chǔ)申請(qǐng)而包含基礎(chǔ)申請(qǐng)的全部?jī)?nèi)容。
技術(shù)領(lǐng)域
[0003]本發(fā)明的實(shí)施方式涉及一種半導(dǎo)體裝置及半導(dǎo)體裝置的制造方法。
【背景技術(shù)】
[0004]存在MOSFET (Metal Oxide Semiconductor Field Effect Transistor，金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管)等半導(dǎo)體裝置為了提高耐受電壓，而具備超級(jí)結(jié)構(gòu)造的情況。超級(jí)結(jié)構(gòu)造例如是通過(guò)在η型的半導(dǎo)體層形成多個(gè)開口，并在這些開口中形成P型的半導(dǎo)體層而形成。此時(shí)，開口中所形成的半導(dǎo)體層可以具有空隙(void)。在開口中所形成的半導(dǎo)體層具有空隙的情況下，有可能會(huì)使半導(dǎo)體裝置的可靠性降低、成品率降低。

【發(fā)明內(nèi)容】

[0005]本發(fā)明要解決的問(wèn)題在于提供一種能夠提高成品率的半導(dǎo)體裝置及半導(dǎo)體裝置的制造方法。
[0006]實(shí)施方式的半導(dǎo)體裝置具有第I導(dǎo)電型的多個(gè)第I半導(dǎo)體區(qū)域、第2導(dǎo)電型的多個(gè)第2半導(dǎo)體區(qū)域、第2導(dǎo)電型的第3半導(dǎo)體區(qū)域、第I導(dǎo)電型的第4半導(dǎo)體區(qū)域、柵極電極及柵極絕緣層。
[0007]第I半導(dǎo)體區(qū)域沿第I方向延伸。第I半導(dǎo)體區(qū)域在與第I方向交叉的第2方向上設(shè)置有多個(gè)。
[0008]第2半導(dǎo)體區(qū)域沿第I方向延伸。第I半導(dǎo)體區(qū)域與第2半導(dǎo)體區(qū)域在第2方向上交替地設(shè)置。至少一個(gè)第2半導(dǎo)體區(qū)域具有空隙。構(gòu)成空隙的面中的至少一個(gè)面的面方位為(100) ο
[0009]第3半導(dǎo)體區(qū)域設(shè)置于第2半導(dǎo)體區(qū)域上。
[0010]第4半導(dǎo)體區(qū)域選擇性地設(shè)置于第3半導(dǎo)體區(qū)域上。
[0011]柵極絕緣層設(shè)置于第3半導(dǎo)體區(qū)域與柵極電極之間。
【附圖說(shuō)明】
[0012]圖1是表示第I實(shí)施方式的半導(dǎo)體裝置的一部分的立體剖視圖。
[0013]圖2是將圖1的一部分放大的剖視圖。
[0014]圖3是表示第I實(shí)施方式的半導(dǎo)體裝置的一部分的俯視圖。
[0015]圖4(a)及(b)是表示第I實(shí)施方式的半導(dǎo)體裝置的制造步驟的步驟剖視圖。
[0016]圖5(a)及(b)是表示第I實(shí)施方式的半導(dǎo)體裝置的制造步驟的步驟剖視圖。
[0017]圖6(a)及(b)是表示第I實(shí)施方式的半導(dǎo)體裝置的制造步驟的步驟剖視圖。
[0018]圖7(a)及(b)是表示第I實(shí)施方式的半導(dǎo)體裝置的制造步驟的步驟剖視圖。
[0019]圖8(a)及(b)是表示第I實(shí)施方式的半導(dǎo)體裝置的制造步驟的步驟剖視圖。
[0020]圖9(a)及(b)是表示第I實(shí)施方式的半導(dǎo)體裝置的制造步驟的步驟剖視圖。
[0021]圖10(a)及(b)是表示第I實(shí)施方式的半導(dǎo)體裝置的制造步驟的步驟剖視圖。
[0022]圖11 (a)及(b)是表示第I實(shí)施方式的半導(dǎo)體裝置的制造步驟的步驟剖視圖。
[0023]圖12是表示第2實(shí)施方式的半導(dǎo)體裝置的一部分的立體剖視圖。
[0024]圖13是將圖12的一部分放大的剖視圖。
[0025]圖14(a)及(b)是表示第2實(shí)施方式的半導(dǎo)體裝置的制造步驟的步驟剖視圖。
[0026]圖15(a)及(b)是表示第2實(shí)施方式的半導(dǎo)體裝置的制造步驟的步驟剖視圖。
[0027]圖16(a)及(b)是表示第2實(shí)施方式的半導(dǎo)體裝置的制造步驟的步驟剖視圖。
[0028]圖17(a)及(b)是表示第2實(shí)施方式的半導(dǎo)體裝置的制造步驟的步驟剖視圖。
【具體實(shí)施方式】
[0029]以下，一邊參照附圖，一邊對(duì)本發(fā)明的各實(shí)施方式進(jìn)行說(shuō)明。
[0030]此外，附圖為示意圖或概念圖，各部分的厚度與寬度的關(guān)系、部分之間的大小的比率等未必與實(shí)際情況相同。并且，即使是表示相同部分的情況，也存在彼此的尺寸或比率不同地由附圖表示的情況。
[0031]并且，在本申請(qǐng)的說(shuō)明書與各圖中，對(duì)與已經(jīng)說(shuō)明過(guò)的要素相同的要素標(biāo)注相同符號(hào)，并適當(dāng)省略詳細(xì)的說(shuō)明。
[0032]在以下的說(shuō)明中，n+、n及p+、p、p的記載是表示各導(dǎo)電型的雜質(zhì)濃度的相對(duì)高低。也就是說(shuō)，n+表示η型的雜質(zhì)濃度相對(duì)高于η。并且，P+表示P型的雜質(zhì)濃度相對(duì)高于P，P表示P型的雜質(zhì)濃度相對(duì)低于P。
[0033]也可以針對(duì)以下所說(shuō)明的各實(shí)施方式，使各半導(dǎo)體區(qū)域的P型與η型反轉(zhuǎn)而實(shí)施各實(shí)施方式。
[0034](第I實(shí)施方式)
[0035]使用圖1?圖3對(duì)第I實(shí)施方式的半導(dǎo)體裝置100進(jìn)行說(shuō)明。
[0036]圖1是表示第I實(shí)施方式的半導(dǎo)體裝置100的一部分的立體剖視圖。
[0037]圖2是將圖1的一部分放大的剖視圖。
[0038]圖3是表不第I實(shí)施方式的半導(dǎo)體裝置100的一部分的俯視圖。
[0039]第I實(shí)施方式的半導(dǎo)體裝置100例如為M0SFET。
[0040]第I實(shí)施方式的半導(dǎo)體裝置100具有η+型漏極區(qū)域15、η型半導(dǎo)體層10、ρ型半導(dǎo)體區(qū)域12 (第2導(dǎo)電型的第2半導(dǎo)體區(qū)域)、P型基底區(qū)域13 (第3半導(dǎo)體區(qū)域)、η+型源極區(qū)域14(第4半導(dǎo)體區(qū)域)、P+型接觸區(qū)域16、柵極電極20、柵極絕緣層21、漏極電極30及源極電極31。η型半導(dǎo)體層10具有η型半導(dǎo)體區(qū)域11 (第I導(dǎo)電型的第I半導(dǎo)體區(qū)域)。
[0041]η+型漏極區(qū)域15與漏極電極30電連接。在η +型漏極區(qū)域15上，設(shè)置有η型半導(dǎo)體層10。
[0042]η型半導(dǎo)體層10具有η型半導(dǎo)體區(qū)域11。η型半導(dǎo)體區(qū)域11沿第I方向延伸。并且，η型半導(dǎo)體區(qū)域11在與第I方向交叉的第2方向上設(shè)置有多個(gè)。第I方向例如為圖I所示的X方向。并且，第2方向例如為圖1所示的Y方向。在圖1所示的例子中，第I方向與第2方向相互正交。
[0043]P型半導(dǎo)體區(qū)域12在X方向上設(shè)置有多個(gè)，各個(gè)P型半導(dǎo)體區(qū)域12沿Y方向延伸。各個(gè)P型半導(dǎo)體區(qū)域12設(shè)置于在X方向上相鄰的η型半導(dǎo)體區(qū)域11彼此之間。由η型半導(dǎo)體區(qū)域11與P型半導(dǎo)體區(qū)域12形成超級(jí)結(jié)構(gòu)造。
[0044]在P型半導(dǎo)體區(qū)域12上及η型半導(dǎo)體區(qū)域11的一部分上，設(shè)置有P型基底區(qū)域
13。P型基底區(qū)域13例如在X方向上設(shè)置有多個(gè)，各個(gè)P型基底區(qū)域13設(shè)置于各個(gè)P型半導(dǎo)體區(qū)域12上。
[0045]P型半導(dǎo)體區(qū)域12具有空隙25。空隙25設(shè)置于各個(gè)ρ型半導(dǎo)體區(qū)域12。也就是說(shuō)，空隙25在X方向上設(shè)置有多個(gè)。也可以是，ρ型半導(dǎo)體區(qū)域12具有空隙25的一部分，P型基底區(qū)域13具有空隙25的另一部分。
[0046]在ρ型基底區(qū)域13上，選擇性地設(shè)置有η+型源極區(qū)域14。如圖1所示，也可以在P型基底區(qū)域13上，還選擇性地設(shè)置有P+型接觸區(qū)域16。作為一例，ρ +型接觸區(qū)域16的至少一部分例如在第3方向上與空隙25的至少一部分并排。第3方向例如為圖1所示的Z方向。在圖1所示的例子中，第3方向與第I方向及第2方向正交。
[0047]柵極電極20設(shè)置于η型半導(dǎo)體區(qū)域11上。柵極電極20例如在X方向上設(shè)置有多個(gè)，各個(gè)柵極電極20沿Y方向延伸。柵極電極20位于在X方向上相鄰的ρ型基底區(qū)域13之間。并且，在X方向上相鄰的柵極電極20之間，設(shè)置有多個(gè)η+型源極區(qū)域14，ρ +型接觸區(qū)域16設(shè)置于這些η+型源極區(qū)域14之間。
[0048]柵極絕緣層21至少設(shè)置于柵極電極20與ρ型基底區(qū)域13之間。在圖1所示的例子中，柵極絕緣層21設(shè)置于η型半導(dǎo)體區(qū)域11的一部分、ρ型基底區(qū)域13、以及η +型源極區(qū)域14與柵極電極20之間。
[0049]在柵極電極20與源極電極31之間設(shè)置有絕緣層，柵極電極20與源極電極31電分咼。
[0050]在對(duì)漏極電極30施加有相對(duì)于源極電極31為正的電壓的狀態(tài)下，對(duì)柵極電極20施加閾值以上的電壓，由此MOSFET成為導(dǎo)通狀態(tài)。此時(shí)，在ρ型基底區(qū)域13的柵極絕緣層21附近的區(qū)域形成通道(反轉(zhuǎn)層)。
[0051]MOSFET為斷開狀態(tài)，且相對(duì)于源極電極31的電位而言對(duì)漏極電極30施加正電位時(shí)，空乏層從η型半導(dǎo)體區(qū)域11與ρ型半導(dǎo)體區(qū)域12的ρη結(jié)面擴(kuò)展至η型半導(dǎo)體區(qū)域11及P型半導(dǎo)體區(qū)域12。因?yàn)橥ㄟ^(guò)使η型半導(dǎo)體區(qū)域11及ρ型半導(dǎo)體區(qū)域12在和η型半導(dǎo)體區(qū)域11與ρ型半導(dǎo)體區(qū)域12的結(jié)面垂直的方向上空乏化，以此來(lái)抑制和η型半導(dǎo)體區(qū)域11與ρ型半導(dǎo)體區(qū)域12的結(jié)面平行的方向的電場(chǎng)集中，所以獲得高耐受電壓。
[0052]η+型漏極區(qū)域15、η型半導(dǎo)體層10、ρ型半導(dǎo)體區(qū)域12、ρ型基底區(qū)域13、η +型源極區(qū)域14及ρ+型接觸區(qū)域16的主成分例如為硅(Si)。柵極電極20例如包含多晶硅。柵極絕緣層21例如包含氧化硅。漏極電極30及源極電極31例如包含招、銅、鎳、鈦、或鎢等金屬材料。
[0053]圖2是將圖1的ρ型半導(dǎo)體區(qū)域12附近放大的圖。
[0054]ρ型半導(dǎo)體區(qū)域12例如如圖2所示，具有第I部分121與第2部分122。
[0055]第I部分121設(shè)置于空隙25周邊。換句話說(shuō)，空隙25設(shè)置于第I部分121。第2部分122的至少一部分在X方向上，設(shè)置于第I部分121與η型半導(dǎo)體區(qū)域11之間。并且，第2部分122在Z方向上，設(shè)置于第I部分121與η型半導(dǎo)體層10之間。第I部分121中的P型雜質(zhì)濃度例如比第2部分122中的ρ型雜質(zhì)濃度低。
[0056]ρ型半導(dǎo)體區(qū)域12例如如圖2所示，具有第I面S1、第2面S2、第4面S4及第5面S5。第I面SI及第4面S4為與X方向交叉的面。第2面S2及第5面S5為與Z方向交叉的面?？障?5例如含有包含第I面S1、第2面S2、第4面S4及第5面S5的多個(gè)面。
[0057]第I面S1、第2面S2、第4面S4及第5面S5的至少任一面的面方位為(001)。在一例中，第I面S1、第2面S2、第4面S4及第5面S5的面方位均為(001)。此外，此處，對(duì)P型半導(dǎo)體區(qū)域12包含Si作為主成分的情況進(jìn)行說(shuō)明。并且，以等效物的形式對(duì)(100)、
(010)及(001)的各面方位進(jìn)行說(shuō)明。
[0058]圖3是表示包含圖1的Α-Α’線的平面中的半導(dǎo)體裝置100的一部分的俯視圖。
[0059]如圖3所示，空隙25沿Y方向延伸。第I面SI及第4面S4沿Y方向延伸。
[0060]ρ型半導(dǎo)體區(qū)域12例如還具有第3面S3及第6面S6。第3面S3及第6面S6為與Y方向交叉的面。第3面S3的面方位及第6面S6的面方位例如為(100)。
[0061]接著，對(duì)第I實(shí)施方式的半導(dǎo)體裝置100的制造方法的一例進(jìn)行說(shuō)明。
[0062]圖4?圖11是表示第I實(shí)施方式的半導(dǎo)體裝置100的制造步驟的步驟剖視圖。
[0063]首先，準(zhǔn)備η+型的半導(dǎo)體基板(以下，稱為基板)15a。基板15a的主成分例如為娃(Si)?；?5a包含η型雜質(zhì)。作為η型雜質(zhì)，例如可以使用砷或磷。
[0064]接著，如圖4(a)所示，在基板15a上，一邊添加η型雜質(zhì)，一邊使Si外延生長(zhǎng)，由此形成η型半導(dǎo)體層10a。η型半導(dǎo)體層1a例如使用CVD (Chemical Vapor Deposit1n,化學(xué)氣相沉積)法形成。作為形成η型半導(dǎo)體層1a時(shí)的氣體，例如可以使用SiH2Cl2S肥1(:13等硅烷系氣體。
[0065]接著，在η型半導(dǎo)體層1a上形成掩膜Ml。掩膜Ml例如是通過(guò)如下操作而形成:通過(guò)將η型半導(dǎo)體層1a的表面熱氧化而形成氧化硅層，并使此氧化硅層圖案化。
[0066]繼而，如圖4(b)所示，使用掩膜Μ1，在η型半導(dǎo)體層1a形成開口 0Ρ1。開口 OPl在X方向上設(shè)置有多個(gè)，各個(gè)開口 OPl沿Y方向延伸。此時(shí)，開口 OPl的側(cè)壁的面方位為
(100)ο
[0067]開口 OPl例如使用光刻法及RIE (Reactive 1n Etching，反應(yīng)離子蝕刻)法形成。也可以在形成開口 OPl之后，利用濕式蝕刻或⑶E(Chemical Dry Etching，化學(xué)干式蝕刻)去除因RIE在開口 OPl的內(nèi)壁上產(chǎn)生的損傷層。
[0068]接著，如圖5(a)所示，在開口 OPl的內(nèi)壁上，一邊添加P型雜質(zhì)，一邊使Si外延生長(zhǎng)，由此形成P型半導(dǎo)體層122a。ρ型半導(dǎo)體層122a是沿開口 OPl的內(nèi)壁而設(shè)置。作為ρ型雜質(zhì)，例如可以使用硼。
[0069]接著，如圖5(b)所示，使Si在ρ型半導(dǎo)體層122a上外延生長(zhǎng)，由此形成半導(dǎo)體層121a。半導(dǎo)體層121a例如是在形成半導(dǎo)體層121a時(shí)，不使包含雜質(zhì)的氣體流至形成有半導(dǎo)體層121a的空間的前提下形成?；蛘?，半導(dǎo)體層121a形成為半導(dǎo)體層121a中的ρ型雜質(zhì)濃度比P型半導(dǎo)體層122a中的ρ型雜質(zhì)濃度低。
[0070]此時(shí)，空隙25a形成于半導(dǎo)體層121a中?？障?5a的上端在Z方向上的位置例如與掩膜Ml的下端在Z方向上的位置大致相等。
[0071]ρ型半導(dǎo)體層122a及半導(dǎo)體層121a例如使用CVD法而形成。作為形成這些半導(dǎo)體層時(shí)的氣體，可以使用所述硅烷系氣體。此時(shí)，通過(guò)進(jìn)而一并使用HCl等含有氯的氣體，而能夠抑制Si堆積于掩膜Ml的側(cè)壁。
[0072]接著，如圖6 (a)所示，例如使用 CMP (Chemical Mechanical Polishing，化學(xué)機(jī)械研磨)法對(duì)半導(dǎo)體層121a的表面進(jìn)行研磨。利用此步驟，掩膜Ml露出。繼而，如圖6(b)所示，去除露出的掩膜Ml。
[0073]接著，對(duì)η型半導(dǎo)體層10a、半導(dǎo)體層121a及ρ型半導(dǎo)體層122a進(jìn)行加熱處理。利用加熱處理，產(chǎn)生各半導(dǎo)體層所包含的Si的迀移。結(jié)果，降低η型半導(dǎo)體層1a的上表面與半導(dǎo)體層121a的上表面之間的階差，而使表面平坦化。
[0074]同時(shí)，因Si的迀移，空隙25a的形狀發(fā)生變化，獲得如圖7(a)所示的空隙25。其原因在于:因Si的迀移，在形成空隙25a的面上，出現(xiàn)表面能量更穩(wěn)定的(100)面。
[0075]對(duì)η型半導(dǎo)體層10a、半導(dǎo)體層121a及ρ型半導(dǎo)體層122a的加熱處理也可以與Si層向η型半導(dǎo)體層1a及半導(dǎo)體層121a上的外延生長(zhǎng)同時(shí)進(jìn)行?；蛘撸部梢栽赟i層的外延生長(zhǎng)之后，還進(jìn)行加熱處理。通過(guò)使Si層在η型半導(dǎo)體層1a及半導(dǎo)體層121a上外延生長(zhǎng)，而能夠增長(zhǎng)空隙25a的上端與半導(dǎo)體層的表面之間的距離。
[0076]并且，此時(shí)，從ρ型半導(dǎo)體層122a向半導(dǎo)體層121a，產(chǎn)生ρ型雜質(zhì)的擴(kuò)散。結(jié)果，能夠形成具有與圖2及圖3所示的第I部分121及第2部分122對(duì)應(yīng)的部分的ρ型半導(dǎo)體層12b。
[0077]接著，如圖7(b)所示，在η型半導(dǎo)體層1a上，形成開Π0Ρ2。開Π0Ρ2在X方向上設(shè)置有多個(gè)，各個(gè)開口 0Ρ2沿Y方向延伸。
[0078]接著，如圖8 (a)所示，在η型半導(dǎo)體層1a的表面及ρ型半導(dǎo)體層12b的表面上，形成絕緣層ILl。絕緣層ILl例如包含氧化硅，通過(guò)將η型半導(dǎo)體層1a的表面及ρ型半導(dǎo)體層12b的表面熱氧化而形成。
[0079]接著，在絕緣層ILl上，形成導(dǎo)電層。導(dǎo)電層例如包含多晶硅，使用CVD法形成。繼而，使用濕式蝕刻法，使導(dǎo)電層的表面后退。結(jié)果，導(dǎo)電層如圖8(b)所示分?jǐn)喑啥鄠€(gè)，而形成柵極電極20。
[0080]接著，如圖9(a)所示，在絕緣層ILl上及柵極電極20上，形成絕緣層IL2。絕緣層IL2例如包含氧化硅，使用CVD法形成。
[0081]接著，如圖9(b)所示，通過(guò)將絕緣層ILl的一部分及絕緣層IL2的一部分去除，而使η型半導(dǎo)體層1a的表面及ρ型半導(dǎo)體層12b的表面露出。利用此步驟，絕緣層ILl及絕緣層IL2分?jǐn)喑啥鄠€(gè)，而形成絕緣層ILla及絕緣層IL2a。由絕緣層ILla及絕緣層IL2a，構(gòu)成圖1所示的柵極絕緣層21。
[0082]接著，如圖10(a)所示，在η型半導(dǎo)體層1a的表面及ρ型半導(dǎo)體層12b的表面，離子注入P型雜質(zhì)，由此形成P型基底區(qū)域13。此時(shí)，η型半導(dǎo)體層1a中的ρ型基底區(qū)域13以外的區(qū)域與圖1所示的η型半導(dǎo)體層10對(duì)應(yīng)。并且，ρ型半導(dǎo)體層12b中的ρ型基底區(qū)域13以外的區(qū)域與圖1所示的ρ型半導(dǎo)體區(qū)域12對(duì)應(yīng)。
[0083]接著，在ρ型基底區(qū)域13的表面的一部分離子注入η型雜質(zhì)，由此形成η+型源極區(qū)域14。繼而，如圖10(b)所示，在ρ型基底區(qū)域13的表面的另一部分離子注入ρ型雜質(zhì)，由此形成P+型接觸區(qū)域16。
[0084]接著，如圖11(a)所示，在n+型源極區(qū)域14上及p+型接觸區(qū)域16上形成源極電極31。
[0085]接著，對(duì)基板15a的背面進(jìn)行研磨直到基板15a成為特定的厚度為止。利用此步驟，形成圖1所示的n+型漏極區(qū)域15。繼而，如圖11(b)所示，通過(guò)在基板的背面形成漏極電極30，而制作出半導(dǎo)體裝置100。
[0086]此處，對(duì)本實(shí)施方式的半導(dǎo)體裝置的作用及效果進(jìn)行說(shuō)明。
[0087]在本實(shí)施方式中，ρ型半導(dǎo)體區(qū)域12具有空隙25，形成此空隙25的面中的至少一個(gè)面的面方位為(100)。通過(guò)采用這種構(gòu)成，能夠提高制造半導(dǎo)體裝置時(shí)的成品率。
[0088]這是因?yàn)橐韵碌睦碛伞?br>[0089]例如，在開口 OPl的側(cè)壁的面方位為(110)的情況下，Si —邊使(111)面顯露，一邊在側(cè)壁上生長(zhǎng)。在此情況下，開口 OPl的開口端附近的生長(zhǎng)速度比底部附近的生長(zhǎng)速度快，并且將開口端堵塞之后，容易在空隙的上方形成位錯(cuò)。當(dāng)形成位錯(cuò)時(shí)，泄漏電流有可能會(huì)在形成有位錯(cuò)的部分流動(dòng)。因此，例如，盡管MOSFET為斷開狀態(tài)，也可能會(huì)產(chǎn)生電流流動(dòng)等問(wèn)題。結(jié)果，半導(dǎo)體裝置的成品率降低。并且，在此情況下，形成空隙25的面的面方位成為(100)以外的面方位。
[0090]與此相對(duì)，在開口 OPl的側(cè)壁的面方位為(100)的情況下，形成于此側(cè)壁上的Si一邊使(100)面顯露，一邊在與各個(gè)側(cè)壁垂直的方向上生長(zhǎng)。因此，形成空隙25的面中的沿著開口 OPl的側(cè)壁的面的面方位成為(100)。并且，如果Si從開口 OPl的側(cè)壁生長(zhǎng)，將開口端堵塞，那么之后，Si便會(huì)在Z方向上結(jié)晶生長(zhǎng)。因此，形成空隙，并且降低在空隙的上部產(chǎn)生缺陷或轉(zhuǎn)變等的可能性。
[0091]進(jìn)而，通過(guò)進(jìn)行加熱處理，而產(chǎn)生Si的迀移，形成空隙25的其他面的面方位也成為(100)。此時(shí)，同時(shí)因Si的迀移，空隙25的上端位置變低。也就是說(shuō)，能夠增長(zhǎng)P+型接觸區(qū)域16的表面或ρ型基底區(qū)域13的表面與空隙25的上端位置之間的距離。因此，能夠在將半導(dǎo)體層埋入開口 OPl后的平坦化步驟中，降低空隙25露出的可能性。
[0092]因此，在形成空隙25的面中的與X方向交叉的面、與Y方向交叉的面、及與Z方向交叉的面的面方位均為(100)的情況下，能夠進(jìn)一步提高制造具有空隙的半導(dǎo)體裝置時(shí)的成品率。
[0093]在空隙25設(shè)置于ρ型半導(dǎo)體區(qū)域12的情況下，ρ型半導(dǎo)體區(qū)域12中的ρ型雜質(zhì)的總量可能會(huì)根據(jù)空隙25的體積而降低。然而，根據(jù)本實(shí)施方式，空隙25設(shè)置于ρ型半導(dǎo)體區(qū)域12中的ρ型雜質(zhì)濃度低的第I部分121。
[0094]因此，即使在ρ型半導(dǎo)體區(qū)域12具有空隙25的情況下，也能夠降低空隙25對(duì)P型半導(dǎo)體區(qū)域12中的ρ型雜質(zhì)總量造成的影響。并且，通過(guò)采用這種構(gòu)成，即使在空隙25的體積發(fā)生變動(dòng)的情況下，也能夠降低空隙25的體積變動(dòng)對(duì)ρ型半導(dǎo)體區(qū)域12中的ρ型雜質(zhì)總量造成的影響。
[0095](第2實(shí)施方式)
[0096]使用圖12及圖13對(duì)第2實(shí)施方式的半導(dǎo)體裝置200進(jìn)行說(shuō)明。
[0097]圖12是表示第2實(shí)施方式的半導(dǎo)體裝置200的一部分的立體剖視圖。
[0098]圖13是將圖12的一部分放大的剖視圖。
[0099]將半導(dǎo)體裝置200與半導(dǎo)體裝置100進(jìn)行比較，例如，源極電極31與各半導(dǎo)體區(qū)域的連接面的形狀不同。關(guān)于半導(dǎo)體裝置200中的其他構(gòu)造，例如可以采用與半導(dǎo)體裝置100相同的構(gòu)造。
[0100]如圖12所示，例如，n+型源極區(qū)域14的上表面在Z方向上的位置與P+型接觸區(qū)域16的上表面在Z方向上的位置不同。并且，在從接觸區(qū)域16朝向柵極絕緣層21的方向上，n+型源極區(qū)域14的上表面的高度發(fā)生變化。
[0101]作為具體的例子，如圖13所示，距離D2長(zhǎng)于距離D1，距離D3長(zhǎng)于距離D2。
[0102]距離Dl是第3部分P3與第4部分P4之間的Z方向上的距離。第3部分P3是η型半導(dǎo)體層10與ρ型半導(dǎo)體區(qū)域12的ρη結(jié)面的上端。第4部分Ρ4是η +型源極區(qū)域14的上表面中的與第3部分Ρ3在Z方向上重疊的部分。但是，根據(jù)η+型源極區(qū)域14及ρ +型接觸區(qū)域16的形狀或大小，第4部分Ρ4可能是ρ型基底區(qū)域13的上表面的一部分或ρ+型接觸區(qū)域16的上表面的一部分。
[0103]距離D2是如下距離，也就是η型半導(dǎo)體層10與ρ型基底區(qū)域13的ρη結(jié)面與柵極絕緣層21連接的點(diǎn)、和η+型源極區(qū)域14的上表面與柵極絕緣層21連接的點(diǎn)之間的Z方向上的距離。
[0104]距離D3是第3部分Ρ3在Z方向上的位置與第5部分Ρ5在Z方向上的位置之間的距離。第5部分Ρ5是ρ+型接觸區(qū)域16的上表面中的與ρ型半導(dǎo)體區(qū)域12的X方向上的中心在Z方向上重疊的部分。例如，在不設(shè)置P+型接觸區(qū)域16的情況等下，第5部分Ρ5可能是P型基底區(qū)域13的上表面的一部分。
[0105]接著，對(duì)第2實(shí)施方式的半導(dǎo)體裝置200的制造方法的一例進(jìn)行說(shuō)明。
[0106]圖14?圖17是表示第2實(shí)施方式的半導(dǎo)體裝置200的制造步驟的步驟剖視圖。
[0107]首先，準(zhǔn)備η+型的基板15a，如圖14(a)所示，在基板15a上，一邊添加η型雜質(zhì)，一邊使Si外延生長(zhǎng)，由此形成η型半導(dǎo)體層10a。
[0108]接著，在η型半導(dǎo)體層1a上形成掩膜Ml。掩膜Ml例如包含光阻劑或氧化硅。繼而，如圖14(b)所示，使用掩膜M1，將η型半導(dǎo)體層1a的表面的一部分去除。利用此步驟，在η型半導(dǎo)體層1a的上表面，形成朝Z方向突出的突出部ΡΡ。突出部PP例如在X方向上形成有多個(gè)，各個(gè)突出部PP沿Y方向延伸。
[0109]接著，如圖15(a)所示，形成覆蓋突出部PP的掩膜M2。掩膜M2與突出部PP在Y方向及Z方向上重疊。在Y方向上，突出部PP位于掩膜M2的一部分與掩膜M2的另一部分之間。
[0110]掩膜M2例如包含氧化硅。掩膜M2例如是通過(guò)如下操作而形成:通過(guò)將η型半導(dǎo)體層1a的表面熱氧化而形成氧化硅層，并使此氧化硅層圖案化。
[0111]接著，如圖15 (b)所示，使用掩膜M2，在η型半導(dǎo)體層1a形成開口 OPl。開口 OPl例如使用RIE法形成。
[0112]接著，如圖16(a)所示，在開口 OPl的內(nèi)壁上，一邊添加P型雜質(zhì)，一邊使Si外延生長(zhǎng)，由此形成P型半導(dǎo)體層122a。P型半導(dǎo)體層122a是沿開口 OPl的內(nèi)壁而設(shè)置。
[0113]接著，如圖16(b)所示，使Si在ρ型半導(dǎo)體層122a上外延生長(zhǎng)，由此形成半導(dǎo)體層121a。半導(dǎo)體層121a例如在不添加ρ型雜質(zhì)的前提下形成。此時(shí)，空隙25a形成于半導(dǎo)體層121a中。空隙25a的上端的位置例如與掩膜M2的下端的位置大致相等。
[0114]接著，例如使用CMP法使半導(dǎo)體層121a的表面平坦化。利用此步驟，掩膜M2露出。并且，半導(dǎo)體層121a的上表面的位置例如與掩膜M2的上表面的位置相等。繼而，如圖17(a)所示，去除掩膜M2。
[0115]接著，對(duì)η型半導(dǎo)體層10a、半導(dǎo)體層121a及ρ型半導(dǎo)體層122a進(jìn)行加熱處理。結(jié)果如圖17(b)所示，降低η型半導(dǎo)體層1a的上表面與半導(dǎo)體層121a的上表面之間的階差，而使表面平坦化。并且，同時(shí)，因Si的迀移，空隙25a的形狀發(fā)生變化，而獲得空隙25。
[0116]之后，通過(guò)進(jìn)行與圖7 (b)?圖11所示的步驟相同的步驟，而獲得半導(dǎo)體裝置200。
[0117]在本實(shí)施方式的制造方法中，在η型半導(dǎo)體層1a上形成突出部ΡΡ，形成與此突出部PP重疊的掩膜M2，使用此掩膜M2，在η型半導(dǎo)體層1a上形成開口 OPl。因此，能夠使將半導(dǎo)體層121a埋入開口 OPl內(nèi)且進(jìn)行半導(dǎo)體層121a的平坦化后的該半導(dǎo)體層121a的高度增高，增高程度為突出部PP的高度。
[0118]通過(guò)采用這種方法，能夠增長(zhǎng)半導(dǎo)體層121a的上表面與空隙25a的上端之間的距離，能夠降低在半導(dǎo)體層121a的平坦化后空隙25a露出的可能性。因此，根據(jù)本實(shí)施方式，能夠提高半導(dǎo)體裝置的制造時(shí)的成品率。
[0119]并且，在開口 OPl的側(cè)壁的面方位為(100)的情況下，Si在與側(cè)壁垂直的方向上生長(zhǎng)。因此，空隙25a的上端的位置與掩膜M2的下端的位置大致相等。因此，當(dāng)開口 OPl的側(cè)壁的面方位為(100)時(shí)存在如下情況:與開口 OPl的側(cè)壁的面方位為(100)以外的情況相比，半導(dǎo)體層121a的上表面與空隙25a的上端之間的距離變短。
[0120]根據(jù)本實(shí)施方式，能夠增長(zhǎng)半導(dǎo)體層121a的上表面與空隙25a的上端之間的距離，因此本實(shí)施方式在開口 OPl的側(cè)壁的面方位為(100)的情況下特別有效。
[0121]并且，在利用加熱處理使各半導(dǎo)體層的表面平坦化的情況下，加熱處理后的ρ型半導(dǎo)體層12b的表面與空隙25之間的Z方向上的距離取決于比掩膜M2的下端的位置形成于更上方的半導(dǎo)體層的體積。通過(guò)形成突出部PP，并形成在Y方向上與此突出部PP重疊的掩膜M2，能夠增加比掩膜M2的下端的位置形成于更上方的半導(dǎo)體層的體積。
[0122]因此，根據(jù)本實(shí)施方式，能夠增長(zhǎng)加熱處理后的ρ型半導(dǎo)體層12b的表面與空隙25之間的Z方向上的距離，而能夠提高半導(dǎo)體裝置的制造時(shí)的成品率。
[0123]關(guān)于以上所說(shuō)明的各實(shí)施方式中的各半導(dǎo)體區(qū)域之間的雜質(zhì)濃度的相對(duì)高低，例如能使用SCM(Scanning Capacitance Microscopy，掃描型靜電電容顯微鏡)進(jìn)行確認(rèn)。此夕卜，可以將各半導(dǎo)體區(qū)域中的載流子濃度看作與各半導(dǎo)體區(qū)域中活化的雜質(zhì)濃度相等的濃度。因此，關(guān)于各半導(dǎo)體區(qū)域之間的載流子濃度的相對(duì)高低，也能使用SCM進(jìn)行確認(rèn)。
[0124]并且，關(guān)于各半導(dǎo)體區(qū)域中的雜質(zhì)濃度，例如能利用SIMS (secondary 1n massspectroscopy, 二次離子質(zhì)譜法)進(jìn)行測(cè)定。
[0125]以上，雖然例示了本發(fā)明的若干實(shí)施方式，但這些實(shí)施方式是作為示例而提出，并不意圖限定發(fā)明的范圍。這些新穎的實(shí)施方式能夠以其他各種形態(tài)實(shí)施，且能夠在不脫離發(fā)明的主旨的范圍內(nèi)，進(jìn)行各種省略、替換、變更等。這些實(shí)施方式或其變化例包含于發(fā)明的范圍或主旨內(nèi)，并且包含于權(quán)利要求書所記載的發(fā)明及其均等的范圍內(nèi)。并且，所述的各實(shí)施方式能夠相互進(jìn)行組合而實(shí)施。
[0126][符號(hào)的說(shuō)明]
[0127]100、200半導(dǎo)體裝置
[0128]10η型半導(dǎo)體層
[0129]11η型半導(dǎo)體區(qū)域
[0130]12P型半導(dǎo)體區(qū)域
[0131]13P型基底區(qū)域
[0132]14P+型源極區(qū)域
[0133]15η+型漏極區(qū)域
[0134]16P+型接觸區(qū)域
[0135]20柵極電極
[0136]21柵極絕緣層
[0137]25空隙
[0138]30漏極電極
[0139]31源極電極
【主權(quán)項(xiàng)】
1.一種半導(dǎo)體裝置，其特征在于包括: 第I導(dǎo)電型的第I半導(dǎo)體區(qū)域，沿第I方向延伸，在與所述第I方向交叉的第2方向上設(shè)置有多個(gè)； 第2導(dǎo)電型的多個(gè)第2半導(dǎo)體區(qū)域，沿所述第I方向延伸，在所述第2方向上與所述第I半導(dǎo)體區(qū)域交互地設(shè)置，至少一個(gè)具有空隙，構(gòu)成所述空隙的面中的至少一個(gè)面的面方位為(100); 第2導(dǎo)電型的第3半導(dǎo)體區(qū)域，設(shè)置于所述第2半導(dǎo)體區(qū)域之上； 第I導(dǎo)電型的第4半導(dǎo)體區(qū)域，選擇性地設(shè)置于所述第3半導(dǎo)體區(qū)域之上； 柵極電極；以及 柵極絕緣層，設(shè)置于所述第3半導(dǎo)體區(qū)域與所述柵極電極之間。2.一種半導(dǎo)體裝置，其特征在于包括: 第I導(dǎo)電型的第I半導(dǎo)體區(qū)域，沿第I方向延伸，在與所述第I方向交叉的第2方向上設(shè)置有多個(gè)； 第2導(dǎo)電型的多個(gè)第2半導(dǎo)體區(qū)域，沿所述第I方向延伸，在所述第2方向上與所述第I半導(dǎo)體區(qū)域交互地設(shè)置，至少一個(gè)具有空隙； 第2導(dǎo)電型的第3半導(dǎo)體區(qū)域，設(shè)置于所述第2半導(dǎo)體區(qū)域之上； 第I導(dǎo)電型的第4半導(dǎo)體區(qū)域，選擇性地設(shè)置于所述第3半導(dǎo)體區(qū)域之上； 柵極電極；以及 柵極絕緣層，設(shè)置于所述第3半導(dǎo)體區(qū)域與所述柵極電極之間；並且 所述第2半導(dǎo)體區(qū)域的與所述第I半導(dǎo)體區(qū)域?qū)ο虻拿姘娣轿?100)。3.根據(jù)權(quán)利要求1或2所述的半導(dǎo)體裝置，其特征在于: 所述至少一個(gè)的所述第2半導(dǎo)體區(qū)域包含: 第I面，與所述第I方向交叉；以及 第2面，與垂直于所述第I方向及所述第2方向的第3方向交叉；並且 所述第I面的面方位及所述第2面的面方位為(100); 所述空隙是由包含所述第I面及所述第2面的多個(gè)面形成。4.根據(jù)權(quán)利要求1或2所述的半導(dǎo)體裝置，其特征在于: 所述至少一個(gè)的所述第2半導(dǎo)體區(qū)域包含: 第I部分；以及 第2部分，設(shè)置于第I部分與第I半導(dǎo)體區(qū)域之間，具有比第I部分的第2導(dǎo)電型的載流子濃度高的第2導(dǎo)電型的載流子濃度；並且所述空隙設(shè)置于所述第I部分。5.根據(jù)權(quán)利要求1或2所述的半導(dǎo)體裝置，其特征在于:所述空隙沿所述第I方向延伸。6.根據(jù)權(quán)利要求1或2所述的半導(dǎo)體裝置，其特征在于:還包括選擇性地設(shè)置于所述第3半導(dǎo)體區(qū)域之上的第2導(dǎo)電型的第5半導(dǎo)體區(qū)域； 所述第5半導(dǎo)體區(qū)域中的第2導(dǎo)電型的載流子濃度比所述第3半導(dǎo)體區(qū)域中的第2導(dǎo)電型的載流子濃度高； 所述第5半導(dǎo)體區(qū)域的至少一部分在垂直于所述第I方向及所述第2方向的第3方向上，與所述空隙的至少一部分并排。7.一種半導(dǎo)體裝置的制造方法，其特征在于包括以下步驟: 在第I導(dǎo)電型的第I半導(dǎo)體層的上部形成多個(gè)突出部，所述多個(gè)突出部在第I方向上并排且分別沿與所述第I方向交叉的第2方向延伸； 在所述第I半導(dǎo)體層形成開口 ；以及 在所述開口的內(nèi)部形成具有空隙的第2半導(dǎo)體層。8.根據(jù)權(quán)利要求7所述的半導(dǎo)體裝置的制造方法，其特征在于: 還包括沿所述開口的內(nèi)壁形成第2導(dǎo)電型的第3半導(dǎo)體層的步驟；並且 所述第2半導(dǎo)體層形成于所述第3半導(dǎo)體層之上， 所述第2半導(dǎo)體層中的第2導(dǎo)電型的載流子濃度比所述第3半導(dǎo)體層中的第2導(dǎo)電型的載流子濃度低。9.根據(jù)權(quán)利要求7或8所述的半導(dǎo)體裝置的制造方法，其特征在于還包括以下步驟: 在所述第I半導(dǎo)體層的一部分及所述第2半導(dǎo)體層的一部分形成第2導(dǎo)電型的第3半導(dǎo)體區(qū)域； 在所述第3半導(dǎo)體區(qū)域之上選擇性地形成第I導(dǎo)電型的第4半導(dǎo)體區(qū)域；以及 形成隔著柵極絕緣層與所述第3半導(dǎo)體區(qū)域?qū)ο虻臇艠O電極。
【文檔編號(hào)】H01L29/78GK105938852SQ201510553512
【公開日】2016年9月14日
【申請(qǐng)日】2015年9月2日
【發(fā)明人】佐藤慎哉, 佐久間智教, 橫山升, 松田志津江
【申請(qǐng)人】株式會(huì)社東芝