一種半導體測試結構的制作方法
【專利摘要】本實用新型提供一種半導體測試結構，所述半導體測試結構包括由多個外延部及多個輕摻雜部依次串聯(lián)而成的測量電路，且位于所述測量電路兩端的兩個所述外延部分別連接有一測量電極；其中，所述外延部包括重摻雜外延層及包圍所述重摻雜外延層側壁及底部的非摻雜外延層或輕摻雜外延層；所述外延部的厚度大于所述輕摻雜部的厚度，且所述輕摻雜部靠近所述外延部的上半部分。本實用新型的半導體測試結構可以用于測試晶體管源漏轉換區(qū)電阻R_transient，從而實現(xiàn)全面監(jiān)測外延工藝及熱處理工藝變化，有利于及時排除故障，提高生產(chǎn)效率。并且本實用新型的半導體測試結構的制作工藝與現(xiàn)有工藝流程完全兼容，不需要使用額外的掩膜版，不會增加制造成本。
【專利說明】
一種半導體測試結構
技術領域
[0001]本實用新型屬于半導體制造領域，涉及一種半導體測試結構。
【背景技術】
[0002]當今半導體制造業(yè)在摩爾定律的指導下迅速發(fā)展，不斷地提高集成電路的性能和集成密度，同時盡可能的減小集成電路的功耗。因此，制備高性能、低功耗的超短溝道器件將成為未來半導體制造業(yè)的焦點。對于全耗盡型晶體管，為了獲得晶體管的理想亞閾值梯度，硅主體的厚度必須約是晶體管柵極長度的三分之一。然而隨著柵極長度縮小，盡量降低硅膜厚度的需求變得越來越不實際，因為厚度小于10納米的硅膜的加工是極其困難的。一方面，在一個納米的量級上獲得晶片的一致性異常艱難，另一方面，薄硅膜很容易在后續(xù)的各種清潔工藝中被消耗掉，使得后續(xù)源漏極生長變得極其艱難。因此，鰭式場效晶體管(FinField-Effect Transistor，簡稱FinFET)應運而生。
[0003]圖1顯示為FinFET的一種剖面圖(平行于條狀鰭方向)，包括體區(qū)101、包圍體區(qū)101前后兩側及頂部的柵結構102(柵結構前后兩側未示出)、分別形成于所述體區(qū)101左右兩側的源區(qū)、漏區(qū)以及一對輕摻雜延伸區(qū)103，所述源區(qū)及漏區(qū)均與一接觸電極104連接。以P型FinFET為例，所述源區(qū)及漏區(qū)均由第一外延層105、第二外延層106及Si帽層107組成，其中所述第一外延層105作為初始外延層，由非摻雜或輕摻雜材料構成(例如含鍺量為15%?30%、硼摻雜濃度為O?1%的鍺硅)；所述第二外延層106作為源區(qū)或漏區(qū)的主體，由重摻雜材料構成(例如硼摻雜的且含鍺量大于30%的鍺硅)；所述Si帽層107作為第三外延層，由非摻雜或輕摻雜Si材料(硼摻雜濃度為O?2%)構成。N型FinFET與P型FinFET結構大致相同，只是相應區(qū)域摻雜類型相反。
[0004]如圖2所示，外延工藝中，晶體管源漏的系列電阻由三部分組成:源漏電阻1?_8(1、源漏延伸區(qū)電阻R_extens1n及源漏轉換區(qū)電阻R_transient，這三部分電阻的工藝控制對晶體管性能均非常重要。而現(xiàn)有技術中的測試結構只能用于測試源漏電阻R_sd及源漏延伸區(qū)電阻R_eXtenS1n，不能實現(xiàn)全面監(jiān)測外延、熱處理工藝的變化，使得產(chǎn)品良率降低。
[0005]如圖3所示，顯示為現(xiàn)有技術中用于測試源漏電阻R_sd的測試結構，其包括襯底108、阱區(qū)109、外延材料層110及一對測量電極111。通過在一對測量電極111上施加電壓，測量得到測量電極間的電流，即可計算得到外延材料層單位長度的電阻。其中，所述外延材料層110的外延工藝與晶體管源漏區(qū)外延材料的外延工藝一致。
[0006]如圖4所示，顯示為現(xiàn)有技術中用于測試源漏延伸區(qū)電阻R_eXtenSi0n的測試結構，其包括襯底108、阱區(qū)109、輕摻雜層112、硬掩膜層113、位于所述輕摻雜層112左右兩側的一對外延材料層110及一對測量電極111。通過在一對測量電極111上施加電壓，測量得到測量電極間的電流，即可計算得到所述輕摻雜層單位長度的電阻。其中，所述外延材料層110的外延工藝與晶體管源漏區(qū)外延材料的外延工藝一致、所述輕摻雜層112與晶體管輕摻雜延伸區(qū)材料的制作工藝一致。
[0007]因此，如何提供一種半導體測試結構，用于測試晶體管源漏轉換區(qū)電阻R_transient，以實現(xiàn)全面監(jiān)測外延工藝及熱處理工藝變化，并及時排除故障，提高生產(chǎn)效率，成為本領域技術人員亟待解決的一個重要技術問題。
【實用新型內容】
[0008]鑒于以上所述現(xiàn)有技術的缺點，本實用新型的目的在于提供一種半導體測試結構，用于解決現(xiàn)有技術中的測試結構無法測試源漏轉換區(qū)電阻R_transient的問題。
[0009]為實現(xiàn)上述目的及其他相關目的，本實用新型提供一種半導體測試結構，所述半導體測試結構包括由多個外延部及多個輕摻雜部依次串聯(lián)而成的測量電路，且位于所述測量電路兩端的兩個所述外延部分別連接有一測量電極;其中，所述外延部包括重摻雜外延層及包圍所述重摻雜外延層側壁及底部的非摻雜外延層或輕摻雜外延層;所述外延部的厚度大于所述輕摻雜部的厚度，且所述輕摻雜部靠近所述外延部的上半部分。
[0010]可選地，所述輕摻雜部上表面還形成有硬掩膜層。
[0011 ]可選地，所述輕摻雜部上表面還形成有柵結構。
[0012]可選地，所述外延部頂部還設有非摻雜Si帽層或輕摻雜Si帽層。
[0013]可選地，所述半導體測試結構還包括襯底及形成于所述襯底上部的P阱，所述測量電路形成于所述P阱中。
[0014]可選地，所述重摻雜外延層及所述輕摻雜部的摻雜類型均為N型摻雜。
[0015]可選地，所述外延部采用硅材料。
[0016]可選地，所述半導體測試結構還包括襯底及形成于所述襯底上部的N阱，所述測量電路形成于所述N阱中。
[0017]可選地，所述重摻雜外延層及所述輕摻雜部的摻雜類型均為P型摻雜。
[0018]可選地，所述外延部采用鍺硅材料。
[0019]如上所述，本實用新型的半導體測試結構，具有以下有益效果:本實用新型的半導體測試結構可以用于測試晶體管源漏轉換區(qū)電阻R_transient，從而實現(xiàn)全面監(jiān)測外延工藝及熱處理工藝變化，有利于及時排除故障，提高生產(chǎn)效率。并且本實用新型的半導體測試結構的制作工藝與現(xiàn)有工藝流程完全兼容，不需要使用額外的掩膜版，不會增加制造成本。
【附圖說明】
[0020]圖1顯示為現(xiàn)有技術中FinFET的一種剖面結構示意圖。
[0021]圖2顯示為晶體管源漏的系列電阻組成。
[0022]圖3顯示為現(xiàn)有技術中用于測試源漏電阻1?_8(1的測試結構。
[0023]圖4顯示為現(xiàn)有技術中用于測試源漏延伸區(qū)電阻1?_以如仙丨011的測試結構。
[0024]圖5顯示為本實用新型的半導體測試結構在實施例一中的剖面結構圖。
[0025]圖6顯示為本實用新型的半導體測試結構在實施例二中的剖面結構圖。
[0026]元件標號說明
[0027]101 體區(qū)
[0028]102 柵結構
[0029]103 輕摻雜延伸區(qū)
[0030]104 接觸電極
[0031]105第一外延層
[0032]106第二外延層
[0033]107Si 帽層
[0034]108襯底
[0035]109阱區(qū)
[0036]HO外延材料層
[0037]111測量電極
[0038]112輕摻雜層
[0039]113硬掩膜層
[0040]201外延部[0041 ]202輕摻雜部
[0042]203測量電極
[0043]204硬掩膜層
[0044]205柵結構
[0045]206襯底
[0046]207阱區(qū)
【具體實施方式】
[0047]以下由特定的具體實施例說明本實用新型的實施方式，熟悉此技術的人士可由本說明書所揭露的內容輕易地了解本實用新型的其他優(yōu)點及功效。
[0048]請參閱圖5至圖6。須知，本說明書所附圖式所繪示的結構、比例、大小等，均僅用以配合說明書所揭示的內容，以供熟悉此技術的人士了解與閱讀，并非用以限定本實用新型可實施的限定條件，故不具技術上的實質意義，任何結構的修飾、比例關系的改變或大小的調整，在不影響本實用新型所能產(chǎn)生的功效及所能達成的目的下，均應仍落在本實用新型所揭示的技術內容得能涵蓋的范圍內。同時，本說明書中所引用的如“上”、“下”、“左”、“右”、“中間”及“一”等的用語，亦僅為便于敘述的明了，而非用以限定本實用新型可實施的范圍，其相對關系的改變或調整，在無實質變更技術內容下，當亦視為本實用新型可實施的范疇。
[0049]實施例一
[0050]如圖5所示，本實用新型提供一種半導體測試結構，所述半導體測試結構包括由多個外延部201及多個輕摻雜部202依次串聯(lián)而成的測量電路，且位于所述測量電路兩端的兩個所述外延部分別連接有一測量電極203;其中，所述外延部201包括重摻雜外延層及包圍所述重摻雜外延層側壁及底部的非摻雜外延層或輕摻雜外延層(圖5中未具體分層示出)；所述外延部201的厚度大于所述輕摻雜部202的厚度，且所述輕摻雜部202靠近所述外延部201的上半部分。作為示例，所述輕摻雜部202與所述外延部201上表面齊平。
[0051]本實施例中，所述輕摻雜部202上表面還形成有硬掩膜層204。
[0052]本實施例中，所述輕摻雜部202的摻雜工藝與FinFET的輕摻雜延伸區(qū)的摻雜工藝一 Sc ο
[0053]具體的，所述外延部201的外延工藝與FinFET源漏區(qū)的外延材料的外延工藝一致，所述非摻雜外延層或輕摻雜外延層(摻雜濃度范圍為0%-1%)作為所述外延部201的初始外延層，所述重摻雜外延層作為所述外延部201的主體部分，所述外延部201頂部還可進一步設有非摻雜Si帽層或輕摻雜Si帽層(未示出)，所述非摻雜Si帽層或輕摻雜Si帽層作為第三外延層，其摻雜濃度范圍是0%-2%。需要指出的是，作為初始外延層的所述非摻雜外延層中雖然沒有故意摻雜，但后續(xù)所述重摻雜外延層中的雜質可能會擴散到所述非摻雜外延層中而使其具有一定摻雜，此處不應過分限制本實用新型的保護范圍。
[0054]本實用新型的半導體測試結構用于測試FinFET的源漏轉換區(qū)電阻R_tranSient，此處，所述源漏轉換區(qū)電阻指的是晶體管源區(qū)與輕摻雜延伸區(qū)轉換區(qū)域(相當于所述初始外延層)的電阻，或者漏區(qū)與輕摻雜延伸區(qū)轉換區(qū)域(相當于所述初始外延層)的電阻。
[0055]具體的，所述半導體測試結構還包括襯底206及形成于所述襯底206上部的阱區(qū)207，所述測量電路形成于所述阱區(qū)207中。當所述測試結構用于測試N型重摻雜外延層與N型輕摻雜延伸區(qū)轉換區(qū)域的電阻時(適用于N型FinFET)，所述阱區(qū)207為P阱，所述重摻雜外延層及所述輕摻雜部的摻雜類型均為N型摻雜(例如磷摻雜)，且所述外延部201優(yōu)選采用硅材料(若所述N型摻雜采用磷，則最終成為磷硅材料)。當所述測試結構用于測試P型重摻雜外延層與P型輕摻雜延伸區(qū)轉換區(qū)域的電阻時(適用于P型FinFET)，所述阱區(qū)207為N阱，所述重摻雜外延層及所述輕摻雜部的摻雜類型均為P型摻雜(例如硼摻雜)，且所述外延部201優(yōu)選采用鍺硅材料(若所述P型摻雜采用硼，則最終成為硼鍺硅材料)。
[0056]具體的，所述測量電路中，所述輕摻雜部202的數(shù)量為N，且滿足N大于2。本實施例中，所述輕摻雜部202的數(shù)量優(yōu)選為5-100個。作為示例，圖5中示出了所述輕摻雜部202的數(shù)量為6個的情形。
[0057]本實施例中，優(yōu)選為將所述測量電路中各個所述輕摻雜部202的寬度設置為相同，并且除了位于所述測量電路兩端的兩個所述外延部以外，測量電路中其它各個所述外延部201的寬度也設置為相同。圖5中示出了所述輕摻雜部202的寬度a及所述外延部201的寬度b0
[0058]采用本實用新型的半導體測試結構測試FinFET的源漏轉換區(qū)電阻R_transient可包括如下步驟:
[0059](I)在一對測量電極203之間施加預設電壓，并測試一對測量電極203之間的電流，即可得到測量電路的總阻值Rl ；
[0060](2)采用現(xiàn)有用于測試源漏電阻R_sd的測試結構(圖3所示結構)測試得到外延材料層單位長度的電阻R2，采用現(xiàn)有用于測試源漏延伸區(qū)電阻!^extens1n的測試結構(如圖4所示結構)測試得到輕摻雜層單位長度的電阻R3;
[0061](3)忽略位于測試電路兩端的兩個外延部的電阻，并且由于轉換區(qū)(初始外延層)寬度遠小于所述外延部201的寬度，可以將其忽略不計，則測試電路中所有源漏轉換區(qū)的電阻之和R4 = Rl-(N-l)XaXR2-NXbXR3;在另外一種計算方式中，也可以不忽略位于測試電路兩端的兩個外延部的電阻，而是將二者合并為一個寬度為b的外延部的電阻，則測試電路中所有源漏轉換區(qū)的電阻之和R4 = Rl-N XaX R2-N X b X R3。
[0062]由于所述測試電路中，每個輕摻雜部202的兩端對應兩個轉換區(qū)，而所述輕摻雜部202的數(shù)量為N，因此所述測試電路中所有源漏轉換區(qū)的電阻之和R4的值與2N呈正相關。
[0063]本實用新型的半導體測試結構的制作工藝與現(xiàn)有FinFET的制作工藝完全兼容。作為示例，F(xiàn)inFET的常規(guī)工藝流程包括如下步驟:
[0064] (a)有源區(qū)定義:包括沉積硬掩膜、有源區(qū)圖形化、刻蝕硬掩膜、去除光阻等步驟；
[0065 ] (b)淺溝槽隔離結構制作:包括溝槽中氧化物的填充、化學機械拋光、退火等步驟；
[0066](c)制作N阱/P阱:包括N阱/P阱圖形化、N阱/P阱注入、N阱/P阱Vt圖形化、N阱/P阱Vt注入、退火、硬掩膜去除、生長柵氧化層等步驟；
[0067](d)柵極圖形化:包括沉積多晶硅及圖形化等步驟；
[0068](e)柵極堆桟制作:包括側墻制作、halo注入、硬掩膜沉積、掩膜光刻(masking，用于定義P型/N型源漏區(qū)域)、硬掩膜開口及各向同性RIE、各向異性濕法sigma凹腔刻蝕、eSiGe(用于P型源漏)或外延硅(用于N型源漏)的原位生長或注入摻雜等步驟；
[0069](f)替代柵制作；
[0070](g)硅化物及接觸制作；
[0071](h)BEOL 互連。
[0072]其中，本實施例的測試結構中，所述硬掩膜層204(非外延區(qū)域)的定義采用了上述步驟(e)中掩膜光刻(masking)過程中所使用的掩膜版，即本實施例的測試結構的制作可以采用現(xiàn)有掩膜版，無需額外的掩膜版。利用所述硬掩膜層204的遮擋，可以在其周圍刻蝕得到用于容納所述外延部201的凹腔，后續(xù)在所述凹腔內外延SiGe或Si等用于制作源漏區(qū)的材料，即可得到所述外延部201。
[0073]本實用新型的半導體測試結構彌補了現(xiàn)有測試結構不能測試晶體管源漏轉換區(qū)電阻!^transient的缺點，從而實現(xiàn)全面監(jiān)測外延工藝及熱處理工藝變化，有利于及時排除故障，提高生產(chǎn)效率。并且本實用新型的半導體測試結構的制作工藝與現(xiàn)有工藝流程完全兼容，不需要使用額外的掩膜版，不會增加制造成本。
[0074]實施例二
[0075]如圖6所示，本實用新型提供一種半導體測試結構，所述半導體測試結構包括由多個外延部201及多個輕摻雜部202依次串聯(lián)而成的測量電路，且位于所述測量電路兩端的兩個所述外延部分別連接有一測量電極203;其中，所述外延部201包括重摻雜外延層及包圍所述重摻雜外延層側壁及底部的非摻雜外延層或輕摻雜外延層(圖6中未具體分層示出)；所述外延部201的厚度大于所述輕摻雜部202的厚度，且所述輕摻雜部202靠近所述外延部201的上半部分。作為示例，所述輕摻雜部202與所述外延部201上表面齊平。
[0076]本實施例中，所述輕摻雜部202上表面還形成有柵結構205。
[0077]本實施例中，所述輕摻雜部202的摻雜工藝與FinFET的Vt注入?yún)^(qū)的摻雜工藝一致。其中Vt是指閾值電壓，Vt注入是指在柵氧化層表面下進行稍微的注入，作用是為了調制閾值電壓，此為本領域的常用技術。由于FinFET的Vt注入?yún)^(qū)的摻雜濃度與FinFET的輕摻雜延伸區(qū)的摻雜濃度很相近，此處，可認為所述輕摻雜部202的摻雜濃度與FinFET的輕摻雜延伸區(qū)的摻雜濃度一致。
[0078]具體的，所述外延部201的外延工藝與FinFET源漏區(qū)的外延材料的外延工藝一致，所述非摻雜外延層或輕摻雜外延層(摻雜濃度范圍為作為所述外延部201的初始外延層，所述重摻雜外延層作為所述外延部201的主體部分，所述外延部201頂部還可進一步設有非摻雜Si帽層或輕摻雜Si帽層(未示出)，所述非摻雜Si帽層或輕摻雜Si帽層作為第三外延層，其摻雜濃度范圍是0%-2%。需要指出的是，作為初始外延層的所述非摻雜外延層中雖然沒有故意摻雜，但后續(xù)所述重摻雜外延層中的雜質可能會擴散到所述非摻雜外延層中而使其具有一定摻雜，此處不應過分限制本實用新型的保護范圍。
[0079]本實用新型的半導體測試結構用于測試FinFET的源漏轉換區(qū)電阻[transient，此處，所述源漏轉換區(qū)電阻指的是晶體管源區(qū)與輕摻雜延伸區(qū)轉換區(qū)域(相當于所述初始外延層)的電阻，或者漏區(qū)與輕摻雜延伸區(qū)轉換區(qū)域(相當于所述初始外延層)的電阻。
[0080]具體的，所述半導體測試結構還包括襯底206及形成于所述襯底206上部的阱區(qū)207，所述測量電路形成于所述阱區(qū)207中。當所述測試結構用于測試N型重摻雜外延層與N型輕摻雜延伸區(qū)轉換區(qū)域的電阻時(適用于N型FinFET)，所述阱區(qū)207為P阱，所述重摻雜外延層及所述輕摻雜部的摻雜類型均為N型摻雜(例如磷摻雜)，且所述外延部201優(yōu)選采用硅材料(若所述N型摻雜采用磷，則最終成為磷硅材料)。當所述測試結構用于測試P型重摻雜外延層與P型輕摻雜延伸區(qū)轉換區(qū)域的電阻時(適用于P型FinFET)，所述阱區(qū)207為N阱，所述重摻雜外延層及所述輕摻雜部的摻雜類型均為P型摻雜(例如硼摻雜)，且所述外延部201優(yōu)選采用鍺硅材料(若所述P型摻雜采用硼，則最終成為硼鍺硅材料)。
[0081]具體的，所述測量電路中，所述輕摻雜部202的數(shù)量為N，且滿足N大于2。本實施例中，所述輕摻雜部202的數(shù)量優(yōu)選為5-100個。作為示例，圖6中示出了所述輕摻雜部202的數(shù)量為6個的情形。
[0082]本實施例中，優(yōu)選為將所述測量電路中各個所述輕摻雜部202的寬度設置為相同，并且除了位于所述測量電路兩端的兩個所述外延部以外，測量電路中其它各個所述外延部201的寬度也設置為相同。圖6中示出了所述輕摻雜部202的寬度a及所述外延部201的寬度b0
[0083]采用本實用新型的半導體測試結構測試FinFET的源漏轉換區(qū)電阻R_transient可包括如下步驟:
[0084](I)在一對測量電極203之間施加預設電壓，并測試一對測量電極203之間的電流，即可得到測量電路的總阻值Rl ；
[0085](2)采用現(xiàn)有用于測試源漏電阻R_sd的測試結構(圖3所示結構)測試得到外延材料層單位長度的電阻R2，采用現(xiàn)有用于測試源漏延伸區(qū)電阻!^extens1n的測試結構(如圖4所示結構)測試得到輕摻雜層單位長度的電阻R3;
[0086](3)忽略位于測試電路兩端的兩個外延部的電阻，并且由于轉換區(qū)(初始外延層)寬度遠小于所述外延部201的寬度，可以將其忽略不計，則測試電路中所有源漏轉換區(qū)的電阻之和R4 = Rl-(N-l)XaXR2-NXbXR3;在另外一種計算方式中，也可以不忽略位于測試電路兩端的兩個外延部的電阻，而是將二者合并為一個寬度為b的外延部的電阻，則測試電路中所有源漏轉換區(qū)的電阻之和R4 = Rl-N XaX R2-N X b X R3。
[0087]由于所述測試電路中，每個輕摻雜部202的兩端對應兩個轉換區(qū)，而所述輕摻雜部202的數(shù)量為N，因此所述測試電路中所有源漏轉換區(qū)的電阻之和R4的值與2N呈正相關。
[0088]本實用新型的半導體測試結構的制作工藝與現(xiàn)有FinFET的制作工藝完全兼容。作為示例，F(xiàn)inFET的常規(guī)工藝流程包括如下步驟:
[0089](a)有源區(qū)定義:包括沉積硬掩膜、有源區(qū)圖形化、刻蝕硬掩膜、去除光阻等步驟；
[0090 ] (b)淺溝槽隔離結構制作:包括溝槽中氧化物的填充、化學機械拋光、退火等步驟；[0091 ] (c)制作N阱/P阱:包括N阱/P阱圖形化、N阱/P阱注入、N阱/P阱Vt圖形化、N阱/P阱Vt注入、退火、硬掩膜去除、生長柵氧化層等步驟；
[0092](d)柵極圖形化:包括沉積多晶硅及圖形化等步驟；
[0093](e)柵極堆桟制作:包括側墻制作、halo注入、硬掩膜沉積、掩膜光刻(masking，用于定義P型/N型源漏區(qū)域)、硬掩膜開口及各向同性RIE、各向異性濕法sigma凹腔刻蝕、eSiGe(用于P型源漏)或外延硅(用于N型源漏)的原位生長或注入摻雜等步驟；
[0094](f)替代柵制作；
[0095](g)硅化物及接觸制作；
[0096](h)BEOL 互連。
[0097]其中，本實施例的測試結構中，所述輕摻雜部202的注入工藝與上述步驟(C)中的Vt注入工藝一致，所述柵結構205(非外延區(qū)域)的定義采用了上述步驟(d)中柵極圖形化過程中所使用的掩膜版，即本實施例的測試結構的制作可以采用現(xiàn)有掩膜版，無需額外的掩膜版。利用所述柵結構205的遮擋，可以在其周圍刻蝕得到用于容納所述外延部201的凹腔，后續(xù)在所述凹腔內外延SiGe或Si等用于制作源漏區(qū)的材料，即可得到所述外延部201。
[0098]本實用新型的半導體測試結構彌補了現(xiàn)有測試結構不能測試晶體管源漏轉換區(qū)電阻!^transient的缺點，從而實現(xiàn)全面監(jiān)測外延工藝及熱處理工藝變化，有利于及時排除故障，提高生產(chǎn)效率。并且本實用新型的半導體測試結構的制作工藝與現(xiàn)有工藝流程完全兼容，不需要使用額外的掩膜版，不會增加制造成本。相對于實施例一，本實施例中，所述輕摻雜部202的寬度a可以更小(由于所使用的掩膜版特征尺寸更小，所述柵結構205的寬度小于實施例一中所述硬掩膜層204的寬度)，而輕摻雜部的電阻相對于重摻雜外延層的電阻要大得多，較小寬度的輕摻雜部可以降低測量誤差，提高晶體管源漏轉換區(qū)電阻R_transient的測試精度。
[0099]綜上所述，本實用新型的半導體測試結構可以用于測試晶體管源漏轉換區(qū)電阻R_transient，從而實現(xiàn)全面監(jiān)測外延工藝及熱處理工藝變化，有利于及時排除故障，提高生產(chǎn)效率。本實用新型的半導體測試結構的制作工藝與現(xiàn)有工藝流程完全兼容，不需要使用額外的掩膜版，不會增加制造成本。所以，本實用新型有效克服了現(xiàn)有技術中的種種缺點而具高度產(chǎn)業(yè)利用價值。
[0100]上述實施例僅例示性說明本實用新型的原理及其功效，而非用于限制本實用新型。任何熟悉此技術的人士皆可在不違背本實用新型的精神及范疇下，對上述實施例進行修飾或改變。因此，舉凡所屬技術領域中具有通常知識者在未脫離本實用新型所揭示的精神與技術思想下所完成的一切等效修飾或改變，仍應由本實用新型的權利要求所涵蓋。
【主權項】
1.一種半導體測試結構，其特征在于，所述半導體測試結構包括由多個外延部及多個輕摻雜部依次串聯(lián)而成的測量電路，且位于所述測量電路兩端的兩個所述外延部分別連接有一測量電極;其中，所述外延部包括重摻雜外延層及包圍所述重摻雜外延層側壁及底部的非摻雜外延層或輕摻雜外延層;所述外延部的厚度大于所述輕摻雜部的厚度，且所述輕摻雜部靠近所述外延部的上半部分。2.根據(jù)權利要求1所述的半導體測試結構，其特征在于:所述輕摻雜部上表面還形成有硬掩膜層。3.根據(jù)權利要求1所述的半導體測試結構，其特征在于:所述輕摻雜部上表面還形成有柵結構。4.根據(jù)權利要求1所述的半導體測試結構，其特征在于:所述外延部頂部還設有非摻雜Si帽層或輕摻雜Si帽層。5.根據(jù)權利要求1-4任意一項所述的半導體測試結構，其特征在于:所述半導體測試結構還包括襯底及形成于所述襯底上部的P阱，所述測量電路形成于所述P阱中。6.根據(jù)權利要求5所述的半導體測試結構，其特征在于:所述重摻雜外延層及所述輕摻雜部的摻雜類型均為N型摻雜。7.根據(jù)權利要求6所述的半導體測試結構，其特征在于:所述外延部采用硅材料。8.根據(jù)權利要求1-4任意一項所述的半導體測試結構，其特征在于:所述半導體測試結構還包括襯底及形成于所述襯底上部的N阱，所述測量電路形成于所述N阱中。9.根據(jù)權利要求8所述的半導體測試結構，其特征在于:所述重摻雜外延層及所述輕摻雜部的摻雜類型均為P型摻雜。10.根據(jù)權利要求9所述的半導體測試結構，其特征在于:所述外延部采用鍺硅材料。
【文檔編號】H01L23/544GK205452276SQ201620195460
【公開日】2016年8月10日
【申請日】2016年3月14日
【發(fā)明人】神兆旭
【申請人】中芯國際集成電路制造(北京)有限公司, 中芯國際集成電路制造(上海)有限公司