專利名稱：具有變化的鉗位尺寸的分布式靜電放電保護電路的制作方法
技術領域：
本發(fā)明一般涉及集成電路器件的輸入/輸出(1/0)單元，更具體 地涉及用于輸入/輸出單元的靜電放電(ESD)保護。
背景技術：
穩(wěn)健的靜電放電(ESD )保護的設計對于在例如引線鍵合和倒裝 芯片封裝兩者中的集成電路很重要。在致力于保護在集成電路(IC) 器件周邊附近的I/0環(huán)中的I/0單元時，設計者通常將ESD二極管放置 在每一個I/0焊盤與本地I/0電源(VDD)和地(Vss)總線之間。另夕卜， 包含瞬態(tài)檢測器電路和金屬氧化物場效應晶體管(MOSFET)鉗位的 有源軌道鉗位電路通常被放置來提供VoD與Vss總線之間的ESD保護。 這些鉗位晶體管(也被稱為"ESD鉗位晶體管"、"鉗位晶體管"或
簡稱為"鉗位，，)典型地被并聯(lián)分布在集成電路的i/o環(huán)中的電源單
元、接地單元、1/0單元或間隔( spacer)單元中。甜位晶體管共同形 成ESD鉗位晶體管網(wǎng)絡。在一些IC設計中，有非常少的或者沒有電源
/接地單元或間隔單元被放置在i/o環(huán)中。例如，在被設計用于倒裝芯
片封裝的IC中，與VDD和Vss總線的片外(off-chip)連接典型地通過 凸點(bump)來進行，在I/0環(huán)中不需要任何電源或接地單元。間隔
單元需要i/o環(huán)中額外的空間，這是不利的，尤其對于具有大量i/o單
元的設計。對于ESD設計者的暗示(implication)是所有的ESD保護 電路(包括ESD鉗位晶體管)應當理想地被包含在I/O單元自身內。這 些ESD保護網(wǎng)絡典型地使用具有鉗位晶體管的1/0單元，該鉗位晶體管
具有相同的相對大的溝道寬度。這種布置典型地導致對于i/o單元庫
(bank)內部的1/0單元的過保護以及對于1/0單元庫邊緣處的1/0單 元的欠保護，以及由ESD鉗位引起的過量的電流泄漏。因此，改進的
7ESD保護技術會是有利的。


通過參考附圖可以更好地理解本發(fā)明，并且其許多特征和優(yōu)點對 于本領域技術人員變得清楚。
圖l是示出了根據(jù)本發(fā)明至少 一個實施例的對I/O單元使用ESD 保護的示例性IC器件的圖。
圖2是示出了根據(jù)本發(fā)明至少一個實施例的包含具有不同溝道寬 度的ESD鉗位晶體管器件的I/0單元的示例性庫的布局的圖。
圖3是示出了根據(jù)本發(fā)明至少一個實施例的圖2的某些I/0單元的 電路圖。
圖4是示出了圖2和圖3中所示實施例的示例性仿真性能的圖。 圖5是示出了根據(jù)本發(fā)明至少一個實施例的圖3的I/0單元的電路 布局的圖。
圖6是示出了根據(jù)本發(fā)明至少 一個實施例的1/0單元的另外的電 路布局的圖。
圖7和圖8是示出了根據(jù)本發(fā)明至少一個實施例的包含具有不同 溝道寬度的ESD鉗位晶體管器件的1/0單元的另外的示例性庫的布局 的圖。
圖9是示出了用于ESD保護的示例性現(xiàn)有技術瞬態(tài)檢測電路的電路圖。
圖IO是示出了根據(jù)本發(fā)明至少 一個實施例的用于補償在集成電 路(IC)器件處的ESD的示例性方法的流程圖。
在不同附圖中使用相同參考標記表示相似或相同的項目。
具體實施例方式
根據(jù)本發(fā)明的一個方面，一種集成電路器件包括第一電壓參考總 線和第二電壓參考總線，該第一電壓參考總線包括第一終端和第二終 端。該集成電路器件還包括多個輸入/輸出(1/0)單元，其沿著該第一電壓參考總線的長度方向分布。I/O單元的第一子集中的每一個都 包括第一靜電放電(ESD)鉗位晶體管器件，該第一ESD鉗位晶體管 器件包括耦接到該第 一 電壓參考總線的電流電極和耦接到該第二電 壓參考總線的電流電極，其中該第一 ESD鉗位晶體管器件具有第一 溝道寬度。I/O單元的第二子集中的每一個都包括第二 ESD鉗位晶體 管器件，該第二 ESD鉗位晶體管器件包括耦接到該第一電壓參考總 線的電流電極和耦接到該第二電壓參考總線的電流電極，其中該第二 ESD鉗位晶體管器件具有第二溝道寬度，并且其中該第二溝道寬度不 同于該第一溝道寬度。
根據(jù)本發(fā)明的另一方面，1/0單元庫包括第一I/0單元，該第一 1/0單元包括第一靜電放電(ESD)鉗位晶體管器件。第一ESD鉗位 晶體管器件包括控制電極、耦接到第一電壓參考總線的第一電流電極 和耦接到第二電壓參考總線的第二電流電極。第一 ESD鉗位晶體管 器件具有笫一溝道寬度。該I/O單元庫還包括第二I/O單元，該第二 I/O單元包括第二 ESD鉗位晶體管器件。第二 ESD鉗位晶體管器件 包括控制電極、耦接到第 一 電壓參考總線的第 一 電流電極和耦接到第 二電壓參考總線的第二電流電極。第二 ESD鉗位晶體管器件具有不 同于第一溝道寬度的第二溝道寬度。
根據(jù)本發(fā)明的又一方面， 一種用于補償集成電路上的靜電放電 (ESD)的方法包括如下步驟形成第一組輸入/輸出(I/O)單元， 其中該笫 一組代表I/O單元庫的第 一部分，并且其中該第 一組的每一 個1/0單元都包括第一 ESD鉗位晶體管器件，該第一 ESD鉗位晶體 管器件包括耦接到第 一 電壓參考總線的電流電極和耦接到第二電壓 參考總線的電流電極。該第一 ESD鉗位晶體管器件具有第一溝道寬 度。該方法還包括如下步驟形成第二組I/O單元，其中該第二組代 表I/O單元庫的第二部分，并且其中該第二組的每一個I/O單元都包 括第二 ESD鉗位晶體管器件，該第二 ESD鉗位晶體管器件包括耦接 到第一電壓參考總線的電流電極和耦接到第二電壓參考總線的電流 電極。第二 ESD鉗位晶體管器件具有與第一溝道寬度不同的第二溝
9道寬度。
圖l-10示出了用于在IC器件的1/0單元的庫中提供ESD保護 的示例性技術。I/O單元被連接到第一電壓參考總線(例如，V卯總 線)和第二電壓參考總線(例如，Vss總線)，由此I/O單元被分布 在第一電壓參考總線的終端之間。在一個實施例中，I/O單元中的部 分或全部包括具有連接到第一電壓參考總線的一個電流電極和連接 到第二電壓參考總線的另一個電流電極的ESD鉗位晶體管器件(例 如，MOSFET晶體管或者MOSFET晶體管陣列或晶體管段
(segment)),由此特定I/O單元的ESD鉗位晶體管器件的溝道寬 度基于該1/0單元在1/0單元庫中的位置而定。為了說明，鄰近第一 電壓參考總線的終端的1/0單元可以包含具有比在1/0單元庫的內部
(即，遠離終端)的1/0單元更大的溝道寬度的ESD鉗位晶體管器件。 用以這樣的方式分布的變化溝道寬度的ESD鉗位晶體管器件，能夠 實現(xiàn)對于庫的1/0單元更一致的ESD保護水平。
在這里所使用的術語"I/O"指的是輸入、輸出或其組合。因此， 在這里所使用的術語"I/O單元"指的是只輸入單元、只輸出單元或 者可配置為輸入單元和輸出單元兩者的單元中的任何一種。在這里所 使用的術語"晶體管器件"指的是單個晶體管或者晶體管陣列，其中 單個晶體管或者晶體管陣列中的部分或全部晶體管能夠被實現(xiàn)為單 段(single-segment)晶體管或者為包含多個段(或"指狀物")的晶 體管。因此，當提到鉗位晶體管器件的溝道寬度時，應當理解，這代 表被并聯(lián)連線以形成鉗位晶體管器件的所有晶體管段的總的、累積的 溝道寬度。
出于討論的目的，以微處理器的為背景示出本發(fā)明的ESD保護 技術。然而，ESD保護技術能夠被類似地用在其它類型的電子器件(例 如，專用集成電路(ASIC)、微控制器、片上系統(tǒng)(SOC)等)中。 此外，雖然使用金屬氧化物半導體(MOS)晶體管(例如，硅襯底和 絕緣體上硅的MOS場效應晶體管(MOSFET))示出了在這里所公 開的電路實現(xiàn)方式，但是在不脫離本發(fā)明范圍的情況下可以適當?shù)夭?br> 10用其它晶體管類型(例如，雙極結晶體管、多重獨立柵FET (MIGFET))和其它材料(例如鍺硅)。另外，雖然在這里鉗位晶 體管器件被示出為n溝道MOSFET，但是在不脫離本發(fā)明范圍的情 況下可以使用其它鉗位器件，包括p溝道MOSFET、兩個或多個串 聯(lián)的n溝道或p溝道MOSFET、雙極結晶體管或半導體可控整流器 (SCR)。
參考圖1，根據(jù)本發(fā)明至少一個實施例示出了實現(xiàn)ESD保護的 示例性集成電路(IC) 100 (例如，微處理器)。在所示出的實例中， IC100包括襯底101、中央處理單元(CPU)102和多個外圍組件(例 如，存儲器控制器104和高速緩沖存儲器106) 。 IC100還包括多個 輸入/輸出(I/O )單元來從IC 100外部的組件接收信號并且向IC 100 外部的組件提供信號。在所示出的實例中，多個I/O單元被實現(xiàn)在I/O 單元庫108中和I/O單元庫110中。I/O單元庫108包括被布置在襯 底101處的I/O單元111-123， I/O單元庫110包括被布置在襯底101 處的1/0單元124-130。
I/O單元庫108的I/O單元111-123連接到由VDD總線132和Vss 總線134所代表的第一電源域(power domain ) 。 I/O單元庫110的 I/O單元124-130連接到由VDD總線136和Vss總線138所代表的分開 的第二電源域。Voo總線132在終端140和142處被終止而VoD總線 136在終端144和146處被終止，使得Vm)總線132和Vm)總線136 在IC 100中不是連續(xù)的總線并且構成兩個分開的電源域。
在所示出的實例中，I/O單元111-123連接到觸發(fā)總線150和ESD 升壓總線152，而I/O單元124-130連接到分開的觸發(fā)總線154和ESD 升壓總線156。然而，其它實施例可以不實現(xiàn)ESD升壓總線。在至少 一個實施例中，沿著VoD總線132的長度方向在V卯總線132的終端 140與終端142之間(均勻地或不均勻地)分布I/0單元庫108的I/O 單元111-123，并且沿著VoD總線136的長度方向在V加總線136的 終端144與終端146之間(均勻地或不均勻地)分布I/O單元庫110 的I/O單元124-130。在所示出的實施例中，Vss總線134、 ESD升壓
ii總線152和觸發(fā)總線150在終端140和142處4皮終止以匹配VDD總線 132。類似地，Vss總線138、 ESD升壓總線156和觸發(fā)總線154在終 端144和146處被終止以匹配VoD總線136?？商娲兀琕ss總線134 和Vss總線138可以被短接在一起，由此形成連續(xù)的單個Vss總線。
IC 100還包括與I/O庫108相關的瞬態(tài)檢測器電路156和與I/O 庫110相關的瞬態(tài)檢測器電路158。瞬態(tài)檢測器電路156具有連接到 觸發(fā)總線150的輸出以及連接到升壓總線152和Vss總線134的輸入 (未示出)。瞬態(tài)檢測器電路158具有連接到觸發(fā)總線154的觸發(fā)輸 出以及連接到升壓總線156和Vss總線138的輸入(未示出)。如所 示出的，瞬態(tài)檢測器電路156和158可以分別與形成I/O單元庫108 和110的1/0單元遠離或分開?？商娲?，瞬態(tài)檢測器電路156能夠 被實現(xiàn)在I/0單元111-123中的一個或多個處并且瞬態(tài)檢測器電路158 可以;故實現(xiàn)在I/O單元124-130中的一個或多個處。此外，在另一個 可替代的實施例中，I/O單元中的部分或全部可以包括直接連接到本 地ESD鉗位晶體管器件的分開的瞬態(tài)檢測器電路。
如參考圖2-8所更詳細討論的，在I/O單元庫108的特定I/O單 元中的ESD鉗位晶體管器件的溝道寬度基于該特定I/O單元在I/O單 元庫108內的位置而定。同樣，在1/0單元庫110的特定I/0單元中 的ESD鉗位晶體管器件的溝道寬度基于該特定I/O單元在I/O單元庫 110內的位置而定。在一個實施例中，1/0單元的ESD鉗位晶體管器 件的溝道寬度基于該i/o單元與1/0單元庫的邊緣(或者，可替代地， 對應的電壓參考總線的終端)的接近度。為了舉例說明，在一個實施 例中，I/O單元庫108被劃分為三個區(qū)域端部區(qū)域180;內部區(qū)域 182;以及端部區(qū)域184。在該實例中，在端部區(qū)域180和184中的I/O 單元(即，I/O單元111-114和I/O單元120-123 )的ESD鉗位晶體 管器件具有第一溝道寬度，并且在內部區(qū)域182中的1/0單元(即， 1/0單元115-119)的ESD鉗位晶體管器件具有小于第一溝道寬度的 第二溝道寬度。對于I/O單元庫U0，在I/O單元124-130中的ESD 鉗位晶體管器件的溝道寬度能夠被類似地配置。在一個實施例中，第一溝道寬度在第二溝道寬度的1.5倍到4倍之間。在另一個實施例中， 第一溝道寬度在第二溝道寬度的4倍到IO倍之間。
參考圖2,根據(jù)本發(fā)明至少一個實施例示出了 1/0單元庫200(例 如，圖1的I/O單元庫108和110 )的I/O單元的示例性的布局平面 圖。出于清楚性考慮，僅僅示出了由ESD鉗位晶體管器件和瞬態(tài)檢 測器電路所占用的面積(area )。在所示出的實例中，1/0單元庫200 包括I/O單元201-216，由此I/O單元201-206位于I/O單元庫200的 端部區(qū)域220處，I/O單元207-210位于I/O單元庫200的內部區(qū)域 222處，并且I/O單元211-216位于I/O單元庫200的端部區(qū)域224 處。除I/O單元205和I/O單元212以外，在端部區(qū)域220和224中 的1/0單元具有較大溝道寬度的ESD鉗位晶體管器件(大的鉗位晶體 管器件)，并且內部區(qū)域222的I/O單元具有較小溝道寬度的ESD鉗 位晶體管器件(小的鉗位晶體管器件)。I/O單元205和212實現(xiàn)本 地的具有連接到觸發(fā)總線(未示出)的輸出的瞬態(tài)檢測器電路來代替 ESD鉗位晶體管器件，該瞬態(tài)檢測器電路被用來響應于檢測到ESD 事件而啟動剩余I/0單元的ESD鉗位晶體管器件。如圖2所示，大的 鉗位晶體管器件的布局面積230 (如由布局高度234和布局寬度232 所表示的)基本大于小的鉗位晶體管器件的布局面積236 (如由布局 高度240和布局寬度238所表示的)。同樣如所示出的，大的鉗位晶 體管器件和瞬態(tài)檢測器電路具有大約相同的物理尺寸并且占據(jù)它們 各自的1/0單元平面圖的大約相同的物理布局面積。出于這個原因， 可以創(chuàng)建在這個大的鉗位晶體管器件/瞬態(tài)檢測器電路面積中不放置 任何東西的單個基礎(base) I/O單元的設計布局?？梢酝ㄟ^放入大 的鉗位晶體管器件或瞬態(tài)檢測器電路來從該基礎I/O單元創(chuàng)建具有大 的鉗位晶體管器件的1/0單元或者具有瞬態(tài)檢測器電路的1/0單元。 此外，也可以通過放入小的鉗位晶體管器件來從該基礎1/0單元創(chuàng)建 具有小的鉗位晶體管器件的1/0單元。在具有小的鉗位晶體管器件的 1/0單元中，未使用的剩余面積可以用于去耦電容器或者其它I/O電 路。利用具有可互換的大的鉗位晶體管器件、小的鉗位晶體管器件或
13瞬態(tài)檢測器電路的基礎1/0單元平面圖，該設計方法可以提供用于在 1/0庫中實現(xiàn)ESD鉗位網(wǎng)絡的有效的技術。參考圖3，根據(jù)本發(fā)明的 至少一個實施例示出了具有大的鉗位晶體管器件的I/O單元301 (例 如，圖2的I/O單元201-204、 206、 211和213-216 )的示例性電路示 意圖、具有小的鉗位晶體管器件的I/O單元302 (例如，圖2的I/O 單元207-210)的示例性電路示意圖以及具有瞬態(tài)檢測器電路的I/O 單元303 (例如，圖2的1/O單元205和212)的示例性電路示意圖。 出于清楚性的目的，圖3的1/0單元示意圖省略了任何額外的期望被 保護不會受到ESD損害的I/O電路，例如，輸入緩沖電路、預驅動電 路和其它典型被包括的用于正常的vo操作的電路組件。
I/O單元301包括經(jīng)由二極管306 ( 二極管A2 )連接到ESD升 壓總線352 (例如，圖1的ESD升壓總線152)并且經(jīng)由二極管308 (二極管Al)連接到VDD總線332 (例如，圖1的VDD總線l32 )的 I/O焊盤304，并且由此Vss總線334 (例如，Vss總線134，圖l)經(jīng) 由二極管310 ( 二極管B )被連接到I/O焊盤304。 I/O單元301還包 括大的鉗位晶體管器件320，該鉗位晶體管器件320具有連接到VDD 總線332的電流電極、連接到Vss總線334的電流電極和連接到觸發(fā) 總線350 (例如，圖1的觸發(fā)總線150)的控制電極。1/O單元301還 包括上拉輸出驅動晶體管316 (例如，p溝道晶體管)，該晶體管316 具有連接到VDD總線332的電流電極、連接到I/O焊盤304的電流電 極和接收來自預驅動電路(未示出)的OUT,信號的控制電極。I/O 單元301還包括下拉輸出驅動晶體管318 (例如，n溝道晶體管)， 該晶體管318具有連接到I/O焊盤304的電流電極、連接到Vss總線 334的電流電極和接收來自預驅動電路(未示出)的OUT2信號的控 制電極。
I/O單元302包括經(jīng)由二極管326 ( A2 二極管)連接到ESD升 壓總線352并且經(jīng)由二極管328 (Al 二極管)連接到VoD總線332的 I/O焊盤324 ，并且由此Vss總線334經(jīng)由二極管330 ( B 二極管)被 連接到I/O焊盤324。 1/O單元302還包括小的鉗位晶體管器件340，
14該鉗位晶體管器件340具有連接到V加總線332的電流電極、連接到 Vss總線334的電流電極和連接到觸發(fā)總線350的控制電極。I/O單元 302還包括具有連接到V。D總線332的陽極端子和連接到Vss總線334 的陰極端子的去耦電容器341。在可替代實施例中，可以利用其它I/O 電路來代替耦接電容器341。 I/O單元302還包括上拉輸出驅動晶體 管336 (例如，p溝道晶體管)，該晶體管336具有連接到VoD總線 332的電流電極、連接到I/O焊盤324的電流電極和接收來自預驅動 電路(未示出)的OUT3信號的控制電極。I/O單元302還包括下拉 輸出驅動晶體管338 (例如，n溝道晶體管)，該晶體管338具有連 接到I/O焊盤324的電流電極、連接到Vss總線334的電流電極和接 收來自預驅動電路(未示出)的OUT4信號的控制電極。出于所示出 的實例的目的，I/O單元301的鉗位晶體管器件320具有880微米的 繪制的(drawn)溝道寬度和0.28微米的繪制的溝道長度，并且I/O 單元302的鉗位晶體管器件340具有275微米的繪制的溝道寬度和 0.28微米的繪制的溝道長度。I/O單元303包括經(jīng)由二極管346 ( A2 二極管)連接到ESD升 壓總線352并且經(jīng)由二極管348 ( Al 二極管)連接到Voo總線332的 I/O焊盤344，并且由此Vss總線334經(jīng)由二極管351 ( B 二極管)被 連接到I/O焊盤344。 I/O單元303還包括具有連接到ESD觸發(fā)總線 350的輸出的瞬態(tài)檢測器電路360。瞬態(tài)檢測器電路360也被連接到 ESD升壓總線352和Vss總線334。 I/O單元303還包括上拉輸出驅 動晶體管356 (例如，p溝道晶體管)，該晶體管356具有連接到VDD 總線332的電流電極、連接到1/0焊盤344的電流電極和接收來自預 驅動電路(未示出)的OUTs信號的控制電極。I/O單元303還包括 下拉輸出驅動晶體管358 (例如，n溝道晶體管)，該晶體管358具 有連接到I/O焊盤344的電流電極、連接到Vss總線334的電流電極 和接收來自預驅動電路(未示出)的OUT6信號的控制電極。在所示實例中，A2二極管(I/O單元301中的二極管306、 I/O 單元302中的二極管326和I/O單元303中的二極管346 )中的每一個都被形成為具有40微米p +有源夕卜圍(active periphery )的NWELL (N阱)二極管中的p +擴散。類似地，Al 二極管(I/O單元301中 的二極管308、 I/O單元302中的二極管328和I/O單元303中的二極 管348)中的每一個都被形成為具有400微米p +有源外圍的NWELL 二極管中的p +擴散。最后，B 二極管(I/O單元301中的二極管310、 I/O單元302中的二極管330和I/O單元303中的二極管351)中的每 一個都被形成為具有400微米n +有源外圍的PWELL (P阱)二極 管中的n +擴散。在其它實施例中，可以使用其它ESD二極管有源外 圍值，并且這些值可以在不同的1/0單元之間改變。在被施加到例如I/O單元301中的I/O焊盤304 (參考圖3 )的 相對于接地的Vss總線334為正的ESD事件期間，主(高電流)ESD 通路為通過正向偏壓的二極管308到VoD總線332，然后通過大的鉗 位晶體管器件320和小的鉗位晶體管器件340中的每一個到Vss總線 334。沿著在Al 二極管308處的這個高電流通路并且沿著VoD總線出 現(xiàn)明顯的電壓降使得每一個鉗位晶體管器件的漏極到源極端子兩端 的本地電壓降(Vds)通常為相對于接地的Vss總線334的在應激的 (stressed ) I/O焊盤304處所施加電壓的一半或更少。二級(低電流) ESD通路為通過正向偏壓的二極管306到ESD升壓總線352,該ESD 升壓總線為例如瞬態(tài)檢測器360的瞬態(tài)檢測器電路供電。瞬態(tài)檢測器 電路檢測與ESD事件相關的ESD升壓總線352上大的電壓隨時間的 改變(dV/dt),并且經(jīng)由觸發(fā)總線350將大的和小的鉗位晶體管器 件柵極驅動到近似升壓總線電壓。驅動鉗位晶體管器件柵極通常要求 小的電流。因此，由于沿著ESD升壓和觸發(fā)總線運送(route)的小 的ESD電流，存在由二極管306引起的二極管電壓降( 0.8 V)，但 是在應激的I/O焊盤304與鉗位晶體管器件320和340的柵極之間存 在相對很小的IR電壓降。實際上，將明白在ESD事件期間不給予明 顯IR電壓降的情況下ESD升壓總線352和觸發(fā)總線350可以被制造 的相對窄并且電阻相對大(relatively resistive)。因此，由于瞬態(tài)檢 測器電路是經(jīng)由低IR電壓降ESD升壓總線352而不是高IR電壓降vdd總線332而連接到應激的I/O焊盤304這樣的事實，對于多個鉗 位晶體管器件的柵極到源極電壓(Vgs)通常大于漏極到源極電壓 (Vds)。在這些偏壓條件下鉗位晶體管器件的導通電阻與Vgs近似 成反比。這有助于增強分布式鉗位晶體管器件網(wǎng)絡性能并且使實現(xiàn)給 定性能水平的穩(wěn)健ESD保護電路所需的布局面積最小化。這個"增 強的"ESD鉗位晶體管器件網(wǎng)絡與非增強的網(wǎng)絡相比能夠提供增強的 ESD保護。參考圖4，示出了在根據(jù)本發(fā)明一個實施例的使用具有變化的溝 道寬度的鉗位晶體管器件的1/0庫的有效鉗位網(wǎng)絡電阻與使用具有基本相等的溝道寬度的鉗位晶體管器件的傳統(tǒng)i/o庫的有效鉗位網(wǎng)絡電阻之間的示例性比較的示例性曲線圖400。在I/O庫的I/O單元中分布鉗位晶體管器件能夠提供有效的ESD保護，因為在VuD總線和Vss總線之間并聯(lián)連線的鉗位晶體管器件能夠一起工作來驅散ESD電流。然而，當Vdd和Vss總線延伸穿過1/0 庫時Vdd和Vss總線的每單位長度的電阻能夠強烈影響鉗位網(wǎng)絡性 能。這個總線電阻可以隨著不同的IC設計而變化，這取決于分配給 Vdd和Vss總線的金屬層的寬度、數(shù)量和厚度。當執(zhí)行ESD鉗位晶體 管器件網(wǎng)絡性能的SPICE仿真時，方便的是給總線電阻建模，其中 在庫中的每一個I/O單元之間具有分立的增量(incremental) Vdd和 Vss總線電阻器。在I/O單元之間的增量Vdd或Vss總線電阻的典型 值為0.15歐姆。作為在鉗位晶體管器件被沿著有電阻的電源總線分布時的ESD 網(wǎng)絡性能的第一實例，考慮一個具有這樣的1/0單元的傳統(tǒng)I/0庫， 這些1/0單元包含具有相同溝道寬度的鉗位晶體管器件。對于這個實 例進一步假定該傳統(tǒng)I/O庫包含一百(100 )個I/O單元并且其中每一 個單元的鉗位晶體管器件具有880微米的繪制的溝道寬度和0.28微米的繪制的溝道長度。最后，假定在傳統(tǒng)i/o庫中的瞬態(tài)檢測器電路已經(jīng)檢測到被施加到對于一個I/O焊盤本地的vdd總線上的ESD事件， 并且經(jīng)由觸發(fā)總線響應地將多個鉗位晶體管器件的柵極驅動到ESD升壓總線的全電壓。作為ESD網(wǎng)絡性能的第二實例，考慮根據(jù)本發(fā)明至少一個實施 例的包含具有變化的鉗位晶體管溝道寬度的1/0單元的1/0庫。如同 傳統(tǒng)I/O庫的實例一樣，假定該I/O庫包含一百(100 )個I/O單元并 且其中每一個I/0單元的鉗位晶體管器件具有0.28微米的繪制的溝道 長度以及取決于1/0單元在I/0庫內位置的繪制的溝道寬度。對于這 個實例，在I/0庫內部區(qū)域的1/0單元具有275微米的繪制的溝道寬 度，而在I/O庫端部區(qū)域的I/O單元具有880微米的繪制的溝道寬度。 對于這個實例，如圖2所示的配置端部區(qū)域和內部區(qū)域。最后，如同 傳統(tǒng)I/O庫的實例 一樣，假定在該I/O庫中的瞬態(tài)檢測器電路已經(jīng)檢 測到被施加到對于一個I/O焊盤本地的VuD總線上的ESD事件，并 且經(jīng)由觸發(fā)總線響應地將多個鉗位晶體管器件的柵極驅動到ESD升 壓總線的全電壓。這些類型網(wǎng)絡值得注意的特性是到本地Vss總線的有效鉗位網(wǎng) 絡電阻在沿著VoD總線的不同點處被測量時是變化的。這由圖4的線 402 (數(shù)據(jù)集l)示出，該線402標出了在傳統(tǒng)I/O單元庫中的1/0單 元l-50(x軸)中的每一個處的VDD總線上被測量的、SPICE仿真的 到本地Vss總線的有效鉗位網(wǎng)絡電阻(y軸)。同樣，圖4的線404 (數(shù)據(jù)集2 )標出了在對于鉗位晶體管器件具有變化的溝道寬度的I/O單元庫中的I/O單元1-50 (X軸)中的每一個處的VDD總線上被測量的、SPICE仿真的到本地Vss總線的有效鉗位網(wǎng)絡電阻(y軸)。I/O 單元51-100的數(shù)據(jù)沒有示出，但是當關于I/O單元50和51之間的軸 鏡面對稱時與1/0單元1-50的數(shù)據(jù)匹配。如能夠由圖4的線402看到的，由于在傳統(tǒng)I/0庫中所有鉗位晶 體管器件是相同尺寸的，到本地Vss總線的有效鉗位網(wǎng)絡電阻當在傳 統(tǒng)I/0庫的內部區(qū)域中最中間的1/0單元中的Vm)總線上被測量時為 最小(約0.58歐姆)，而在傳統(tǒng)I/O庫的兩個最末端的I/O單元中 的Voo總線上為最大(約0.95歐姆)。此外，在前十個I/O單元中 當從最末端I/O單元移向傳統(tǒng)I/O庫的中心時在VDD總線上到地的有效鉗位網(wǎng)絡電阻迅速下降。對于在傳統(tǒng)1/0庫中的更內部的1/0單元， 有效鉗位網(wǎng)絡電阻在約0.58歐姆處飽和。傳統(tǒng)I/O庫的性能能夠被如下地解釋。因為傳統(tǒng)I/O庫的鉗位晶 體管器件的尺寸相同，所以每一個單獨的鉗位晶體管器件具有相同的 在對于每一個鉗位本地的VDD總線和Vss總線之間的鉗位電阻。然而，在每一個鉗位晶體管器件之間的增量VoD總線電阻和增量Vss總線電阻以及ESD事件被連接在那里的VDD和Vss總線上的點阻礙了并聯(lián)網(wǎng) 絡中的每一個鉗位晶體管器件相等地分擔。在被連接在對于圖4中的 I/O單元50本地的VDD總線和Vss總線之間的ESD事件期間，對于 I/O單元50本地的鉗位晶體管器件將經(jīng)歷最高的漏極到源極的電壓 (Vds),并因此在庫中所有鉗位中傳送最高的ESD電流。對于緊挨 在I/O單元50右邊(I/O單元51)或左邊(I/O單元49 )的單個I/O 單元，由于經(jīng)過該I/O單元與1/0單元50之間的增量Vdd和Vss總線 電阻的ESD電流，本地鉗位晶體管器件經(jīng)歷減小的Vds。對于在I/O 單元50右邊或左邊的每一個附加I/O單元，由于經(jīng)過該I/O單元與 I/O單元50之間的附加增量Vdd和Vss總線電阻的ESD電流，本地 鉗位晶體管器件經(jīng)歷進一步減小的Vds。結果是集中在I/O單元50 附近的鉗位晶體管器件用鉗位晶體管Vds消耗大多數(shù)ESD電流，并 因此鉗位晶體管電流隨著到I/O單元50的距離的增大而逐漸減小。在被連接在對于傳統(tǒng)I/O單元庫中的I/O單元1本地的VDD總線 和Vss總線之間的ESD事件期間，對于1/0單元1本地的鉗位晶體管 器件將經(jīng)歷最高的漏極到源極的電壓(Vds)并因此在庫中所有鉗位 中傳送最高的ESD電流。然而，與在先前實例中的不同，附加鉗位 只可能被發(fā)現(xiàn)在I/O單元1的右邊而不是左邊。這是為什么到本地 Vss總線的有效鉗位網(wǎng)絡電阻在1/0單元51處的VDD總線上僅為0.58 歐姆而在I/O單元1和100處的VDD總線上為約0.95歐姆的原因。因此，當在傳統(tǒng)i/o單元庫中分布相同尺寸的鉗位晶體管器件時，與 接近傳統(tǒng)i/o庫的端部的1/0單元相比，接近該傳統(tǒng)i/o庫的中心的I/O單元對于ESD事件將被過保護。進一步，在由曲線圖400中的線402所示出的傳統(tǒng)ESD網(wǎng)絡中， 假定在對于任意一個I/O單元本地的V。D總線和Vss總線之間的最大 被允許的有效鉗位網(wǎng)絡電阻為0.95歐姆。任何更高的有效鉗位網(wǎng)絡 電阻典型地會導致對IC的損壞。因此，確定鉗位晶體管器件的尺寸 以滿足該0,95歐姆的最壞情況性能目標。不幸的是，如能夠由圖4 的線402看到的，這個網(wǎng)絡不是理想的。在庫中的每一個I/0單元都 被過保護，除了兩個最末端的1/0單元1和100以外。因為典型地根 據(jù)最差的I/O單元來提出IC的ESD性能，所以具有被過保護的I/O 單元沒有附加的價值。在庫內部部分中的大量鉗位晶體管尺寸被浪相對照地，如曲線圖400的線404所示，對于包含具有可變溝道 寬度的鉗位晶體管器件的示例性I/0庫，SPICE仿真的、對于任意一個I/O單元本地的VoD總線和Vss總線之間的有效鉗位網(wǎng)絡電阻更加一致地在0.95歐姆的目標附近。有效鉗位網(wǎng)絡電阻在I/O單元1和 100處匹配0.95歐姆的目標，并且在從最末端1/0單元向庫的中心移 動時在前五個I/0單元中下降到約0.7歐姆。然而，當在I/0庫中進 一步移向內部時，有效鉗位網(wǎng)絡電阻再次上升到0.95歐姆目標。只 有接近庫的端部的大約十個I/O單元對于ESD是被過保護的。在I/O 庫內部中的所有剩余的1/0單元表現(xiàn)出，在對于任意一個i/o單元本 地的VDD總線和Vss總線之間的有效鉗位網(wǎng)絡電阻接近0.95歐姆的 目標。因此，如在將傳統(tǒng)1/0庫的有效鉗位網(wǎng)絡電阻(線402)與具 有多個鉗位寬度的I/O庫的有效鉗位網(wǎng)絡電阻(線404)進行比較時 能夠看到的，將明白與包含具有相同溝道寬度的鉗位晶體管器件的 I/O庫相比，具有取決于位置的不同溝道寬度的鉗位晶體管器件的使 用實現(xiàn)了分布式鉗位晶體管器件的更加有效的使用?，F(xiàn)在參考圖5和6，根據(jù)本發(fā)明至少一個實施例示出了對于包含 具有不同尺寸(溝道寬度)的鉗位晶體管器件的1/0單元的示例性的 比較的電路布局。在圖5的實例中，電路布局501表示對于包含具有 較大溝道寬度的鉗位晶體管器件的1/0單元(例如，圖3的1/0單元20301)的電路布局，并且電路布局502表示對于包含具有較小溝道寬度的鉗位晶體管器件的I/O單元(例如，圖3的I/O單元302)的電路布局。
如在圖3的I/O單元301的上下文中所示出的，電路布局501包括布局面積506、 508、 510、 516、 518和520，在其中分別實現(xiàn)用于二極管306、 308和310、上拉輸出驅動晶體管316、下拉輸出驅動晶體管318和鉗位晶體管器件320的電路。同樣如圖3的I/O單元302的上下文中所示出的，電路布局502包括布局面積526、 528、 530、536、 538、 540和541，在其中分別實現(xiàn)用于二極管326、 328和330、上拉輸出驅動晶體管336、下拉輸出驅動晶體管338、鉗位晶體管器件340和去耦電容器341的電路。
在所示出的實例中，對于I/O單元301和I/O單元302, 二極管以及上拉和下拉輸出驅動晶體管配置是相同的，并且因此電路布局502的布局面積526、 528、 530、 536和538可以在與電路布局501相應的布局面積506、 508、 510、 516和518相同的相應布局位置中，并且具有相同的相應布局面積。然而，因為1/0單元301的鉗位晶體管器件320的尺寸(溝道寬度)大于1/0單元302的鉗位晶體管器件340的尺寸(溝道寬度)，所以電路布局501的用于鉗位晶體管器件320的布局面積520大于電路布局502的用于鉗位晶體管器件340的布局面積540。由于對于ESD鉗位晶體管器件340使用較小的溝道寬度而提供的額外的布局面積(布局面積541)允許附加的單元電路組件被實現(xiàn)在電路布局502中。
在所示出的實施例中，布局面積541被用來實現(xiàn)去耦電容器341。
對于許多IC應用，連接在VDD總線和Vss總線之間的去耦電容器是
被高度期望的，作為減少正常運行期間同步開關噪聲的一個途徑。在其它實施例中，電路布局502的面積541可以被用于其它目的，例如，附加的I/O電路。如前所述，電路布局501和電路布局502可以通過在可用空間中可互換地放置大的鉗位晶體管器件320或者結合的小的鉗位晶體管器件340和去耦電容器341而容易地被從單個基礎I/O單元布局設計創(chuàng)建。
在圖6的實例中，電路布局601表示只輸入型的1/0單元的電路布局，并且電路布局602表示具有輸入和輸出能力的1/0單元的電路布局。電路布局601包括用于實現(xiàn)I/0焊盤(未示出)與ESD升壓總線之間的二極管的布局面積606、用于實現(xiàn)I/O焊盤與VoD總線之間的二極管的布局面積608以及用于實現(xiàn)Vss總線與I/O焊盤之間的二極管的布局面積610。電路布局601還包括用于實現(xiàn)具有較大溝道寬度的ESD鉗位晶體管器件的布局面積620。電路布局602包括用于實現(xiàn)1/0焊盤(未示出)與ESD升壓總線之間的二極管的布局面積626、用于實現(xiàn)I/O焊盤與VDD總線之間的二極管的布局面積628以及用于實現(xiàn)Vss總線與I/O焊盤之間的二極管的布局面積630。電路布局602還包括用于實現(xiàn)上拉輸出驅動晶體管的布局面積636、用于實現(xiàn)下拉輸出驅動晶體管的布局面積638以及用于實現(xiàn)具有較小溝道寬度的ESD鉗位晶體管器件的布局面積640。
如圖6的布局面積620和640的比較尺寸所示出的，由于在電路布局602中所用的附加布局面積636和638用于上拉輸出驅動晶體管和下拉輸出驅動晶體管，因此由電路布局601所表示的只輸入型單元能夠實現(xiàn)具有比由電路布局602所表示的全I/0單元更大的溝道寬度的ESD鉗位晶體管器件。因此，在一個實施例中，電路布局602的ESD鉗位晶體管器件、下拉輸出驅動晶體管和上拉輸出驅動晶體管的總的布局面積(例如，布局面積640、 636和638的總和)基本上不大于用于電路布局601的ESD鉗位晶體管器件的布局面積620，從而利于設計的容易性以及在電路布局601和電路布局602之間的可互換性。
參考圖7，根據(jù)本發(fā)明的至少一個實施例示出了 1/0單元庫700的I/O單元的另一個示例性布局平面圖。在所示實例中，1/0單元庫700包括多個I/O單元，其包括從庫邊緣712開始放置的I/O單元701-711。在I/0單元平面圖中，I/O單元701-706的ESD鉗位晶體管器件分別占據(jù)布局面積721-726。 I/O單元707-711的ESD鉗位晶體管器件中的每一個都占據(jù)布局面積727。類似于I/O單元707-711的另外的1/0單元被假定放置到I/O單元711的右邊，如圖7中由三個點所指出的。應當理解，因為ESD鉗位晶體管器件的溝道寬度不同所以它們的布局面積不同。假定對于每一個ESD鉗位晶體管器件的溝道長度是不變的。
在所示出的實例中，布局面積721大于布局面積722，布局面積722大于布局面積723，布局面積723大于布局面積724，布局面積724大于布局面積725，布局面積725大于布局面積726，并且布局面積726大于布局面積727。因此，將明白，I/O單元距離庫邊緣712越遠(直到點714)，在1/0單元中實現(xiàn)的ESD鉗位晶體管器件的布局面積減小并因此使得溝道寬度減小，在其后ESD鉗位晶體管器件的溝道寬度對于1/0單元被保持相對恒定。因此也將明白，當鉗位晶體管器件中的每一個被正確地按尺寸排列時，對于鉗位晶體管器件的溝道寬度的變化能夠允許在I/0單元庫700中更一致的ESD保護。具有多個鉗位晶體管尺寸的圖7的ESD鉗位晶體管器件網(wǎng)絡能夠允許比僅用兩個不同的鉗位晶體管尺寸所能實現(xiàn)的甚至更加一致的保護。
參考圖8,根據(jù)本發(fā)明至少一個實施例示出了 1/O單元庫800的1/0單元的又一個示例性布局。在所述實例中，1/0單元庫800包括多個I/0單元，其包括》文置在庫邊緣816與庫邊緣818之間的1/0單元801-814。在所示實例中，在邊緣區(qū)域處的I/O單元(即，I/O單元801-804和I/O單元811-814)包括具有較大溝道寬度的ESD鉗位晶體管器件815，并且在內部區(qū)域處的1/0單元(即，I/O單元805-810 )包括具有較小溝道寬度的ESD鉗位晶體管器件817。此外，在一個實施例中，I/O單元801-814中的每一個都包括具有觸發(fā)輸出的瞬態(tài)檢測電路820以便響應于在I/0單元處的ESD事件而啟動相應1/0單元的ESD鉗位晶體管器件。在圖8中的1/0單元庫800與圖2中的I/O單元庫200之間的一個差別在于在ESD事件期間1/0單元庫800中的鉗位晶體管器件由本地瞬態(tài)檢測器電路來驅動，而1/0單元庫200中的鉗位晶體管器件由放置在另 一個I/O單元中的瞬態(tài)檢測器電路來驅
23動。然而，在I/O庫200和I/O庫800兩者中，相比于在庫內部區(qū)域 處(即，遠離端部)的I/0單元，接近庫邊緣區(qū)域的1/0單元的鉗位 晶體管器件具有更大的溝道寬度。在圖8中，在I/O單元807和808 之間中的三個點示出了附加的I/O單元可以可選地被放置在I/O庫 800的內部區(qū)域中。
參考圖9，示出了示例性的現(xiàn)有技術瞬態(tài)檢測器電路900。雖然 瞬態(tài)檢測器電路卯0示出了 一種合適的實現(xiàn)方式，但是在不脫離本發(fā) 明范圍的情況下，各種瞬態(tài)檢測器電路中的任何一種都可以用來檢測 ESD事件并且響應地提供觸發(fā)信號。瞬態(tài)檢測器電路900能夠被實現(xiàn) 為例如，圖1的位于被監(jiān)控的1/0單元庫的相對遠處的瞬態(tài)檢測器電 路156、圖2的被放置在庫中1/0單元的子集中的瞬態(tài)檢測器電路242、 或者圖8的被放置在每一個I/0單元中鉗位晶體管器件的本地處的瞬 態(tài)檢測器電路820。
瞬態(tài)檢測器電路900包括電容元件905和電阻元件907的RC電 路，用于檢測ESD范圍內升壓總線902上的dV/dt瞬態(tài)。如果電壓上 升時間足夠短(例如，60 ns或更少)，則晶體管909被導通足夠長 時間以將節(jié)點910拉低到Vss總線904的電壓(邏輯電平低)。反相 器917然后將等于升壓總線902的電壓(邏輯電平高)輸出到觸發(fā)總 線920上以導通鉗位晶體管器件(例如，圖3的鉗位晶體管器件320 )。 電流源911和電容元件915作為時延(delay-on)電路，用于在適于 將ESD事件充分;^文電的一段時間(例如，典型地為300-600 ns)內保 持反相器917的輸入為低。
在一個實施例中，瞬態(tài)檢測器電路900包括VoD升壓電路(圖9
中未示出)。VoD升壓電路可以用于在被直接施加到VDD總線的正的
ESD事件期間將升壓總線電壓增大到被施加到VoD總線上的電壓。升 壓電路可以包括電壓比較器電路并且如果在ESD事件期間VuD總線 的電壓超過升壓總線，則升壓電路將升壓總線上拉到VDD總線的電壓。 應當明白，圖9示出了可以被實現(xiàn)在在這里所述的ESD保護網(wǎng) 絡中的一類瞬態(tài)檢測器電路。該瞬態(tài)檢測器電路也可以通過用VoD總線不是升壓總線(即，升壓總線與VDD總線合并)給瞬態(tài)檢測器電路
供電來被用于非升壓的ESD鉗位晶體管器件網(wǎng)絡。在不脫離本發(fā)明 范圍的情況下，其它類型的ESD檢測觸發(fā)電路可以被實現(xiàn)。
參考圖10，根據(jù)本發(fā)明至少一個實施例示出了用于補償集成電 路上的靜電放電(ESD)的示例性方法1000。方法1000包括在塊 (block) 1002時在襯底處形成第一組輸入/輸出(I/O)單元。第一組 代表I/O單元庫的第一部分。第一組中的每一個I/O單元包括第一 ESD鉗位晶體管器件，該第一 ESD鉗位晶體管器件具有連接到第一 電壓參考總線的電流電極、連接到第二電壓參考總線的電流電極，由 此該第一ESD鉗位晶體管器件具有第一溝道寬度。方法1000還包括 在塊1004時在襯底處形成第二組I/0單元。第二組I/0單元可以與第
一組1/0單元同時被形成。第二組代表i/o單元庫的第二部分。第二
組中的每一個I/O單元包括第二 ESD鉗位晶體管器件，該第二 ESD 鉗位晶體管器件具有連接到第 一 電壓參考總線的電流電極、連接到第 二電壓參考總線的電流電極。該第二 ESD鉗位晶體管器件具有與第 一溝道寬度不同的第二溝道寬度。在一個實施例中，第一溝道寬度基 于笫一組在該1/0單元庫內的位置而定，第二溝道寬度基于第二組在
該1/0單元庫內的位置而定。第一部分可以包括i/o單元庫的端部區(qū) 域，第二部分可以包括i/o單元庫的內部區(qū)域，并且該第一溝道寬度
大于第二溝道寬度。
考慮在這里所公開的本發(fā)明的說明書和實踐本領域技術人員將
明白本發(fā)明的其它實施例、用途和優(yōu)點。本說明書和附圖應當僅僅被
認為是示例性的，并且因此本發(fā)明的范圍意圖僅僅由下面的權利要求 及其等同物來限制。
權利要求
1. 一種集成電路，包含第一電壓參考總線，包含第一終端和第二終端；第二電壓參考總線；多個輸入/輸出(I/O)單元，沿著所述第一電壓參考總線的長度方向分布；其中所述I/O單元的第一子集中的每一個都包含第一靜電放電(ESD)鉗位晶體管器件，所述第一ESD鉗位晶體管器件包含耦接到所述第一電壓參考總線的電流電極和耦接到所述第二電壓參考總線的電流電極，所述第一ESD鉗位晶體管器件包含第一溝道寬度；并且所述I/O單元的第二子集中的每一個都包含第二ESD鉗位晶體管器件，所述第二ESD鉗位晶體管器件包含耦接到所述第一電壓參考總線的電流電極和耦接到所述第二電壓參考總線的電流電極，所述第二ESD鉗位晶體管器件包含第二溝道寬度，并且所述第二溝道寬度不同于所述第一溝道寬度。
2. 如權利要求l所述的集成電路，還包含 瞬態(tài)檢測器電路，具有耦接到觸發(fā)總線的輸出；以及其中所述I/0單元的第 一子集中的每一個中的第一ESD鉗位晶體管器件的控制電極以及所述i/o單元的第二子集中的每一個中的第二ESD鉗位晶體管器件的控制電極被耦接到所述觸發(fā)總線。
3. 如權利要求l所述的集成電路，其中所述I/0單元的第一子集 包含被布置為鄰近所述第一電壓參考總線的第一終端或第二終端之一的i/o單元，并且所述i/o單元的第二子集包含被布置為遠離所述第 一電壓參考總線的第一終端和第二終端的i/o單元。
4. 如權利要求3所述的集成電路，其中所述第一溝道寬度大于所述第二溝道寬度。
5. 如權利要求4所述的集成電路，其中所述第一溝道寬度至少為 所述第二溝道寬度的兩倍。
6. 如權利要求l所述的集成電路，其中所述I/0單元的第三子集 中的每一個都包含第三ESD鉗位晶體管器件，所述第三ESD鉗位晶體 管器件包含耦接到所述第 一 電壓參考總線的電流電極和耦接到所述 第二電壓參考總線的電流電極，所述第三ESD鉗位晶體管器件包含第 三溝道寬度，并且所述第三溝道寬度不同于所述第一溝道寬度和所述 第二溝道寬度。
7. 如權利要求6所述的集成電路，其中所述i/o單元的第一子集包含被布置為鄰近所述第一電壓參考總 線的第一終端或第二終端之一的i/o單元，所述i/o單元的第二子集包含被布置為遠離所述第一電壓參考總線的第一終端和第二終端的1/0單元，并且所述i/o單元的第三子集包含被布置在所迷第一子集與笫二子集之間的I/0單元；以及所述第一溝道寬度大于所述第二溝道寬度和所述第三溝道寬度， 并且所述第三溝道寬度大于所述第二溝道寬度。
8. 如權利要求l所述的集成電路，其中所述i/o單元的第三子集中的每一個都包含具有輸出的瞬態(tài)檢測器電路，所述輸出被耦接到所述第一子集或第二子集中的至少一個 1/0單元的至少一個對應的ESD鉗位晶體管器件；以及所述第三子集的i/o單元被布置在所述第一子集與第二子集的1/0單元之間。
9. 如權利要求l所述的集成電路，其中1/0單元的第二子集的第一I/0單元包含單元電路組件；以及 所述第一I/0單元的單元電路組件和ESD鉗位晶體管器件的總布 局面積基本不大于所述第一ESD鉗位晶體管器件的總布局面積。
10. 如權利要求9所述的集成電路，其中所述單元電路組件包含 輸出驅動電路、去耦電容器和瞬態(tài)檢測器電路中的至少一種。
11. 一種輸入/輸出(I/O)單元的庫，包含第一I/0單元，包含第一靜電放電(ESD)鉗位晶體管器件，所 述第一ESD鉗位晶體管器件包含控制電極、耦接到第 一 電壓參考總線 的第一電流電極和耦接到第二電壓參考總線的第二電流電極，所述第 一ESD鉗位晶體管器件具有第一溝道寬度；以及笫二I/0單元，包含第二ESD鉗位晶體管器件，所述第二ESD鉗 位晶體管器件包含控制電極、耦接到第 一 電壓參考總線的第 一 電流電 極和耦接到第二電壓參考總線的第二電流電極，所述第二ESD鉗位晶 體管器件具有與所述第 一溝道寬度不同的第二溝道寬度。
12. 如權利要求ll所述的I/0單元庫，其中所述第一I/0單元被放 置在所述I/0單元庫的端部區(qū)域處，所述第二I/0單元被放置在所述1/0 單元庫的內部區(qū)域處，并且所述第一溝道寬度大于所述第二溝道寬 度。
13. 如權利要求ll所述的I/0單元庫，其中所述第二I/0單元包含被與所述第二ESD鉗位晶體管器件相鄰地 布置的單元組件；所述第一ESD鉗位晶體管器件被布置在所述第一I/0單元的第一 位置處，并且所述第二ESD鉗位晶體管器件和所述單元組件被布置在 第二I/0單元的第二位置處，所述第二位置與所述第一位置對應；并 且所述第二ESD鉗位晶體管器件和所述單元組件的組合的布局面 積基本不大于所述第一ESD鉗位晶體管器件的布局面積。
14. 如權利要求13所述的I/0單元庫，其中所述第一I/0單元的總布局面積基本等于所述第二i/o單元的總布局面積。
15. 如權利要求13所述的I/0單元庫，其中所述單元組件包含輸 出驅動電路。
16. 如權利要求ll所述的I/0單元庫，其中所述單元組件包含瞬 態(tài)檢測器電路，所述瞬態(tài)檢測器電路包含耦接到所述第二ESD鉗位晶 體管器件的控制電極的輸出。
17. —種用于補償集成電路上的靜電放電(ESD)的方法，所述 方法包含如下步驟形成第一組輸入/輸出(1/0)單元，其中所述第一組代表i/o單 元庫的第一部分，并且所述第一組的每一個I/0單元都包含第一ESD 鉗位晶體管器件，所述第一ESD鉗位晶體管器件包含耦接到第一電壓 參考總線的電流電極和耦接到第二電壓參考總線的電流電極，所述第 一ESD鉗位晶體管器件具有第一溝道寬度；以及形成第二組i/o單元，其中所述第二組代表i/o單元庫的第二部分，并且所述第二組的每一個I/0單元都包含第二ESD鉗位晶體管器 件，所述第二ESD鉗位晶體管器件包含耦接到所述第 一 電壓參考總線 的電流電極和耦接到所述第二電壓參考總線的電流電極，所述第二 ESD鉗位晶體管器件具有與所述第 一溝道寬度不同的第二溝道寬度。
18. 如權利要求17所述的方法，其中所述第一溝道寬度基于所述 第一組在所述i/o單元庫內的位置而定，并且所述第二溝道寬度基于所述第二組在所述i/o單元庫內的位置而定。
19. 如權利要求17所述的方法，其中所述第一部分包含所述1/0單元庫的端部區(qū)域，所述第二部分包含所述i/o單元庫的內部區(qū)域，并且所述第一溝道寬度大于所述第二溝道寬度。
20. 如權利要求17所述的方法，還包含如下步驟形成第三組I/0單元，其中所述第三組代表所述i/o單元庫的第三 部分，并且其中所述第三組的每一個I/0單元都包含第三ESD鉗位晶體 管器件，所述第三ESD鉗位晶體管器件包含耦接到所述第一電壓參考 總線的電流電極和耦接到所述第二電壓參考總線的電流電極，所述第 三ESD鉗位晶體管器件具有與所述第一溝道寬度和第二溝道寬度不 同的第三溝道寬度。
全文摘要
一種集成電路包括被布置在襯底處的第一I/O單元(201)，該第一I/O單元包括第一靜電放電(ESD)鉗位晶體管器件(230)。該第一ESD鉗位晶體管器件包括控制電極、耦接到第一電壓參考總線的第一電流電極和耦接到第二電壓參考總線的第二電流電極。第一ESD鉗位晶體管器件(230)具有第一溝道寬度。該集成電路還包括第二I/O單元(209)，其包括第二ESD鉗位晶體管器件(236)。第二ESD鉗位晶體管器件(236)包括控制電極、耦接到第一電壓參考總線的第一電流電極和耦接到第二電壓參考總線的第二電流電極。第二ESD鉗位晶體管器件具有與第一溝道寬度不同的第二溝道寬度。
文檔編號H02H9/00GK101523683SQ200780037565
公開日2009年9月2日 申請日期2007年7月17日 優(yōu)先權日2006年8月31日
發(fā)明者J·W·米勒, M·G·卡茲茵斯基, M·埃瑟頓, M·施托金格 申請人:飛思卡爾半導體公司