專利名稱：一種欠壓鎖存電路的制作方法
技術(shù)領(lǐng)域：
本實用新型涉及一種模擬集成電路中啟動電路的欠壓鎖存技術(shù)，尤其是涉及一種 欠壓鎖存電路。
背景技術(shù)：
電源芯片上電啟動時，電源會通過電源芯片輸入端的等效電阻和電容對電源芯片 進行充電，使得電源芯片的電源電壓穩(wěn)定上升，直到電源電壓上升到電源芯片的開啟電壓 時電源芯片才開始正常工作。然而當使用該電源芯片的系統(tǒng)的負載電流較大時，有可能會 將電源芯片的電源電壓拉低到電源芯片的開啟電壓以下，這樣將出現(xiàn)系統(tǒng)一開啟就被關(guān)斷 的現(xiàn)象。為了保證電源芯片正常進入啟動狀態(tài)且穩(wěn)定工作，同時也為了電源芯片工作時電 源電壓的波動不會對電源芯片的集成電路和應用該電源芯片的系統(tǒng)造成損害，一般需要使 用欠壓鎖存(Under Voltage LockOut,UVL0)電路對電源芯片的電源電壓實時監(jiān)控和鎖存。圖1給出了電源管理類集成電路的一種欠壓鎖存電路，其包括電源分壓電路11、 第一比較器12、第二比較器13、用于提供帶隙基準參考電壓的基準電壓源14和主要由一些 邏輯器件組成的邏輯電路15，電源分壓電路11的輸入端接電源電壓，電源分壓電路11分別 與第一比較器12的正向輸入端和第二比較器13的反向輸入端相連接，基準電壓源14分別 與第一比較器12的反向輸入端和第二比較器13的正向輸入端相連接，第一比較器12的輸 出端和第二比較器13的輸出端相連接，且其公共連接端與邏輯電路15的輸入端相連接，邏 輯電路15的輸出端輸出欠壓鎖存電壓信號，該欠壓鎖存電壓信號作為電源芯片的集成電 路的輸入信號。這種欠壓鎖存電路由于主要由比較器和基準電壓源組成，因此其所使用的 元器件較多、占用面積較大，且響應時間較慢。
發(fā)明內(nèi)容本實用新型所要解決的技術(shù)問題是提供一種結(jié)構(gòu)簡單、器件少、占用面積小，且響 應時間快的欠壓鎖存電路。本實用新型解決上述技術(shù)問題所采用的技術(shù)方案為一種欠壓鎖存電路，包括施 密特觸發(fā)器、用于穩(wěn)定所述的施密特觸發(fā)器的輸入端的電壓的齊納二極管和用于維持所述 的齊納二極管穩(wěn)壓時的工作電流的電流偏置，所述的電流偏置具有第一連接端和第二連接 端，所述的電流偏置的第一連接端接電源電壓，所述的電流偏置的第二連接端分別與所述 的施密特觸發(fā)器的輸入端和所述的齊納二級管的陰極相連接，所述的齊納二極管的陽極接 地，所述的施密特觸發(fā)器的輸出端輸出電壓信號。所述的電流偏置主要由電阻和電容組成，所述的電阻和所述的電容并聯(lián)連接，所 述的電阻的第一端與所述的電容的第一端相連接構(gòu)成所述的電流偏置的第一連接端，所述 的電阻的第二端與所述的電容的第二端相連接構(gòu)成所述的電流偏置的第二連接端。所述的施密特觸發(fā)器主要由第一 NMOS管、第二 NMOS管、第三NMOS管、第四PMOS 管、第五PMOS管和第六PMOS管組成，所述的第四PMOS管的源極、所述的第四PMOS管的襯底、所述的第五PMOS管的襯底、所述的第六PMOS管的襯底和所述的第三NMOS管的漏極均 接電源電壓，所述的第四PMOS管的漏極與所述的第五PMOS管的源極相連接，且其公共連接 端與所述的第六PMOS管的源極相連接，所述的第四PMOS管的柵極、所述的第五PMOS管的 柵極、所述的第二 NMOS管的柵極和所述的第一 NMOS管的柵極相連接作為所述的施密特觸 發(fā)器的輸入端，并與所述的電流偏置的第二連接端相連接，所述的第五PMOS管的漏極與所 述的第二 NMOS管的漏極相連接，所述的第二 NMOS管的源極與所述的第一 NMOS管的漏極 相連接，且其公共連接端與所述的第三NMOS管的源極相連接，所述的第二 NMOS管的襯底、 所述的第一 NMOS管的襯底、所述的第一 NMOS管的源極、所述的第三NMOS管的襯底和所述 的第六PMOS管的漏極均接地，所述的第六PMOS管的柵極與所述的第三NMOS管的柵極相 連接，所述的第五PMOS管的漏極與所述的第二 NMOS管的漏極的公共連接端與所述的第六 PMOS管的柵極與所述的第三NMOS管的柵極的公共連接端相連接作為所述的施密特觸發(fā)器 的輸出端。所述的施密特觸發(fā)器的輸出端連接有邏輯電路，所述的邏輯電路的輸入端與所述 的施密特觸發(fā)器的輸出端相連接，所述的邏輯電路的輸出端輸出欠壓鎖存電壓信號。所述的邏輯電路主要由反相器組成，所述的施密特觸發(fā)器的輸出端與所述的反相 器的輸入端相連接，所述的反相器的輸出端輸出欠壓鎖存電壓信號。與現(xiàn)有技術(shù)相比，本實用新型的優(yōu)點在于該電路主要由施密特觸發(fā)器、齊納二極 管和電流偏置組成，利用電源電壓和齊納二極管的陰極端的穩(wěn)壓電壓之間的相對變化，將 傳統(tǒng)施密特觸發(fā)器由輸入電壓信號變化引起施密特觸發(fā)器翻轉(zhuǎn)轉(zhuǎn)換為由施密特觸發(fā)器接 入的電源電壓變化引起施密特觸發(fā)器翻轉(zhuǎn)，從而實現(xiàn)了欠壓鎖存電路對電源電壓的欠壓鎖 存功能，由于該電路不需要額外的基準電壓源和比較器，大大減小了器件，簡化了電路結(jié) 構(gòu)，使得欠壓鎖存電路的占用面積較小，同時因器件的減少使得欠壓鎖存電路的響應時間 有了很大的改善。

圖1為傳統(tǒng)的欠壓鎖存電路的基本框圖；圖2為本實用新型的欠壓鎖存電路的邏輯框圖一；圖3為圖2相應的電路原理圖；圖4為本實用新型的欠壓鎖存電路的邏輯框圖二 ；圖5為圖4相應的電路原理圖；圖6為本實用新型的欠壓鎖存電路的輸出端輸出的欠壓鎖存電壓的波形示意圖。
具體實施方式

以下結(jié)合附圖實施例對本實用新型作進一步詳細描述。實施例一本實用新型提出的一種欠壓鎖存電路主要利用施密特觸發(fā)器的前沿觸發(fā)電平V+ 和后沿觸發(fā)電平V—，前沿觸發(fā)電平V+和后沿觸發(fā)電平Ψ可通過調(diào)節(jié)施密特觸發(fā)器中相應器 件的參數(shù)分別設定。將前沿觸發(fā)電平V+作為本實用新型的欠壓鎖存電路的開啟電壓，將后 沿觸發(fā)電平V—作為本實用新型的欠壓鎖存電路的關(guān)閉電壓；或者，將前沿觸發(fā)電平V+作為本實用新型的欠壓鎖存電路的關(guān)閉電壓，將后沿觸發(fā)電平V—作為本實用新型的欠壓鎖存電 路的開啟電壓，從而實現(xiàn)本實用新型的欠壓鎖存電路的基本功能。在此，為了得到欠壓鎖存 電路所需要的遲滯電壓，當前沿觸發(fā)電平V+作為欠壓鎖存電路的開啟電壓，后沿觸發(fā)電平 ▼作為欠壓鎖存電路的關(guān)閉電壓時，需調(diào)節(jié)施密特觸發(fā)器中相應器件參數(shù)，使得V+ > V—；同 理，當后沿觸發(fā)電平V—作為欠壓鎖存電路的開啟電壓，前沿觸發(fā)電平V+作為欠壓鎖存電路 的關(guān)閉電壓時，只需調(diào)節(jié)施密特觸發(fā)器中相應器件參數(shù)，使得V+ < T即可。本實施例只對 將前沿觸發(fā)電平V+作為欠壓鎖存電路的關(guān)閉電壓，后沿觸發(fā)電平V—作為欠壓鎖存電路開啟 電壓的工作原理進行說明。本實用新型提出的一種欠壓鎖存電路如圖2和圖3所示，其包括施密特觸發(fā)器2、 用于穩(wěn)定施密特觸發(fā)器2的輸入端的電壓的齊納二極管Zl和用于維持齊納二極管Zl穩(wěn)壓 時的工作電流的電流偏置1，電流偏置1具有第一連接端11和第二連接端12，電流偏置1 的第一連接端11接電源電壓Vcc，電流偏置1的第二連接端12分別與施密特觸發(fā)器2的輸 入端和齊納二級管Zl的陰極相連接，齊納二極管Zl的陽極接地GND，施密特觸發(fā)器2的輸 出端輸出電壓信號。在此具體實施例中，電流偏置1主要由電阻Rl和電容Cl組成，電阻Rl和電容Cl 并聯(lián)連接，電阻Rl的第一端與電容Cl的第一端相連接構(gòu)成電流偏置1的第一連接端11， 接電源電壓Vcc，電阻Rl的第二端與電容Cl的第二端相連接構(gòu)成電流偏置1的第二連接 端12，連接到施密特觸發(fā)器2的輸入端。在此，齊納二極管Zl在發(fā)生擊穿和恢復時瞬間需 要一個較大的電流，為了減小欠壓鎖存電路的功耗，通常情況下電阻Rl的電阻值會很大， 一個很小的電流也會在電阻Rl上產(chǎn)生一個較大的壓降，會拉低施密特觸發(fā)器2的輸入電壓 Vz (即齊納二極管Zl的陰極端的穩(wěn)定電壓Vz)，施密特觸發(fā)器2容易產(chǎn)生誤翻轉(zhuǎn)，因此需要 在電阻Rl上并聯(lián)一個電容來穩(wěn)定齊納二極管Zl的陰極端的穩(wěn)定電壓Vz，使欠壓鎖定電路 能安全正常工作。在此具體實施例中，施密特觸發(fā)器2主要由第一 NMOS管Ml、第二 NMOS管M2、第三 匪OS管M3、第四PMOS管M4、第五PMOS管M5和第六PMOS管M6組成，第四PMOS管M4的源 極、第四PMOS管M4的襯底、第五PMOS管M5的襯底、第六PMOS管M6的襯底和第三NMOS管 M3的漏極均接電源電壓Vcc，第四PMOS管M4的漏極與第五PMOS管M5的源極相連接，且其 公共連接端與第六PMOS管M6的源極相連接，第四PMOS管M4的柵極、第五PMOS管M5的柵 極、第二 NMOS管M2的柵極和第一 NMOS管Ml的柵極相連接作為施密特觸發(fā)器2的輸入端， 并與電流偏置1的第二連接端12相連接，第五PMOS管M5的漏極與第二 NMOS管M2的漏極 相連接，第二 NMOS管M2的源極與第一 NMOS管Ml的漏極相連接，且其公共連接端與第三 NMOS管M3的源極相連接，第二 NMOS管M2的襯底、第一 NMOS管Ml的襯底、第一 NMOS管Ml 的源極、第三NMOS管M3的襯底和第六PMOS管M6的漏極均接地GND，第六PMOS管M6的柵 極與第三NMOS管M3的柵極相連接，第五PMOS管M5的漏極與第二 NMOS管M2的漏極的公 共連接端與第六PMOS管M6的柵極與第三NMOS管M3的柵極的公共連接端相連接作為施密 特觸發(fā)器2的輸出端。在此，也可采用現(xiàn)有的其他任意成熟的施密特觸發(fā)器。在此，可以通過調(diào)節(jié)第一 NMOS管Ml和第三NMOS管M3的寬長比設定施密特觸發(fā)器 2發(fā)生翻轉(zhuǎn)輸出高電平時的電源電壓Vcc，由此得到施密特觸發(fā)器2的后沿觸發(fā)電平V—，該 后沿觸發(fā)電平V—作為欠壓鎖存電路的開啟電壓；可以通過調(diào)節(jié)第四PMOS管M4和第六PMOS管M6的寬長比設定施密特觸發(fā)器2發(fā)生翻轉(zhuǎn)輸出低電平時的電源電壓Vcc，由此得到施密 特觸發(fā)器2的前沿觸發(fā)電平V+，該前沿觸發(fā)電平V+作為欠壓鎖存電路的關(guān)閉電壓。本實用新型的欠壓鎖存電路的基本原理為利用電源電壓Vcc和齊納二極管Zl的 陰極端的穩(wěn)壓電壓Vz之間的相對變化，將傳統(tǒng)施密特觸發(fā)器由輸入電壓信號變化引起施 密特觸發(fā)器翻轉(zhuǎn)轉(zhuǎn)換為由施密特觸發(fā)器接入的電源電壓Vcc變化引起施密特觸發(fā)器翻轉(zhuǎn)， 從而實現(xiàn)欠壓鎖存電路對電源電壓Vcc的欠壓鎖存功能。欠壓鎖存電路剛啟動時，齊納二 極管Zl未發(fā)生擊穿，施密特觸發(fā)器2的輸入端的電壓跟隨電源電壓Vcc變化。隨著電源電 壓Vcc逐漸上升，齊納二極管Zl發(fā)生齊納擊穿，施密特觸發(fā)器2的輸入端的電壓被鉗位在 Vz，此時流過齊納二極管Zl的電流Iz = (Vcc-Vz)/Rl,由于穩(wěn)壓電壓Vz由齊納二極管Zl 的工藝決定，流過齊納二極管Zl的電流Iz由電阻Rl的電阻值決定，即電阻Rl起到限制流 過齊納二極管Zl的電流Iz的作用。當電源電壓Vcc上升到一定值時，齊納二極管Zl開始 穩(wěn)壓工作，電流偏置1提供齊納二極管Zl的工作電流，齊納二極管Zl的陰極端的穩(wěn)壓電壓 Vz作為施密特觸發(fā)器2的輸入端的輸入信號。當電源電壓Vcc繼續(xù)上升時，由于齊納二極 管Zl的陰極端的穩(wěn)壓電壓Vz基本不變，電源電壓Vcc和穩(wěn)壓電壓Vz發(fā)生相對變化，即兩 者的相對值逐漸增大，在此為了方便理解，可以看作電源電壓Vcc不變，穩(wěn)壓電壓Vz相對于 電源電壓Vcc逐漸減小，由施密特觸發(fā)器的基本原理可知，當電源電壓Vcc與穩(wěn)壓電壓Vz 的相對差值增大到施密特觸發(fā)器的后沿觸發(fā)電平V—時，施密特觸發(fā)器發(fā)生翻轉(zhuǎn)，輸出與電 源電壓Vcc基本相等的高電平；當電源電壓Vcc逐漸下降時，施密特觸發(fā)器的輸入電壓Vz 和電源電壓Vcc的相對值逐漸減小，相當于電源電壓Vcc不變時，施密特觸發(fā)器的輸入電壓 Vz逐漸上升，由施密特觸發(fā)器的基本原理可知，當電源電壓Vcc與穩(wěn)壓電壓Vz的相對差值 減小到施密特觸發(fā)器的前沿觸發(fā)電平V+時，施密特觸發(fā)器發(fā)生翻轉(zhuǎn)，施密特觸發(fā)器輸出低 電平。施密特觸發(fā)器的后沿觸發(fā)電平V—滯后于前沿觸發(fā)電平V+ —定電壓值，形成欠壓鎖存 電路所需要的遲滯電壓，如圖6所示。實施例二 如圖4和圖5所示，本實施例與實施例一基本相同，不同之處僅在于在施密特觸發(fā) 器2的輸出端連接有邏輯電路3，邏輯電路3的輸入端與施密特觸發(fā)器2的輸出端相連接， 施密特觸發(fā)器2的輸出端輸出的電壓信號經(jīng)邏輯電路3處理后，由邏輯電路3的輸出端輸 出后續(xù)電路需要的欠壓鎖存電壓信號(波形)。在此具體實施例中，邏輯電路3主要由一個反相器Ul組成，施密特觸發(fā)器2的輸 出端與反相器Ul的輸入端相連接，反相器Ul的輸出端輸出欠壓鎖存電壓信號。在此，該反 相器Ul主要用來整理施密特觸發(fā)器2的輸出端輸出的電壓信號，使該電壓信號的上升沿和 下降沿變的更加陡峭，以較好地滿足后續(xù)電路的需要。在此具體實施例中，邏輯電路3也可以為一條導線，當邏輯電路3僅為一條導線 時，該邏輯電路3的輸出端即為施密特觸發(fā)器2的輸出端，化簡為了實施例一所述的欠壓鎖 存電路。圖6給出了本實用新型的欠壓鎖存電路的輸出端輸出的欠壓鎖存電壓波形的示 意圖，從圖6中可以看出，在電源電壓Vcc上升階段，電源電壓Vcc小于欠壓鎖存電路的開 啟電壓時，欠壓鎖存電路的輸出跟隨電源電壓Vcc變化，此時由欠壓鎖存電路所控制的系 統(tǒng)未開始工作，當電源電壓Vcc上升到欠壓鎖存電路的開啟電壓時，施密特觸發(fā)器2被觸發(fā)并發(fā)生翻轉(zhuǎn)，欠壓鎖存電路輸出低電平，該低電平使欠壓鎖存電路所控制的系統(tǒng)開始工作； 在電源電壓Vcc下降階段，只要電源電壓Vcc未下降到欠壓鎖存電路的關(guān)閉電壓時，欠壓鎖 存電路將保持低電平輸出；當電源電壓Vcc下降到欠壓鎖存電路的關(guān)閉電壓時，施密特觸 發(fā)器2被觸發(fā)并發(fā)生翻轉(zhuǎn)，欠壓鎖存電路的輸出跟隨電源電壓Vcc變化，由欠壓鎖存電路所 控制的系統(tǒng)將停止工作。開啟電壓和關(guān)閉電壓的電壓差值即為欠壓鎖存電路的遲滯電壓。
權(quán)利要求一種欠壓鎖存電路，其特征在于包括施密特觸發(fā)器、用于穩(wěn)定所述的施密特觸發(fā)器的輸入端的電壓的齊納二極管和用于維持所述的齊納二極管穩(wěn)壓時的工作電流的電流偏置，所述的電流偏置具有第一連接端和第二連接端，所述的電流偏置的第一連接端接電源電壓，所述的電流偏置的第二連接端分別與所述的施密特觸發(fā)器的輸入端和所述的齊納二級管的陰極相連接，所述的齊納二極管的陽極接地，所述的施密特觸發(fā)器的輸出端輸出電壓信號。
2.根據(jù)權(quán)利要求1所述的一種欠壓鎖存電路，其特征在于所述的電流偏置主要由電阻 和電容組成，所述的電阻和所述的電容并聯(lián)連接，所述的電阻的第一端與所述的電容的第 一端相連接構(gòu)成所述的電流偏置的第一連接端，所述的電阻的第二端與所述的電容的第二 端相連接構(gòu)成所述的電流偏置的第二連接端。
3.根據(jù)權(quán)利要求1或2所述的一種欠壓鎖存電路，其特征在于所述的施密特觸發(fā)器主 要由第一匪OS管、第二匪OS管、第三匪OS管、第四PMOS管、第五PMOS管和第六PMOS管組 成，所述的第四PMOS管的源極、所述的第四PMOS管的襯底、所述的第五PMOS管的襯底、所 述的第六PMOS管的襯底和所述的第三NMOS管的漏極均接電源電壓，所述的第四PMOS管的 漏極與所述的第五PMOS管的源極相連接，且其公共連接端與所述的第六PMOS管的源極相 連接，所述的第四PMOS管的柵極、所述的第五PMOS管的柵極、所述的第二 NMOS管的柵極和 所述的第一 NMOS管的柵極相連接作為所述的施密特觸發(fā)器的輸入端，并與所述的電流偏 置的第二連接端相連接，所述的第五PMOS管的漏極與所述的第二 NMOS管的漏極相連接，所 述的第二 NMOS管的源極與所述的第一 NMOS管的漏極相連接，且其公共連接端與所述的第 三NMOS管的源極相連接，所述的第二 NMOS管的襯底、所述的第一 NMOS管的襯底、所述的第 一 NMOS管的源極、所述的第三NMOS管的襯底和所述的第六PMOS管的漏極均接地，所述的 第六PMOS管的柵極與所述的第三NMOS管的柵極相連接，所述的第五PMOS管的漏極與所述 的第二 NMOS管的漏極的公共連接端與所述的第六PMOS管的柵極與所述的第三NMOS管的 柵極的公共連接端相連接作為所述的施密特觸發(fā)器的輸出端。
4.根據(jù)權(quán)利要求3所述的一種欠壓鎖存電路，其特征在于所述的施密特觸發(fā)器的輸出 端連接有邏輯電路，所述的邏輯電路的輸入端與所述的施密特觸發(fā)器的輸出端相連接，所 述的邏輯電路的輸出端輸出欠壓鎖存電壓信號。
5.根據(jù)權(quán)利要求4所述的一種欠壓鎖存電路，其特征在于所述的邏輯電路主要由反相 器組成，所述的施密特觸發(fā)器的輸出端與所述的反相器的輸入端相連接，所述的反相器的 輸出端輸出欠壓鎖存電壓信號。
專利摘要本實用新型公開了一種欠壓鎖存電路，該電路主要由施密特觸發(fā)器、齊納二極管和電流偏置組成，利用電源電壓和齊納二極管的陰極端的穩(wěn)壓電壓之間的相對變化，將傳統(tǒng)施密特觸發(fā)器由輸入電壓信號變化引起施密特觸發(fā)器翻轉(zhuǎn)轉(zhuǎn)換為由施密特觸發(fā)器接入的電源電壓變化引起施密特觸發(fā)器翻轉(zhuǎn)，從而實現(xiàn)了欠壓鎖存電路對電源電壓的欠壓鎖存功能，由于該電路不需要額外的基準電壓源和比較器，大大減小了器件，簡化了電路結(jié)構(gòu)，使得欠壓鎖存電路的占用面積較小，同時因器件的減少使得欠壓鎖存電路的響應時間有了很大的改善。
文檔編號H02M1/32GK201682412SQ201020183108
公開日2010年12月22日 申請日期2010年5月6日 優(yōu)先權(quán)日2010年5月6日
發(fā)明者曾強 申請人:日銀Imp微電子有限公司